JPH0539195U - インバータ装置 - Google Patents

Abstract

(57)【要約】 【目的】 パルストランスによってインバータ回路の駆
動信号を伝達するにあたって、一次側と二次側の結合イ
ンピーダンスが小さく、波形歪等がなく安定した信号伝
達のできるように工夫したインバータ装置を提供するこ
と。 【構成】 インバータ装置に用いるパルストランスは、
ボビン（Ｔ１）の外周に二次側巻線（Ｔ２）、一次側巻
線（Ｔ３）、二次側巻線（Ｔ４）の順に重ねて巻装さ
れ、巻装後の一次側巻線（Ｔ３）と二次側巻線（Ｔ４）
の巻幅が略等しくなるような線径を有している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、インバータ装置に係り、特に、パルストランスにより昇圧したＰＷ Ｍ信号によってブリッジ型インバータ回路をスイッチング制御するインバータ装 置に関する。

【０００２】

【従来の技術】

近年、携帯用の交流電源装置には、出力周波数を安定化させるためにインバー タ装置を使用することが多くなってきており、例えばエンジンで駆動される交流 発電機によって商用周波数の交流電力を出力する携帯用電源装置においては、エ ンジンを回転数の高い領域にて運転させて発電機から高出力の交流電流を得、こ の交流電流を一旦直流に変換した後、インバータ装置により商用周波数の交流に 変換して出力するようにした装置が、実開昭５９−１３２３９８号公報等によっ て知られている。

【０００３】 ところで、このような交流電源装置において、その使用用途によっては出力波 形をできるだけ正弦波に近似したものにしたいという要請があり、この要請に応 えるべく上記インバータ装置にパルス幅変調（ＰＷＭ）方式を採用した交流電源 装置も検討され始めている（特開昭６０−８２０９８号公報）。

【０００４】 このような交流電源装置においてＦＥＴから成るブリッジ回路等でインバータ 装置を構成する場合は、各ＦＥＴのソース電位が同一でなくなるため、ゲート・ ソース間電圧であるゲート信号を付加するに際し、パルストランス等を利用して ゲート信号を電源電圧から絶縁した形で伝達することが行われている。

【０００５】 このようなパルストランスでは、ＰＷＭ変調した信号を昇圧して伝達するため には、一次側巻線の巻数よりも二次側巻線の巻数を多くしなければならない。ま た、このときの一次側巻線の径と二次側巻線の径とを設定するにあたっては、こ のパルストランスの機能としては単なる信号伝達で十分であるため、一次側巻線 の径と二次側巻線の径とは略同一でよい。

【０００６】

【考案が解決しようとする課題】

しかしながら、パルストランスの一次側巻線と二次側巻線を同一径（例えば、 直径０．２６ｍｍ）として、図３に示すように、ボビンＴ１の外周に、二次側巻 線Ｔ２，一次側巻線Ｔ３，二次側巻線Ｔ４の順に、絶縁テープＴ５を各巻線間に 挟みながら、重ねて巻装した場合は、昇圧のために一次側巻線の巻数（例えば、 １５回）よりも二次側巻線の巻数（例えば、往復５０回）を多くしなければなら ず、同図に示すように、一次側巻線Ｔ３はボビンＴ１の中程で必用巻数を終了し てしまう。このため、一次側巻線部に空隙が生じ、このため二次側巻線Ｔ２，Ｔ ４に一次側巻線Ｔ３に支配されない磁路が生じてしまう。したがって、一次側と 二次側との結合インピーダンスが増大し、信号の伝達に波形の歪等の不都合が生 じる。

【０００７】 また、図４のように、ボビンＴ１を絶縁テープＴ５により縦方向に分割し、二 次側巻線Ｔ２，Ｔ４で一次側巻線Ｔ３を縦方向に挟み込むような構成にしても、 一次側と二次側の結合インピーダンスは大きく、外乱の影響も受け易い。

【０００８】 本考案は、従来のインバータ装置のこのような不都合な点を解消するためにな されたものであり、一次側と二次側の結合インピーダンスが小さく、波形歪等が なく安定した信号伝達のできるように工夫したインバータ装置を提供することを 目的とする。

【０００９】

【課題を解決するための手段】

本考案のインバータ装置は、上述した課題を解決するために、直流電源回路と 、該直流電源回路の出力をスイッチング制御するブリッジ型インバータ回路と、 所定周波数の正弦波基準信号をパルス幅変調してＰＷＭ信号を出力するパルス幅 変調回路と、該パルス幅変調回路から出力されるＰＷＭ信号を前記ブリッジ型イ ンバータ回路の前記スイッチング動作の制御信号として昇圧して伝達するパルス トランスとを備えたインバータ装置において、前記パルストランスは、前記パル ス幅変調回路側を一次側、前記ブリッジ型インバータ回路側を二次側とし、巻装 後の巻幅が一次側と二次側とで略等しくなるような線径の一次側巻線及び二次側 巻線を、ボビンの外周に、二次側、一次側、二次側の順に重ねて巻装して成るこ とを特徴とする。

【００１０】

【作用】

本考案のインバータ装置においては、パルストランスの一次側巻線と二次側巻 線との巻装後の巻幅が略等しく、二次側、一次側、二次側の順に重ねてボビンの 外周に巻装したので、一次側巻線と二次側巻線の接触面積が大きく、二次側巻線 に一次側巻線に支配されない磁路が存在しない。このことにより、一次側と二次 側の結合インピーダンスは小さくなり、その結果波形歪等の発生しない安定した 信号伝達が可能となる。

【００１１】

【実施例】

以下、図面を参照しながら本考案の一実施例を説明する。

【００１２】 図１は、本考案のインバータ装置の一実施例に用いられるパルストランスの半 分を示す断面図であり、図２は、図１のパルストランスのコイルの接続関係を示 す図である。

【００１３】 図１において、このパルストランスは、ボビンＴ１の外周に二次側巻線Ｔ２、 一次側巻線Ｔ３、二次側巻線Ｔ４の順にコイルが重ねて巻装されている。一次側 巻線Ｔ３の線径は直径０．５ｍｍ、二次側巻線Ｔ２，Ｔ４の線径は直径０．２６ ｍｍである。また、一次側巻線Ｔ３はボビンの周囲に１５回巻回されており、二 次側巻線Ｔ２，Ｔ４は、それぞれ往復して５０回巻回されている。このように巻 回する事により一次側巻線Ｔ３と二次側巻線Ｔ２，Ｔ４の巻装後のボビンＴ１の 高さ方向の巻幅が略等しくなっている。さらに、図２に示すように、二次側巻線 Ｔ２，Ｔ４はそれぞれ独立した閉回路を形成する。

【００１４】 図５及び図６は、本実施例のインバータ装置を使用した携帯用交流電源装置の の全体的構成を示す回路図である。

【００１５】 図５において、１，２はそれぞれ交流発電機の固定子に独立して巻装された出 力巻線であり、１は三相出力巻線、２は単相出力巻線である。また、回転子（図 示せず）には多極の永久磁石の磁極が形成されており、エンジン（図示せず）に よって回転駆動されるように構成されている。三相出力巻線１の出力端は３つの サイリスタと３つのダイオードとで構成されるブリッジ整流回路３に接続され、 ブリッジ整流回路３の出力端は平滑回路４に接続される。そしてこのブリッジ整 流回路３と平滑回路４とで直流電源回路が構成されている。

【００１６】 単相補助巻線２の出力端は、正負両極出力端子Ｅ，Ｆを有する定電圧供給装置 ５に接続される。定電圧供給装置５は２組の整流回路、平滑回路、定電圧回路５ ａから成り、単相補助巻線２からの一の方向の電流に対しては一方の組の各回路 が働き、反対の方向の電流に対しては他方の組の各回路が働き、これによって出 力端子Ｅ，Ｆにそれぞれ正負の定電圧が出力される。

【００１７】 ６はサイリスタ制御回路であり、電源入力側の一端が定電圧供給装置５の正極 出力端子Ｅに接続され、他端が平滑回路４の正極側端子とともに接地される。サ イリスタ制御回路６の信号入力端は平滑回路４の負極側端子に、信号出力端はブ リッジ整流回路３の各サイリスタのゲート入力回路に接続される。

【００１８】 したがって、三相出力巻線１から出力された三相交流電力はブリッジ整流回路 ３で整流され、続く平滑回路４で平滑されて直流電力に変換されると共に、平滑 回路４での直流電圧の変動がサイリスタ制御回路６で検出され、その検出信号に 基づいてブリッジ整流回路３の各サイリスタの導通を制御することにより平滑回 路４の出力電圧が安定に維持されるようなフィードバック制御が行われている。

【００１９】 以上のサイリスタ制御回路による制御動作に関する詳細な説明は、本出願人に よる特願平１−２３０９０８号及び実願平１−８５３６０号に開示されているの でここでは省略する。

【００２０】 次にインバータ装置について説明する。

【００２１】 平滑回路４の出力端はインバータ７に接続される。インバータ７は、スイッチ ング装置である４つのＦＥＴ（電界効果トランジスタ）Ｑ１〜Ｑ４から成るブリ ッジ回路で構成される。ＦＥＴＱ１〜Ｑ４の各ゲート端子に接続される駆動信号 回路に関しては後述する。

【００２２】 インバータ７の出力端（ＦＥＴＱ１，Ｑ４の接続点及びＦＥＴＱ２，Ｑ３の接 続点）は出力回路であるローパスフィルタ８を介して負荷（図示せず）が接続さ れる出力端子９，９’に接続される。ローパスフィルタ８は、負荷に対してコイ ルＬ１，Ｌ２が直列になるように、コンデンサＣ１が並列になるように接続され 、インバータ７の出力のうちの低周波分（本実施例では商用周波数）の交流電流 を通過させることにより、出力端子９，９’から負荷へ商用周波数の電力を供給 するように構成されている。

【００２３】 ローパスフィルタ８のコンデンサＣ１の両端Ｇは、それぞれ図６に示した抵抗 Ｒ１，Ｒ２の直列回路及び抵抗Ｒ３，Ｒ４の直列回路の各一端に接続される。一 方これら抵抗直列回路の各他端は定電圧供給装置５の正極出力端子Ｅに接続され る。抵抗Ｒ１，Ｒ２の接続点及び抵抗Ｒ３，Ｒ４の接続点はそれぞれ抵抗Ｒ１０ ，Ｒ１１を介して差動アンプ１０１のプラス側入力端子及びマイナス側入力端子 に接続されるとともに、上記２つの接続点間には高周波成分カット用のコンデン サＣ２が接続される。差動アンプ１０１を構成するオペアンプのプラス側入力端 子は高周波成分カット用のコンデンサＣ３を介して接地される。

【００２４】 １０２は商用周波数、例えば５０Ｈｚまたは６０Ｈｚの正弦波を発生する正弦 波発振器である。この正弦波発振器１０２の出力及び差動アンプ１０１の出力は それぞれ差動アンプ１０３のマイナス側入力端子及びプラス側入力端子に接続さ れる。

【００２５】 １０４は矩形波発振器であり、この矩形波発振器１０４で発振される矩形波の 周期は、後述のインバータバッファ１０６の応答時間、約５０ｎｓｅｃより大き い値に設定する。この値は従来のコンパレータの応答時間、約１μｓｅｃに比べ 格段に速いものであり、したがって当該矩形波の周波数は従来のＰＷＭ搬送波（ 三角波）の周波数よりも格段に高く設定することができる。

【００２６】 矩形波発振器１０４の出力端は積分回路１０５に接続される。積分回路１０５ の出力端と差動アンプ１０３の出力端とは互いに接続されて重畳信号形成回路を 構成し、インバータバッファ１０６に接続される。インバータバッファ１０６は 所定のしきい値（スレッシュホルドレベル）を有し、当該しきい値を超えたレベ ルの信号が入力したときは低レベルの信号を出力し、一方当該しきい値以下のレ ベルの信号が入力したときは高レベルの信号を出力するものであり、ゲート端子 からの入力信号に対し固定されたしきい値を有する、例えばＣ−ＭＯＳゲートの スレッシュホルドレベルを有するバッファ用のＩＣで構成する。

【００２７】 インバータバッファ１０６の出力端子はＮＡＮＤ回路１０７の一方の入力端に 接続される。

【００２８】 矩形波発振器１０４の出力端は、さらにインバータバッファ１０８を介して微 分回路１１０に、及び２連のインバータバッファ１０９を介して微分回路１１１ にそれぞれ接続される。微分回路１１０は、入力端と出力端との間に設けたカッ プリング用のコンデンサＣ４と、このコンデンサＣ４の出力端と定電圧供給装置 ５の負極出力端子Ｆとの間に設けた、ダイオードＤ１（アノードを負極出力端子 Ｆ側に向けた）と抵抗Ｒ５との並列回路から構成される。なお、微分回路１１１ も微分回路１１０とまったく同様に配置されたカップリング用のコンデンサＣ５ 、ダイオードＤ２、抵抗Ｒ６とから構成されている。

【００２９】 微分回路１１０の出力端はインバータバッファ１１２を経てＮＡＮＤ回路１０ ７の他方の入力端に接続される。ＮＡＮＤ回路１０７の出力端はＮＡＮＤ回路１ １４の一方の入力端に接続される。微分回路１１１の出力端はインバータバッフ ァ１１３を経てＮＡＮＤ回路１１４の他方の入力端に接続される。

【００３０】 ＮＡＮＤ回路１１４の出力端は２連のインバータバッファ１１５を経て、トラ ンジスタＱ５，Ｑ６から成るプッシュプル増幅器１１６に接続される。プッシュ プル増幅器１１６のトランジスタＱ５のコレクタは定電圧供給装置５の正極出力 端子Ｅに、トランジスタＱ６のコレクタは定電圧供給装置５の負極出力端子Ｆに 接続される。

【００３１】 プッシュプル増幅器１１６の出力端（トランジスタＱ５，Ｑ６のエミッタどう しの接続点）はダイオードＤ３のアノードとダイオードＤ４のカソードとの接続 点に接続される。ダイオードＤ３のカソードは定電圧供給装置５の正極出力端子 Ｅに、ダイオードＤ４のアノードは定電圧供給装置５の負極出力端子Ｆに接続さ れる。ダイオードＤ３，Ｄ４は、図１，２でその構成について述べた、パルスト ランスＡで発生するサージを吸収するためのものである。

【００３２】 ダイオードＤ３のアノードとダイオードＤ４のカソードとの接続点は、低周波 成分カット用のコンデンサＣ６を介してパルストランスＡの一次側コイルＬ３の 一端に接続される。この一次側コイルＬ３の他端は定電圧供給装置５の負極出力 端子Ｆに接続される。コンデンサＣ６は、周波数の高いＰＷＭ搬送周波数信号の みを通し、低周波成分は通さないような定数値に設定される。

【００３３】 またＮＡＮＤ回路１１４の出力端は、インバータバッファ１１７を経た後、上 記同様、トランジスタＱ７，Ｑ８から成るプッシュプル増幅器１１８に接続され 、プッシュプル増幅器１１８の出力端はダイオードＤ５のアノードとダイオード Ｄ６のカソードとの接続点に接続される。この接続点は、上述のコンデンサＣ６ と同様にＰＷＭ搬送周波数信号のみを通し、低周波成分は通さないような定数値 に設定されたコンデンサＣ７を介してパルストランスＢの一次側コイルＬ４の一 端に接続される。

【００３４】 図５に戻り、ＦＥＴＱ１〜Ｑ４の各ゲート端子に接続される駆動信号回路につ いて説明する。パルストランスＡの二次側のコイルＬ５の一端は、抵抗Ｒ７、復 調用のコンデンサＣ８、抵抗Ｒ８とダイオードＤ７との並列回路を経てＦＥＴＱ １のゲート端子に接続される、一方パルストランスＡの二次側のコイルＬ５の他 端はＦＥＴＱ１のソース端子に接続される。コンデンサＣ８と、抵抗Ｒ８，ダイ オードＤ７から成る並列回路との接続点は、ツェナーダイオードＤ８，Ｄ９を介 してパルストランスＡの二次側のコイルＬ５の前記他端に接続される。ダイオー ドＤ７はアノードがＦＥＴＱ１のゲート端子側になるように、またツェナーダイ オードＤ８，Ｄ９は互いのアノードどうしが向き合うように接続される。

【００３５】 パルストランスＡのもう一つの二次側コイルＬ６及びパルストランスＢの二次 側コイルＬ７，Ｌ８と、対応する各ＦＥＴＱ３，Ｑ２，Ｑ４のゲート端子との間 にも、パルストランスＡの二次側コイルＬ５とＦＥＴＱ１のゲート端子との間に 設けられた回路とまったく同様な回路が設けられる。

【００３６】 以上のように構成されたインバータ装置（インバータ７、ローパスフィルタ８ 及び図６の回路装置）の作動を図７に示す信号波形を参照しながら以下に説明す る。

【００３７】 インバータ７のＦＥＴＱ１，Ｑ３及びＦＥＴＱ２，Ｑ４のゲート端子には後述 するパルス幅変調（ＰＷＭ）信号が入力され、このＰＷＭ信号に応じてＦＥＴＱ １，Ｑ３及びＦＥＴＱ２，Ｑ４を交互に導通させることにより平滑回路４の出力 をスイッチング制御してローパスフィルタ８へ出力する。ローパスフィルタ８は 高周波成分をカットして商用周波数の交流電力を出力端子９，９’から負荷に供 給する。

【００３８】 出力端子９に現れる出力電圧の波形と出力端子９’に現れる出力電圧の波形は 、それぞれが電圧分割抵抗Ｒ１，Ｒ２及びＲ３，Ｒ４を経た後、差動アンプ１０ １にて比較され、その差、すなわち出力電圧の波形の歪みあるいはオフセット成 分を検出し、この検出信号を増幅して差動アンプ１０３に出力する。出力端子９ ，９’に現れる出力電圧の波形どうしを比較するため、出力電圧の波形の歪みが 精度よく検出できる。なお、コンデンサＣ２，Ｃ３により当該差信号から高周波 成分が除かれるとともに、コンデンサＣ３は差動アンプ１０３に加わる外乱をも 除去する。

【００３９】 差動アンプ１０３は正弦波発振器１０２から入力される商用周波数の正弦波信 号と差動アンプ１０１から入力される直流分のフィードバック信号によって振幅 基準レベルを補正された商用周波数の正弦波信号（図７ｂ”）を出力する。この 補正された正弦波信号に基づき後述のようにＰＷＭ信号をつくるため、インバー タバッファ１０６のしきい値のバラツキ等に起因して発生する前記出力電圧の波 形の歪み及びオフセット成分を減少させることが可能となる。

【００４０】 矩形波発振器１０４から出力された矩形波信号は積分回路１０５で積分されて 三角波信号（図７ｂ’）が形成される。この三角波信号ｂ’と差動アンプ１０３ からの補正された正弦波信号ｂ”とが重畳されて重畳信号（図７ｂ）が形成され 、インバータバッファ１０６に入力される。インバータバッファ１０６では、し きい値（図７ｂに示す破線）を超えるレベルの信号が入力したときには低レベル の信号を出力し、一方しきい値以下のレベルの信号が入力したときには高レベル の信号を出力する（図７ｃ）。この出力パルス列信号ｃは、三角波信号ｂ’を搬 送波とし、正弦波信号ｂ”によりパルス幅変調されたパルス幅変調（ＰＷＭ）信 号となる。

【００４１】 次に、このパルス幅変調信号ｃからＮＡＮＤ回路１１４の出力信号ｉにいたる までの説明をする。

【００４２】 矩形波発振器１０４から出力された矩形波信号ａは、インバータバッファ１０ ８で反転された後、微分回路１１０で微分処理され、微分信号ｄとなる。すなわ ち、矩形波信号ａの立ち下がり時には抵抗Ｒ５を経てコンデンサＣ４が充電され 、正の立ち上がりの微分出力が現れ、矩形波信号ａの立ち上がり時にはダイオー ドＤ１を経てコンデンサＣ４が放電されて負側の微分出力が現れる。

【００４３】 微分回路１１０からの出力信号はインバータバッファ１１２で、しきい値を基 準に反転増幅されて、正の微分出力が前記しきい値より大きい間だけ低レベルの 矩形波信号ｅとなる。このときインバータバッファ１１２の出力信号ｅとインバ ータバッファ１０６の出力信号ｃとがＮＡＮＤ回路１０７に入力され、ＮＡＮＤ 回路１０７は入力される両信号が高レベルの間だけ低レベルの矩形波信号ｈを出 力する。

【００４４】 さらに、矩形波発振器１０４から出力された矩形波信号ａは、２連のインバー タバッファ１０９を経た後、微分回路１１１で微分処理され、矩形波信号ａの立 ち上がりで正の微分出力が現れ、立ち下がりで負の微分出力が現れる微分信号ｆ となる。この微分信号ｆはインバータバッファ１１３でしきい値を基準に反転増 幅され、正の微分出力部分で低レベルの矩形波信号ｇとなる。微分回路１１１及 びインバータバッファ１１３での信号処理動作は前述の微分回路１１０及びイン バータバッファ１１２での動作と同様である。

【００４５】 ＮＡＮＤ回路１１４へは、ＮＡＮＤ回路１０７の出力信号ｈとインバータバッ ファ１１３の出力信号ｇとが入力し、ＮＡＮＤ回路１１４は、両入力信号が高レ ベルのとき低レベルの矩形波信号（ＰＷＭ信号）ｉを出力する。

【００４６】 このＮＡＮＤ回路１１４から出力されたＰＷＭ信号ｉは、２連のインバータバ ッファ１１５を経た後、プッシュプル増幅器１１６でプッシュプル増幅され、そ の後低周波成分カット用のコンデンサＣ６へ供給される。このコンデンサＣ６を 通過する直前の信号は、基準レベルに対し振幅一定のＰＷＭ信号であるがこの信 号の平均電圧（積分値）は、正弦波発振器１０２からの正弦波と同一の周期で変 化しており、したがってこのＰＷＭ信号は当該正弦波と同一の周波数（商用周波 数）成分を含んでいる。

【００４７】 コンデンサＣ６は低周波信号、すなわち本実施例における商用周波数信号を通 さず、高周波信号であるＰＷＭ搬送周波数信号のみを通すので、ＰＷＭ信号がコ ンデンサＣ６を通過後は、図７ｊに示すように、商用周波数成分とは逆相にパル ス列全体が上下して平均電圧が常時零であるパルス信号列がパルストランスＡの 一次側コイルＬ３に供給される。したがって、パルストランスＡを構成するトラ ンスコアには、商用周波数成分による磁気飽和の悪影響がほとんどなくなり、Ｐ ＷＭ搬送周波数で磁気飽和しない程度の小形サイズのもので構成することが可能 となる。

【００４８】 また、上述したように、パルストランスＡは、一次側コイルＬ３と二次側コイ ルＬ５，Ｌ６のボビンへの巻装後の巻幅が略等しく巻かれているので、結合イン ピーダンスが小さく、良好な信号伝達が可能となり、波形歪み等が生じない。

【００４９】 かくして、良好に信号伝達され、パルストランスＡの二次側コイルＬ５から出 力したパルス信号（図７ｊに示す信号とほぼ同じ）は、双方向電圧規制回路であ るツェナーダイオードＤ８，Ｄ９の各降伏電圧と比較され、当該出力パルス信号 が正極方向または負極方向においてこれら各降伏電圧を超えたときにツェナーダ イオードＤ８またはＤ９が導通して出力パルス信号の電圧規制を行うとともに、 コンデンサＣ８が充放電され、コンデンサＣ８の両端には、出力パルス信号が正 極方向または負極方向において各降伏電圧を超えた分による平均電圧（これは商 用周波数を有する）が現れる。したがって、ＦＥＴＱ１のゲート・ソース間には 、商用周波数を有するコンデンサＣ８の両端電圧と、パルストランスＡの二次側 コイルＬ５から出力したパルス信号とが重畳した信号、すなわちコンデンサＣ６ を通過前のＰＷＭ信号（図７ｃ）が復調される。ＦＥＴＱ１は、ＰＷＭ信号の正 極パルス信号がゲート端子に入力されている間に対応して導通する。

【００５０】 なお、コンデンサＣ８の定数はＦＥＴＱ１のゲート容量に対し十分大きな値、 抵抗Ｒ７の定数は、パルストランスＡの二次側コイルＬ５とコンデンサＣ８とが 共振しないＱに抑えることのできる値を選定する。抵抗Ｒ８はＦＥＴＱ１のスイ ッチング速度を調整するものであり、またダイオードＤ７は、ＦＥＴＱ１のゲー ト端子に加えられていた電圧が低下されたときにそれまでにＦＥＴＱ１のゲート 容量に蓄えられた電荷を急速に放電させてＦＥＴＱ１を即座に非導通にするため のものである。また、ツェナーダイオードＤ９は、特にパルストランスＡの二次 側コイルＬ５からのキックバック電圧によって発生するＦＥＴＱ１の基準電位の 上昇を阻止する機能を有している。

【００５１】 パルストランスＡの二次側コイルＬ６から出力したパルス信号も上述の二次側 コイルＬ５から出力したパルス信号とまったく同様に処理され、ＦＥＴＱ３のス イッチングはＦＥＴＱ１と同じタイミングで行われることになる。したがってＰ ＷＭ信号の正極パルス入力時にＦＥＴＱ１及びＱ３が導通して平滑回路４から直 流電流がローパスフィルタ８へ供給される。

【００５２】 次に、ＮＡＮＤ回路１１４から出力されたＰＷＭ信号は、インバータバッファ １１７を経た後、上記プッシュプル増幅器１１６からＦＥＴＱ１，Ｑ３までの信 号処理回路と同様の信号処理が行われ、ＦＥＴＱ２，Ｑ４はこのＰＷＭ信号に応 じてスイッチング制御される。但し、インバータバッファ１１７を経るためＰＷ Ｍ信号は、上記プッシュプル増幅器１１６からＦＥＴＱ１，Ｑ３までの回路に加 わるＰＷＭ信号とは位相が反転された信号となっており、したがってＦＥＴＱ１ ，Ｑ３が導通しているときにはＦＥＴＱ２，Ｑ４が非導通となり、ＦＥＴＱ１， Ｑ３が非導通となっているときにはＦＥＴＱ２，Ｑ４が導通するようにスイッチ ング制御される。

【００５３】 以上のように、商用周波数の正弦波を高周波の三角波信号で変調したＰＷＭ信 号に基づきインバータ７のスイッチング制御が行われ、その後インバータ７のス イッチング出力に含まれる搬送周波数成分がローパスフィルタ８で除かれ、ほぼ 正弦波に近似した商用周波数の交流電流が出力端子９，９’から負荷に供給され る。そして、パルス幅変調回路から出力されるＰＷＭ信号をブリッジ型インバー タ回路へ昇圧伝達するパルストランスＡ，Ｂの一次側コイルＬ３，Ｌ４と二次側 コイルＬ５，Ｌ６及びＬ７，Ｌ８のボビンへの巻装後の巻幅が略等しくされてい るので、一次側コイルＬ３，Ｌ４と二次側コイルＬ５，Ｌ６及びＬ７，Ｌ８の結 合インピーダンスが小さく良好な信号伝達がなされる。

【００５４】

【考案の効果】

本考案のインバータ装置においては、以上説明したように、パルストランスを 、パルス幅変調回路側を一次側、ブリッジ型インバータ回路側を二次側とし、巻 装後の巻幅が一次側と二次側とで略等しくなるような線径の一次側巻線及び二次 側巻線を、ボビンの外周に、二次側、一次側、二次側の順に重ねて巻装したので 、一次側巻線部に空隙が生ぜず、二次側巻線には一次側巻線に支配されない磁路 が生じない。これにより、パルストランスの一次側と二次側の結合インピーダン スが小さく、波形歪等が生ぜず、安定した信号伝達ができる。

【図面の簡単な説明】

【図１】本考案のインバータ装置に用いるパルストラン
スの一実施例の半分を示す断面図である。

【図２】図１のパルストランスの巻線の接続関係を示す
図である。

【図３】従来のインバータ装置に用いるパルストランス
の一例の半分を示す断面図である。

【図４】従来のインバータ装置に用いるパルストランス
の他の例の半分を示す断面図である。

【図５】本考案のインバータ装置の一実施例の回路構成
の一部を示す回路図である。

【図６】本考案のインバータ装置の一実施例の回路構成
の他の部分を示す回路図である。

【図７】本考案のインバータ装置の一実施例の回路の各
部の波形を示す波形図である。

【符号の説明】

Ｔ１ ボビン Ｔ２，Ｔ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８ 二次側コイル Ｔ３，Ｌ３，Ｌ４ 一次側コイル ５ 定電圧供給装置 ６ サイリスタ制御回路 ７ インバータ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 直流電源回路と、該直流電源回路の出力
   をスイッチング制御するブリッジ型インバータ回路と、
   所定周波数の正弦波基準信号をパルス幅変調してＰＷＭ
   信号を出力するパルス幅変調回路と、該パルス幅変調回
   路から出力されるＰＷＭ信号を前記ブリッジ型インバー
   タ回路の前記スイッチング動作の制御信号として昇圧し
   て伝達するパルストランスとを備えたインバータ装置に
   おいて、前記パルストランスは、前記パルス幅変調回路
   側を一次側、前記ブリッジ型インバータ回路側を二次側
   とし、巻装後の巻幅が一次側と二次側とで略等しくなる
   ような線径の一次側巻線及び二次側巻線を、ボビンの外
   周に、二次側、一次側、二次側の順に重ねて巻装して成
   ることを特徴とするインバータ装置。