JPH0535467A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH0535467A JPH0535467A JP3192093A JP19209391A JPH0535467A JP H0535467 A JPH0535467 A JP H0535467A JP 3192093 A JP3192093 A JP 3192093A JP 19209391 A JP19209391 A JP 19209391A JP H0535467 A JPH0535467 A JP H0535467A
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- address
- cycle
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリの性能以上に高速化が可能
なＲＩＳＣ型のマイクロプロセッサを実現する。 【構成】 アドレスバス３を比較器６〜８で、それぞれ
レジスタ９〜１２からのメモリの割付アドレス情報、ペ
ージ長情報およびアクセス時間情報と比較し、比較結果
が全て真のときは１クロックでアクセスを完結させる。
そして、比較結果が比較器６、７が真で比較器８が偽の
ときは、レジスタ１５を参照して追加サイクルを挿入
し、さらにこの間データバス５に非実行命令を強制的に
乗せ、各クロックごとに非実行命令がプリフェッチキュ
ー２１に取り込まれる。
なＲＩＳＣ型のマイクロプロセッサを実現する。 【構成】 アドレスバス３を比較器６〜８で、それぞれ
レジスタ９〜１２からのメモリの割付アドレス情報、ペ
ージ長情報およびアクセス時間情報と比較し、比較結果
が全て真のときは１クロックでアクセスを完結させる。
そして、比較結果が比較器６、７が真で比較器８が偽の
ときは、レジスタ１５を参照して追加サイクルを挿入
し、さらにこの間データバス５に非実行命令を強制的に
乗せ、各クロックごとに非実行命令がプリフェッチキュ
ー２１に取り込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
利用され、特に、ＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒ
ｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）型のマイク
ロプロセッサのメモリインタフェースに関する。
利用され、特に、ＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒ
ｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）型のマイク
ロプロセッサのメモリインタフェースに関する。
【０００２】
【従来の技術】マイクロプロセッサにはＣＩＳＣ（Ｃｏ
ｍｐｌｅｘ ＩｎｓｔｒｕｃｔｉｏｎＳｅｔ Ｃｏｍｐ
ｕｔｅｒ）型とＲＩＳＣ型の２種類のマイクロプロセッ
サがある。ＣＩＳＣ型のマイクロプロセッサは、複雑な
命令を持つマイクロプロセッサでパソコンのメインＣＰ
Ｕに広く用いられている。
ｍｐｌｅｘ ＩｎｓｔｒｕｃｔｉｏｎＳｅｔ Ｃｏｍｐ
ｕｔｅｒ）型とＲＩＳＣ型の２種類のマイクロプロセッ
サがある。ＣＩＳＣ型のマイクロプロセッサは、複雑な
命令を持つマイクロプロセッサでパソコンのメインＣＰ
Ｕに広く用いられている。
【０００３】一方、ＲＩＳＣ型のマイクロプロセッサ
は、ワークステーションのメインＣＰＵに広く用いられ
ているマイクロプロセッサで、簡単な命令セットを高速
に実行することが特徴である。ＲＩＳＣ型のマイクロプ
ロセッサの性能で重要な点は１命令の実行に必要なクロ
ック数であり、これを１にするよう設計されている。全
ての命令が１クロックで実行されると内部パイプライン
が最も効率的に利用でき、さらにマイクロプロセッサ内
部回路を簡素に構築できる。
は、ワークステーションのメインＣＰＵに広く用いられ
ているマイクロプロセッサで、簡単な命令セットを高速
に実行することが特徴である。ＲＩＳＣ型のマイクロプ
ロセッサの性能で重要な点は１命令の実行に必要なクロ
ック数であり、これを１にするよう設計されている。全
ての命令が１クロックで実行されると内部パイプライン
が最も効率的に利用でき、さらにマイクロプロセッサ内
部回路を簡素に構築できる。
【０００４】また、ＲＩＳＣ型のマイクロプロセッサの
特徴として、動作クロックが高速であることとキャッシ
ュメモリを用いてメモリアクセスを高速に行うことがあ
る。これらの特徴を生かし高性能のマイクロプロセッサ
システムを構築するためには高速のキャッシュメモリが
必要であり、マイクロプロセッサが２５ＭＨｚ〜３３Ｍ
Ｈｚ程度の動作周波数で動作するためには、アクセス時
間が１０ｎｓ程度の高速のキャッシュメモリが必要とな
る。
特徴として、動作クロックが高速であることとキャッシ
ュメモリを用いてメモリアクセスを高速に行うことがあ
る。これらの特徴を生かし高性能のマイクロプロセッサ
システムを構築するためには高速のキャッシュメモリが
必要であり、マイクロプロセッサが２５ＭＨｚ〜３３Ｍ
Ｈｚ程度の動作周波数で動作するためには、アクセス時
間が１０ｎｓ程度の高速のキャッシュメモリが必要とな
る。
【０００５】
【発明が解決しようとする課題】この従来のＲＩＳＣ型
のマイクロプロセッサで、クロック周波数がさらに高速
化された場合キャッシュメモリもより高速なものが必要
になり、例えば、マイクロプロセッサの動作周波数が４
０ＭＨｚ程度になるとキャッシュメモリのアクセス時間
は５〜６ｎｓ程度となり、このようなキャッシュメモリ
は現存していない。
のマイクロプロセッサで、クロック周波数がさらに高速
化された場合キャッシュメモリもより高速なものが必要
になり、例えば、マイクロプロセッサの動作周波数が４
０ＭＨｚ程度になるとキャッシュメモリのアクセス時間
は５〜６ｎｓ程度となり、このようなキャッシュメモリ
は現存していない。
【０００６】また、今後共マイクロプロセッサの高速化
よりキャッシュメモリの高速化の方が技術的に困難であ
るので、キャッシュメモリの性能によってマイクロプロ
セッサの性能が限定される課題がある。
よりキャッシュメモリの高速化の方が技術的に困難であ
るので、キャッシュメモリの性能によってマイクロプロ
セッサの性能が限定される課題がある。
【０００７】本発明の目的は、前記の課題を解消するこ
とにより、キャッシュメモリの性能以上に高速化を図る
ことが可能な、ＲＩＳＣ型のマイクロプロセッサを提供
することにある。
とにより、キャッシュメモリの性能以上に高速化を図る
ことが可能な、ＲＩＳＣ型のマイクロプロセッサを提供
することにある。
【０００８】
【課題を解決するための手段】本発明は、外部または内
部に設けられたメモリのアクセス制御手段を備えたマイ
クロプロセッサにおいて、前記アクセス制御手段は、前
記メモリの割付アドレス情報、ページ長情報およびアク
セス時間情報をそれぞれ設定するメモリ制御情報設定手
段と、前記メモリへのアクセス時に出力されるアドレス
が直前のメモリアクセス時に出力されたアドレスと同一
ページをアクセスするか否かの比較を行う比較手段と、
この比較手段による比較結果が一致しなかった場合に前
記アクセス時間情報を参照して前記メモリへのアクセス
サイクル数を可変にするアクセスサイクル可変手段と、
追加されたアクセスサイクル数に相当する数の非実行命
令をプリフェッチキューまたはデコーダに送出する非実
行命令送出手段とを含むことを特徴とする。
部に設けられたメモリのアクセス制御手段を備えたマイ
クロプロセッサにおいて、前記アクセス制御手段は、前
記メモリの割付アドレス情報、ページ長情報およびアク
セス時間情報をそれぞれ設定するメモリ制御情報設定手
段と、前記メモリへのアクセス時に出力されるアドレス
が直前のメモリアクセス時に出力されたアドレスと同一
ページをアクセスするか否かの比較を行う比較手段と、
この比較手段による比較結果が一致しなかった場合に前
記アクセス時間情報を参照して前記メモリへのアクセス
サイクル数を可変にするアクセスサイクル可変手段と、
追加されたアクセスサイクル数に相当する数の非実行命
令をプリフェッチキューまたはデコーダに送出する非実
行命令送出手段とを含むことを特徴とする。
【０００９】
【作用】比較手段は、アドレスバスに出力されたアドレ
スを、メモリ制御情報設定手段からの情報と比較するこ
とにより、直前にアクセスした同一ページのものか否か
を判定する。そして同一ページでないと判定されたとき
に、アクセスサイクル可変手段は、サイクルを追加し、
追加したサイクル数に相当する非実行命令をプリフェッ
チキューまたはデコーダに送出する。
スを、メモリ制御情報設定手段からの情報と比較するこ
とにより、直前にアクセスした同一ページのものか否か
を判定する。そして同一ページでないと判定されたとき
に、アクセスサイクル可変手段は、サイクルを追加し、
追加したサイクル数に相当する非実行命令をプリフェッ
チキューまたはデコーダに送出する。
【００１０】従って、ページ内を連続アクセスする場合
は通常のアクセス時間より高速にアクセスできるメモリ
の特徴を利用し、キャッシュメモリの性能以上に高速化
を図ることが可能となる。
は通常のアクセス時間より高速にアクセスできるメモリ
の特徴を利用し、キャッシュメモリの性能以上に高速化
を図ることが可能となる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００１３】本第一実施例は、外部に設けられたキャッ
シュメモリ２のアクセス制御手段と、アドレスバス（Ａ
ＤＲ＜１５：０＞）３と、タグバス（Ｔａｇ＜３１：１
２＞）４と、データバス（ＤＡＴＡ＜３１：０＞）５
と、プリフェッチキュー２１とを備えたマイクロプロセ
ッサ１において、前記アクセス制御手段は、本発明の特
徴とするところの、メモリ制御情報設定手段として、キ
ャッシュメモリ２の割付情報を設定するレジスタ（Ｍａ
ｐ−Ｍｉｎ−Ｒｅｇ）９およびレジスタ（Ｍａｐ−Ｍａ
ｘ−Ｒｅｇ）１０、ならびにページ長情報およびアクセ
ス時間情報をそれぞれ設定するレジスタ（Ｐａｇｅ−Ｒ
ｅｇ）１１、レジスタ（Ｐａｇｅ−ｔｅｍｐ−Ｒｅｇ）
１２およびナンド回路２４と、キャッシュメモリ２への
アクセス時にアドレスバス３に出力されるアドレスが直
前のメモリアクセス時に出力されたアドレスと同一ペー
ジをアクセスするか否かの比較を行う比較手段として
の、比較器（ＣＭＰ−Ｌ）６、比較器（ＣＭＰ−Ｍ）
７、比較器（ＣＭＰ−Ｐ）８、ならびにアンド回路２２
および２３と、比較結果が一致しなかった場合に前記ア
クセス時間情報を参照してキャッシュメモリ２へのアク
セスサイクル数を可変にし、追加されたアクセス数に相
当する数の非実行命令をプリフェッチキュー２１（また
は図外のデコーダ）に送出するアクセス可変手段として
のレジスタ（Ａｃｃｅｓｓ−Ｒｅｇ）１５およびタイミ
ング制御回路１６とを含んでいる。
シュメモリ２のアクセス制御手段と、アドレスバス（Ａ
ＤＲ＜１５：０＞）３と、タグバス（Ｔａｇ＜３１：１
２＞）４と、データバス（ＤＡＴＡ＜３１：０＞）５
と、プリフェッチキュー２１とを備えたマイクロプロセ
ッサ１において、前記アクセス制御手段は、本発明の特
徴とするところの、メモリ制御情報設定手段として、キ
ャッシュメモリ２の割付情報を設定するレジスタ（Ｍａ
ｐ−Ｍｉｎ−Ｒｅｇ）９およびレジスタ（Ｍａｐ−Ｍａ
ｘ−Ｒｅｇ）１０、ならびにページ長情報およびアクセ
ス時間情報をそれぞれ設定するレジスタ（Ｐａｇｅ−Ｒ
ｅｇ）１１、レジスタ（Ｐａｇｅ−ｔｅｍｐ−Ｒｅｇ）
１２およびナンド回路２４と、キャッシュメモリ２への
アクセス時にアドレスバス３に出力されるアドレスが直
前のメモリアクセス時に出力されたアドレスと同一ペー
ジをアクセスするか否かの比較を行う比較手段として
の、比較器（ＣＭＰ−Ｌ）６、比較器（ＣＭＰ−Ｍ）
７、比較器（ＣＭＰ−Ｐ）８、ならびにアンド回路２２
および２３と、比較結果が一致しなかった場合に前記ア
クセス時間情報を参照してキャッシュメモリ２へのアク
セスサイクル数を可変にし、追加されたアクセス数に相
当する数の非実行命令をプリフェッチキュー２１（また
は図外のデコーダ）に送出するアクセス可変手段として
のレジスタ（Ａｃｃｅｓｓ−Ｒｅｇ）１５およびタイミ
ング制御回路１６とを含んでいる。
【００１４】なお、ここで、比較器６、７および８は、
それぞれアドレスバス３からの入力をＡ、レジスタ９、
１０および１２からの入力をＢとしたときに、それぞ
れ、Ａ≧Ｂ、Ａ≦Ｂ、およびＡ＝Ｂのとき、出力は真と
なる。
それぞれアドレスバス３からの入力をＡ、レジスタ９、
１０および１２からの入力をＢとしたときに、それぞ
れ、Ａ≧Ｂ、Ａ≦Ｂ、およびＡ＝Ｂのとき、出力は真と
なる。
【００１５】次に、本実施例の動作について図２に示す
動作タイミング図を参照して説明する。なお、以下の説
明は、キャッシュメモリ２の構成が次の通りであるもの
として行う。
動作タイミング図を参照して説明する。なお、以下の説
明は、キャッシュメモリ２の構成が次の通りであるもの
として行う。
【００１６】 アドレスマッピング ：００００Ｈ〜３ＦＦＦＨ １ページの長さ ：１０２４ビット ランダムアクセスサイクル ：２クロック このとき、各レジスタには次の値がセットされる。
【００１７】レジスタ９ ：００００Ｈ レジスタ１０ ：３ＦＦＦＨ レジスタ１１ ：０３ＦＦＨ レジスタ１５ ：１ 次に、命令のリード時の動作を説明する。まずサイクル
の先頭でアドレスバス３にアドレスが出力される。この
アドレスＡＤＲ＜１５：０＞は比較器６、７および８に
それぞれ入力され、比較器６ではレジスタ９と、比較器
７ではレジスタ１０と、比較器８ではレジスタ１２とそ
れぞれ比較される（ただし、比較器８ではレジスタ１１
の内容が０のビットはマスクされる）。アドレスサンプ
ル信号（ＡＤ−Ｓａｍｐｌｅ）１３はこれら３個の比較
器６、７および８に対するストローブ信号である。これ
ら３個の比較器６、７および８の比較結果が全て真であ
るときは、本サイクルで選択されるキャッシュメモリの
ページが、直前に実行されたサイクルにおいて選択され
たメモリのページと等しいことになるので、この場合は
追加サイクルが挿入されず１クロックサイクルで命令の
リードサイクルが完結する。また、このサイクル中はキ
ャッシュメモリ２に対してタイミング制御回路１６より
リード信号（Ｒｅａｄ）１８が出力されている。さら
に、本サイクルの後半でレジスタ１２へのライト信号
（ＷＲ−Ｐａｇｅ−ｔｅｍｐ）１４が出力され、本サイ
クルのアドレスＡＤ＜１５：０＞がレジスタ１２に書き
込まれ、最新のキャッシュメモリ２のページアドレスが
更新される。
の先頭でアドレスバス３にアドレスが出力される。この
アドレスＡＤＲ＜１５：０＞は比較器６、７および８に
それぞれ入力され、比較器６ではレジスタ９と、比較器
７ではレジスタ１０と、比較器８ではレジスタ１２とそ
れぞれ比較される（ただし、比較器８ではレジスタ１１
の内容が０のビットはマスクされる）。アドレスサンプ
ル信号（ＡＤ−Ｓａｍｐｌｅ）１３はこれら３個の比較
器６、７および８に対するストローブ信号である。これ
ら３個の比較器６、７および８の比較結果が全て真であ
るときは、本サイクルで選択されるキャッシュメモリの
ページが、直前に実行されたサイクルにおいて選択され
たメモリのページと等しいことになるので、この場合は
追加サイクルが挿入されず１クロックサイクルで命令の
リードサイクルが完結する。また、このサイクル中はキ
ャッシュメモリ２に対してタイミング制御回路１６より
リード信号（Ｒｅａｄ）１８が出力されている。さら
に、本サイクルの後半でレジスタ１２へのライト信号
（ＷＲ−Ｐａｇｅ−ｔｅｍｐ）１４が出力され、本サイ
クルのアドレスＡＤ＜１５：０＞がレジスタ１２に書き
込まれ、最新のキャッシュメモリ２のページアドレスが
更新される。
【００１８】例えば、直前のサイクルのアドレスが１０
００Ｈで本サイクルのアドレスが１００１Ｈである場合
がこの条件にあたり、図２のサイクルＣがこのときのタ
イミングである。
００Ｈで本サイクルのアドレスが１００１Ｈである場合
がこの条件にあたり、図２のサイクルＣがこのときのタ
イミングである。
【００１９】次に、比較器６と比較器７の比較結果が共
に真で、比較器８の比較結果が偽であるときは、本サイ
クルで選択されるキャッシュメモリ２のページが直前に
実行されたサイクルにおいて選択されたメモリのページ
と異なることになるので、この場合は追加サイクルが挿
入される。このとき、タイミング制御回路１６はレジス
タ１５の内容を参照して追加サイクルを挿入する。この
間、タイミング制御回路１６よりアドレス制御信号（Ａ
Ｄ−ＳＴＢ）１７（キャッシュメモリ２でアドレスの上
位をラッチするための信号）、リード信号（Ｒｅａｄ）
１８およびウェイト信号（Ｗａｉｔ）１９が出力されて
いる。
に真で、比較器８の比較結果が偽であるときは、本サイ
クルで選択されるキャッシュメモリ２のページが直前に
実行されたサイクルにおいて選択されたメモリのページ
と異なることになるので、この場合は追加サイクルが挿
入される。このとき、タイミング制御回路１６はレジス
タ１５の内容を参照して追加サイクルを挿入する。この
間、タイミング制御回路１６よりアドレス制御信号（Ａ
Ｄ−ＳＴＢ）１７（キャッシュメモリ２でアドレスの上
位をラッチするための信号）、リード信号（Ｒｅａｄ）
１８およびウェイト信号（Ｗａｉｔ）１９が出力されて
いる。
【００２０】例えば、直前のサイクルのアドレスが００
００Ｈで本サイクルのアドレスが１０００Ｈである場合
がこの条件にあたり、図２のサイクルＢに示すとおり１
クロックの追加サイクルが挿入される。
００Ｈで本サイクルのアドレスが１０００Ｈである場合
がこの条件にあたり、図２のサイクルＢに示すとおり１
クロックの追加サイクルが挿入される。
【００２１】さらに、１サイクル目から最終の追加サイ
クルの１サイクル前までの期間は、キャッシュメモリ２
から入力されるデータはマスクされ、データバス５のデ
ータＤＡＴＡ＜３１：０＞には非実行命令（ＮＯＰ命
令）が強制的に乗せられ、各クロックサイクルの終端で
プリフェッチキュー２１に取り込まれる。この例では１
個の非実行命令が取り込まれる。
クルの１サイクル前までの期間は、キャッシュメモリ２
から入力されるデータはマスクされ、データバス５のデ
ータＤＡＴＡ＜３１：０＞には非実行命令（ＮＯＰ命
令）が強制的に乗せられ、各クロックサイクルの終端で
プリフェッチキュー２１に取り込まれる。この例では１
個の非実行命令が取り込まれる。
【００２２】図３は本発明の第二実施例の要部を示すブ
ロック構成図である。本第二実施例は図１で示したアド
レスを比較する比較ブロック２０を複数３個備えてお
り、さらに比較対象をタグバス４（キャッシュメモリア
クセス時にはタグが入力または出力され、メインメモリ
アクセス時にはアドレスバス３と併せて物理アドレスが
出力される）も含めている。
ロック構成図である。本第二実施例は図１で示したアド
レスを比較する比較ブロック２０を複数３個備えてお
り、さらに比較対象をタグバス４（キャッシュメモリア
クセス時にはタグが入力または出力され、メインメモリ
アクセス時にはアドレスバス３と併せて物理アドレスが
出力される）も含めている。
【００２３】本第二実施例の動作は図１の第一実施例と
同様であるが、複数個の比較ブロック２０を備え比較対
象を拡大したことで、１次キャッシュメモリ、２次キャ
ッシュメモリならびにメインメモリ（ＲＡＭ、ＲＯＭ）
の全てのメモリに対して同様の動作が可能となる。
同様であるが、複数個の比較ブロック２０を備え比較対
象を拡大したことで、１次キャッシュメモリ、２次キャ
ッシュメモリならびにメインメモリ（ＲＡＭ、ＲＯＭ）
の全てのメモリに対して同様の動作が可能となる。
【００２４】
【発明の効果】以上説明したように、本発明は、パイプ
ラインの進行クロック数を一定に保ちつつ、メモリのペ
ージアクセス時とランダムアクセス時のアクセス時間の
違いに合わせてサイクル数を可変にできるので、パイプ
ラインの制御回路を簡単にでき、チップサイズの減少と
高速化が実現でき、かつメモリインタフェースの高速化
が実現できる効果がある。
ラインの進行クロック数を一定に保ちつつ、メモリのペ
ージアクセス時とランダムアクセス時のアクセス時間の
違いに合わせてサイクル数を可変にできるので、パイプ
ラインの制御回路を簡単にでき、チップサイズの減少と
高速化が実現でき、かつメモリインタフェースの高速化
が実現できる効果がある。
【００２５】本発明によれば、一般に、ページアクセス
時のアクセス時間はランダムアクセス時のアクセス時間
の約半分であるので、従来のランダムアクセス時間１０
ｎｓ程度（ページアクセス時間５ｎｓ程度）のメモリ
で、従来２５〜３３ＭＨｚが上限であったマイクロプロ
セッサの動作周波数を４０ＭＨｚ以上に向上させること
が可能となり、その効果は大である。
時のアクセス時間はランダムアクセス時のアクセス時間
の約半分であるので、従来のランダムアクセス時間１０
ｎｓ程度（ページアクセス時間５ｎｓ程度）のメモリ
で、従来２５〜３３ＭＨｚが上限であったマイクロプロ
セッサの動作周波数を４０ＭＨｚ以上に向上させること
が可能となり、その効果は大である。
【図１】本発明の第一実施例の要部を示すブロック構成
図。
図。
【図２】その動作タイミング図。
【図３】本発明の第二実施例の要部を示すブロック構成
図。
図。
１ マイクロプロセッサ ２ キャッシュメモリ ３ アドレスバス ４ タグバス ５ データバス ６ 比較器（ＣＭＰ−Ｌ） ７ 比較器（ＣＭＰ−Ｍ） ８ 比較器（ＣＭＰ−Ｐ） ９ レジスタ（Ｍａｐ−Ｍｉｎ−Ｒｅｇ） １０ レジスタ（Ｍａｐ−Ｍａｘ−Ｒｅｇ） １１ レジスタ（Ｐａｇｅ−Ｒｅｇ） １２ レジスタ（Ｐａｇｅ−ｔｅｍｐ−Ｒｅｇ） １３ アドレスサンプル信号（ＡＤ−Ｓａｍｐｌｅ） １４ ライト信号（ＷＲ−Ｐａｇｅ−ｔｅｍｐ） １５ レジスタ（Ａｃｃｅｓｓ−Ｒｅｇ） １６ タイミング制御回路 １７ アドレス制御信号（ＡＤ−ＳＴＢ） １８ リード信号（Ｒｅａｄ） １９ ウェイト信号（Ｗａｉｔ） ２０ 比較ブロック ２１ プリフェッチキュー ２２、２３ アンド回路 ２４ ナンド回路 ２５ クロック信号（Ｃｌｏｃｋ） ２６ ライト信号（Ｗｒｉｔｅ）
Claims (1)
- 【特許請求の範囲】 【請求項１】 外部または内部に設けられたメモリのア
クセス制御手段を備えたマイクロプロセッサにおいて、 前記アクセス制御手段は、前記メモリの割付アドレス情
報、ページ長情報およびアクセス時間情報をそれぞれ設
定するメモリ制御情報設定手段と、前記メモリへのアク
セス時に出力されるアドレスが直前のメモリアクセス時
に出力されたアドレスと同一ページをアクセスするか否
かの比較を行う比較手段と、この比較手段による比較結
果が一致しなかった場合に前記アクセス時間情報を参照
して前記メモリへのアクセスサイクル数を可変にするア
クセスサイクル可変手段と、追加されたアクセスサイク
ル数に相当する数の非実行命令をプリフェッチキューま
たはデコーダに送出する非実行命令送出手段とを含むこ
とを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192093A JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192093A JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535467A true JPH0535467A (ja) | 1993-02-12 |
Family
ID=16285535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192093A Pending JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
-
1991
- 1991-07-31 JP JP3192093A patent/JPH0535467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
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| Date | Code | Title | Description |
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