JPH0535467A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH0535467A JPH0535467A JP3192093A JP19209391A JPH0535467A JP H0535467 A JPH0535467 A JP H0535467A JP 3192093 A JP3192093 A JP 3192093A JP 19209391 A JP19209391 A JP 19209391A JP H0535467 A JPH0535467 A JP H0535467A
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- address
- cycle
- microprocessor
- Prior art date
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- Pending
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- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリの性能以上に高速化が可能
なRISC型のマイクロプロセッサを実現する。 【構成】 アドレスバス3を比較器6〜8で、それぞれ
レジスタ9〜12からのメモリの割付アドレス情報、ペ
ージ長情報およびアクセス時間情報と比較し、比較結果
が全て真のときは1クロックでアクセスを完結させる。
そして、比較結果が比較器6、7が真で比較器8が偽の
ときは、レジスタ15を参照して追加サイクルを挿入
し、さらにこの間データバス5に非実行命令を強制的に
乗せ、各クロックごとに非実行命令がプリフェッチキュ
ー21に取り込まれる。
なRISC型のマイクロプロセッサを実現する。 【構成】 アドレスバス3を比較器6〜8で、それぞれ
レジスタ9〜12からのメモリの割付アドレス情報、ペ
ージ長情報およびアクセス時間情報と比較し、比較結果
が全て真のときは1クロックでアクセスを完結させる。
そして、比較結果が比較器6、7が真で比較器8が偽の
ときは、レジスタ15を参照して追加サイクルを挿入
し、さらにこの間データバス5に非実行命令を強制的に
乗せ、各クロックごとに非実行命令がプリフェッチキュ
ー21に取り込まれる。
Description
【0001】
【産業上の利用分野】本発明は、マイクロプロセッサに
利用され、特に、RISC(ReducedInstr
uction Set Computer)型のマイク
ロプロセッサのメモリインタフェースに関する。
利用され、特に、RISC(ReducedInstr
uction Set Computer)型のマイク
ロプロセッサのメモリインタフェースに関する。
【0002】
【従来の技術】マイクロプロセッサにはCISC(Co
mplex InstructionSet Comp
uter)型とRISC型の2種類のマイクロプロセッ
サがある。CISC型のマイクロプロセッサは、複雑な
命令を持つマイクロプロセッサでパソコンのメインCP
Uに広く用いられている。
mplex InstructionSet Comp
uter)型とRISC型の2種類のマイクロプロセッ
サがある。CISC型のマイクロプロセッサは、複雑な
命令を持つマイクロプロセッサでパソコンのメインCP
Uに広く用いられている。
【0003】一方、RISC型のマイクロプロセッサ
は、ワークステーションのメインCPUに広く用いられ
ているマイクロプロセッサで、簡単な命令セットを高速
に実行することが特徴である。RISC型のマイクロプ
ロセッサの性能で重要な点は1命令の実行に必要なクロ
ック数であり、これを1にするよう設計されている。全
ての命令が1クロックで実行されると内部パイプライン
が最も効率的に利用でき、さらにマイクロプロセッサ内
部回路を簡素に構築できる。
は、ワークステーションのメインCPUに広く用いられ
ているマイクロプロセッサで、簡単な命令セットを高速
に実行することが特徴である。RISC型のマイクロプ
ロセッサの性能で重要な点は1命令の実行に必要なクロ
ック数であり、これを1にするよう設計されている。全
ての命令が1クロックで実行されると内部パイプライン
が最も効率的に利用でき、さらにマイクロプロセッサ内
部回路を簡素に構築できる。
【0004】また、RISC型のマイクロプロセッサの
特徴として、動作クロックが高速であることとキャッシ
ュメモリを用いてメモリアクセスを高速に行うことがあ
る。これらの特徴を生かし高性能のマイクロプロセッサ
システムを構築するためには高速のキャッシュメモリが
必要であり、マイクロプロセッサが25MHz〜33M
Hz程度の動作周波数で動作するためには、アクセス時
間が10ns程度の高速のキャッシュメモリが必要とな
る。
特徴として、動作クロックが高速であることとキャッシ
ュメモリを用いてメモリアクセスを高速に行うことがあ
る。これらの特徴を生かし高性能のマイクロプロセッサ
システムを構築するためには高速のキャッシュメモリが
必要であり、マイクロプロセッサが25MHz〜33M
Hz程度の動作周波数で動作するためには、アクセス時
間が10ns程度の高速のキャッシュメモリが必要とな
る。
【0005】
【発明が解決しようとする課題】この従来のRISC型
のマイクロプロセッサで、クロック周波数がさらに高速
化された場合キャッシュメモリもより高速なものが必要
になり、例えば、マイクロプロセッサの動作周波数が4
0MHz程度になるとキャッシュメモリのアクセス時間
は5〜6ns程度となり、このようなキャッシュメモリ
は現存していない。
のマイクロプロセッサで、クロック周波数がさらに高速
化された場合キャッシュメモリもより高速なものが必要
になり、例えば、マイクロプロセッサの動作周波数が4
0MHz程度になるとキャッシュメモリのアクセス時間
は5〜6ns程度となり、このようなキャッシュメモリ
は現存していない。
【0006】また、今後共マイクロプロセッサの高速化
よりキャッシュメモリの高速化の方が技術的に困難であ
るので、キャッシュメモリの性能によってマイクロプロ
セッサの性能が限定される課題がある。
よりキャッシュメモリの高速化の方が技術的に困難であ
るので、キャッシュメモリの性能によってマイクロプロ
セッサの性能が限定される課題がある。
【0007】本発明の目的は、前記の課題を解消するこ
とにより、キャッシュメモリの性能以上に高速化を図る
ことが可能な、RISC型のマイクロプロセッサを提供
することにある。
とにより、キャッシュメモリの性能以上に高速化を図る
ことが可能な、RISC型のマイクロプロセッサを提供
することにある。
【0008】
【課題を解決するための手段】本発明は、外部または内
部に設けられたメモリのアクセス制御手段を備えたマイ
クロプロセッサにおいて、前記アクセス制御手段は、前
記メモリの割付アドレス情報、ページ長情報およびアク
セス時間情報をそれぞれ設定するメモリ制御情報設定手
段と、前記メモリへのアクセス時に出力されるアドレス
が直前のメモリアクセス時に出力されたアドレスと同一
ページをアクセスするか否かの比較を行う比較手段と、
この比較手段による比較結果が一致しなかった場合に前
記アクセス時間情報を参照して前記メモリへのアクセス
サイクル数を可変にするアクセスサイクル可変手段と、
追加されたアクセスサイクル数に相当する数の非実行命
令をプリフェッチキューまたはデコーダに送出する非実
行命令送出手段とを含むことを特徴とする。
部に設けられたメモリのアクセス制御手段を備えたマイ
クロプロセッサにおいて、前記アクセス制御手段は、前
記メモリの割付アドレス情報、ページ長情報およびアク
セス時間情報をそれぞれ設定するメモリ制御情報設定手
段と、前記メモリへのアクセス時に出力されるアドレス
が直前のメモリアクセス時に出力されたアドレスと同一
ページをアクセスするか否かの比較を行う比較手段と、
この比較手段による比較結果が一致しなかった場合に前
記アクセス時間情報を参照して前記メモリへのアクセス
サイクル数を可変にするアクセスサイクル可変手段と、
追加されたアクセスサイクル数に相当する数の非実行命
令をプリフェッチキューまたはデコーダに送出する非実
行命令送出手段とを含むことを特徴とする。
【0009】
【作用】比較手段は、アドレスバスに出力されたアドレ
スを、メモリ制御情報設定手段からの情報と比較するこ
とにより、直前にアクセスした同一ページのものか否か
を判定する。そして同一ページでないと判定されたとき
に、アクセスサイクル可変手段は、サイクルを追加し、
追加したサイクル数に相当する非実行命令をプリフェッ
チキューまたはデコーダに送出する。
スを、メモリ制御情報設定手段からの情報と比較するこ
とにより、直前にアクセスした同一ページのものか否か
を判定する。そして同一ページでないと判定されたとき
に、アクセスサイクル可変手段は、サイクルを追加し、
追加したサイクル数に相当する非実行命令をプリフェッ
チキューまたはデコーダに送出する。
【0010】従って、ページ内を連続アクセスする場合
は通常のアクセス時間より高速にアクセスできるメモリ
の特徴を利用し、キャッシュメモリの性能以上に高速化
を図ることが可能となる。
は通常のアクセス時間より高速にアクセスできるメモリ
の特徴を利用し、キャッシュメモリの性能以上に高速化
を図ることが可能となる。
【0011】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0012】図1は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【0013】本第一実施例は、外部に設けられたキャッ
シュメモリ2のアクセス制御手段と、アドレスバス(A
DR<15:0>)3と、タグバス(Tag<31:1
2>)4と、データバス(DATA<31:0>)5
と、プリフェッチキュー21とを備えたマイクロプロセ
ッサ1において、前記アクセス制御手段は、本発明の特
徴とするところの、メモリ制御情報設定手段として、キ
ャッシュメモリ2の割付情報を設定するレジスタ(Ma
p−Min−Reg)9およびレジスタ(Map−Ma
x−Reg)10、ならびにページ長情報およびアクセ
ス時間情報をそれぞれ設定するレジスタ(Page−R
eg)11、レジスタ(Page−temp−Reg)
12およびナンド回路24と、キャッシュメモリ2への
アクセス時にアドレスバス3に出力されるアドレスが直
前のメモリアクセス時に出力されたアドレスと同一ペー
ジをアクセスするか否かの比較を行う比較手段として
の、比較器(CMP−L)6、比較器(CMP−M)
7、比較器(CMP−P)8、ならびにアンド回路22
および23と、比較結果が一致しなかった場合に前記ア
クセス時間情報を参照してキャッシュメモリ2へのアク
セスサイクル数を可変にし、追加されたアクセス数に相
当する数の非実行命令をプリフェッチキュー21(また
は図外のデコーダ)に送出するアクセス可変手段として
のレジスタ(Access−Reg)15およびタイミ
ング制御回路16とを含んでいる。
シュメモリ2のアクセス制御手段と、アドレスバス(A
DR<15:0>)3と、タグバス(Tag<31:1
2>)4と、データバス(DATA<31:0>)5
と、プリフェッチキュー21とを備えたマイクロプロセ
ッサ1において、前記アクセス制御手段は、本発明の特
徴とするところの、メモリ制御情報設定手段として、キ
ャッシュメモリ2の割付情報を設定するレジスタ(Ma
p−Min−Reg)9およびレジスタ(Map−Ma
x−Reg)10、ならびにページ長情報およびアクセ
ス時間情報をそれぞれ設定するレジスタ(Page−R
eg)11、レジスタ(Page−temp−Reg)
12およびナンド回路24と、キャッシュメモリ2への
アクセス時にアドレスバス3に出力されるアドレスが直
前のメモリアクセス時に出力されたアドレスと同一ペー
ジをアクセスするか否かの比較を行う比較手段として
の、比較器(CMP−L)6、比較器(CMP−M)
7、比較器(CMP−P)8、ならびにアンド回路22
および23と、比較結果が一致しなかった場合に前記ア
クセス時間情報を参照してキャッシュメモリ2へのアク
セスサイクル数を可変にし、追加されたアクセス数に相
当する数の非実行命令をプリフェッチキュー21(また
は図外のデコーダ)に送出するアクセス可変手段として
のレジスタ(Access−Reg)15およびタイミ
ング制御回路16とを含んでいる。
【0014】なお、ここで、比較器6、7および8は、
それぞれアドレスバス3からの入力をA、レジスタ9、
10および12からの入力をBとしたときに、それぞ
れ、A≧B、A≦B、およびA=Bのとき、出力は真と
なる。
それぞれアドレスバス3からの入力をA、レジスタ9、
10および12からの入力をBとしたときに、それぞ
れ、A≧B、A≦B、およびA=Bのとき、出力は真と
なる。
【0015】次に、本実施例の動作について図2に示す
動作タイミング図を参照して説明する。なお、以下の説
明は、キャッシュメモリ2の構成が次の通りであるもの
として行う。
動作タイミング図を参照して説明する。なお、以下の説
明は、キャッシュメモリ2の構成が次の通りであるもの
として行う。
【0016】 アドレスマッピング :0000H〜3FFFH 1ページの長さ :1024ビット ランダムアクセスサイクル :2クロック このとき、各レジスタには次の値がセットされる。
【0017】レジスタ9 :0000H レジスタ10 :3FFFH レジスタ11 :03FFH レジスタ15 :1 次に、命令のリード時の動作を説明する。まずサイクル
の先頭でアドレスバス3にアドレスが出力される。この
アドレスADR<15:0>は比較器6、7および8に
それぞれ入力され、比較器6ではレジスタ9と、比較器
7ではレジスタ10と、比較器8ではレジスタ12とそ
れぞれ比較される(ただし、比較器8ではレジスタ11
の内容が0のビットはマスクされる)。アドレスサンプ
ル信号(AD−Sample)13はこれら3個の比較
器6、7および8に対するストローブ信号である。これ
ら3個の比較器6、7および8の比較結果が全て真であ
るときは、本サイクルで選択されるキャッシュメモリの
ページが、直前に実行されたサイクルにおいて選択され
たメモリのページと等しいことになるので、この場合は
追加サイクルが挿入されず1クロックサイクルで命令の
リードサイクルが完結する。また、このサイクル中はキ
ャッシュメモリ2に対してタイミング制御回路16より
リード信号(Read)18が出力されている。さら
に、本サイクルの後半でレジスタ12へのライト信号
(WR−Page−temp)14が出力され、本サイ
クルのアドレスAD<15:0>がレジスタ12に書き
込まれ、最新のキャッシュメモリ2のページアドレスが
更新される。
の先頭でアドレスバス3にアドレスが出力される。この
アドレスADR<15:0>は比較器6、7および8に
それぞれ入力され、比較器6ではレジスタ9と、比較器
7ではレジスタ10と、比較器8ではレジスタ12とそ
れぞれ比較される(ただし、比較器8ではレジスタ11
の内容が0のビットはマスクされる)。アドレスサンプ
ル信号(AD−Sample)13はこれら3個の比較
器6、7および8に対するストローブ信号である。これ
ら3個の比較器6、7および8の比較結果が全て真であ
るときは、本サイクルで選択されるキャッシュメモリの
ページが、直前に実行されたサイクルにおいて選択され
たメモリのページと等しいことになるので、この場合は
追加サイクルが挿入されず1クロックサイクルで命令の
リードサイクルが完結する。また、このサイクル中はキ
ャッシュメモリ2に対してタイミング制御回路16より
リード信号(Read)18が出力されている。さら
に、本サイクルの後半でレジスタ12へのライト信号
(WR−Page−temp)14が出力され、本サイ
クルのアドレスAD<15:0>がレジスタ12に書き
込まれ、最新のキャッシュメモリ2のページアドレスが
更新される。
【0018】例えば、直前のサイクルのアドレスが10
00Hで本サイクルのアドレスが1001Hである場合
がこの条件にあたり、図2のサイクルCがこのときのタ
イミングである。
00Hで本サイクルのアドレスが1001Hである場合
がこの条件にあたり、図2のサイクルCがこのときのタ
イミングである。
【0019】次に、比較器6と比較器7の比較結果が共
に真で、比較器8の比較結果が偽であるときは、本サイ
クルで選択されるキャッシュメモリ2のページが直前に
実行されたサイクルにおいて選択されたメモリのページ
と異なることになるので、この場合は追加サイクルが挿
入される。このとき、タイミング制御回路16はレジス
タ15の内容を参照して追加サイクルを挿入する。この
間、タイミング制御回路16よりアドレス制御信号(A
D−STB)17(キャッシュメモリ2でアドレスの上
位をラッチするための信号)、リード信号(Read)
18およびウェイト信号(Wait)19が出力されて
いる。
に真で、比較器8の比較結果が偽であるときは、本サイ
クルで選択されるキャッシュメモリ2のページが直前に
実行されたサイクルにおいて選択されたメモリのページ
と異なることになるので、この場合は追加サイクルが挿
入される。このとき、タイミング制御回路16はレジス
タ15の内容を参照して追加サイクルを挿入する。この
間、タイミング制御回路16よりアドレス制御信号(A
D−STB)17(キャッシュメモリ2でアドレスの上
位をラッチするための信号)、リード信号(Read)
18およびウェイト信号(Wait)19が出力されて
いる。
【0020】例えば、直前のサイクルのアドレスが00
00Hで本サイクルのアドレスが1000Hである場合
がこの条件にあたり、図2のサイクルBに示すとおり1
クロックの追加サイクルが挿入される。
00Hで本サイクルのアドレスが1000Hである場合
がこの条件にあたり、図2のサイクルBに示すとおり1
クロックの追加サイクルが挿入される。
【0021】さらに、1サイクル目から最終の追加サイ
クルの1サイクル前までの期間は、キャッシュメモリ2
から入力されるデータはマスクされ、データバス5のデ
ータDATA<31:0>には非実行命令(NOP命
令)が強制的に乗せられ、各クロックサイクルの終端で
プリフェッチキュー21に取り込まれる。この例では1
個の非実行命令が取り込まれる。
クルの1サイクル前までの期間は、キャッシュメモリ2
から入力されるデータはマスクされ、データバス5のデ
ータDATA<31:0>には非実行命令(NOP命
令)が強制的に乗せられ、各クロックサイクルの終端で
プリフェッチキュー21に取り込まれる。この例では1
個の非実行命令が取り込まれる。
【0022】図3は本発明の第二実施例の要部を示すブ
ロック構成図である。本第二実施例は図1で示したアド
レスを比較する比較ブロック20を複数3個備えてお
り、さらに比較対象をタグバス4(キャッシュメモリア
クセス時にはタグが入力または出力され、メインメモリ
アクセス時にはアドレスバス3と併せて物理アドレスが
出力される)も含めている。
ロック構成図である。本第二実施例は図1で示したアド
レスを比較する比較ブロック20を複数3個備えてお
り、さらに比較対象をタグバス4(キャッシュメモリア
クセス時にはタグが入力または出力され、メインメモリ
アクセス時にはアドレスバス3と併せて物理アドレスが
出力される)も含めている。
【0023】本第二実施例の動作は図1の第一実施例と
同様であるが、複数個の比較ブロック20を備え比較対
象を拡大したことで、1次キャッシュメモリ、2次キャ
ッシュメモリならびにメインメモリ(RAM、ROM)
の全てのメモリに対して同様の動作が可能となる。
同様であるが、複数個の比較ブロック20を備え比較対
象を拡大したことで、1次キャッシュメモリ、2次キャ
ッシュメモリならびにメインメモリ(RAM、ROM)
の全てのメモリに対して同様の動作が可能となる。
【0024】
【発明の効果】以上説明したように、本発明は、パイプ
ラインの進行クロック数を一定に保ちつつ、メモリのペ
ージアクセス時とランダムアクセス時のアクセス時間の
違いに合わせてサイクル数を可変にできるので、パイプ
ラインの制御回路を簡単にでき、チップサイズの減少と
高速化が実現でき、かつメモリインタフェースの高速化
が実現できる効果がある。
ラインの進行クロック数を一定に保ちつつ、メモリのペ
ージアクセス時とランダムアクセス時のアクセス時間の
違いに合わせてサイクル数を可変にできるので、パイプ
ラインの制御回路を簡単にでき、チップサイズの減少と
高速化が実現でき、かつメモリインタフェースの高速化
が実現できる効果がある。
【0025】本発明によれば、一般に、ページアクセス
時のアクセス時間はランダムアクセス時のアクセス時間
の約半分であるので、従来のランダムアクセス時間10
ns程度(ページアクセス時間5ns程度)のメモリ
で、従来25〜33MHzが上限であったマイクロプロ
セッサの動作周波数を40MHz以上に向上させること
が可能となり、その効果は大である。
時のアクセス時間はランダムアクセス時のアクセス時間
の約半分であるので、従来のランダムアクセス時間10
ns程度(ページアクセス時間5ns程度)のメモリ
で、従来25〜33MHzが上限であったマイクロプロ
セッサの動作周波数を40MHz以上に向上させること
が可能となり、その効果は大である。
【図1】本発明の第一実施例の要部を示すブロック構成
図。
図。
【図2】その動作タイミング図。
【図3】本発明の第二実施例の要部を示すブロック構成
図。
図。
1 マイクロプロセッサ 2 キャッシュメモリ 3 アドレスバス 4 タグバス 5 データバス 6 比較器(CMP−L) 7 比較器(CMP−M) 8 比較器(CMP−P) 9 レジスタ(Map−Min−Reg) 10 レジスタ(Map−Max−Reg) 11 レジスタ(Page−Reg) 12 レジスタ(Page−temp−Reg) 13 アドレスサンプル信号(AD−Sample) 14 ライト信号(WR−Page−temp) 15 レジスタ(Access−Reg) 16 タイミング制御回路 17 アドレス制御信号(AD−STB) 18 リード信号(Read) 19 ウェイト信号(Wait) 20 比較ブロック 21 プリフェッチキュー 22、23 アンド回路 24 ナンド回路 25 クロック信号(Clock) 26 ライト信号(Write)
Claims (1)
- 【特許請求の範囲】 【請求項1】 外部または内部に設けられたメモリのア
クセス制御手段を備えたマイクロプロセッサにおいて、 前記アクセス制御手段は、前記メモリの割付アドレス情
報、ページ長情報およびアクセス時間情報をそれぞれ設
定するメモリ制御情報設定手段と、前記メモリへのアク
セス時に出力されるアドレスが直前のメモリアクセス時
に出力されたアドレスと同一ページをアクセスするか否
かの比較を行う比較手段と、この比較手段による比較結
果が一致しなかった場合に前記アクセス時間情報を参照
して前記メモリへのアクセスサイクル数を可変にするア
クセスサイクル可変手段と、追加されたアクセスサイク
ル数に相当する数の非実行命令をプリフェッチキューま
たはデコーダに送出する非実行命令送出手段とを含むこ
とを特徴とするマイクロプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192093A JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192093A JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0535467A true JPH0535467A (ja) | 1993-02-12 |
Family
ID=16285535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3192093A Pending JPH0535467A (ja) | 1991-07-31 | 1991-07-31 | マイクロプロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0535467A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
-
1991
- 1991-07-31 JP JP3192093A patent/JPH0535467A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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