JPS63150731A

JPS63150731A - コンピュータシステムおよびその実行方法

Info

Publication number: JPS63150731A
Application number: JP62304395A
Authority: JP
Inventors: フィリップ・フレィディン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-12-01
Filing date: 1987-11-30
Publication date: 1988-06-23
Also published as: EP0270310A3; US4933837A; EP0270310A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景発明の分野この発明は一般に、高速で命令を処理するコンピュータ
システムに関するものであり、かつより特定的には、コ
ンピュータシステムの命令処理能力を改良するように、
別々の命令およびデータ経路を有する、命令キャッシュ
メモリと、連続する転送メモリとの組合わせを利用する
コンピュータシステムに関するものである。

関連技術の説明先行技術のコンピュータシステムの命令処理能力は一般
に、伝統的に利用可能なメモリのより高い速度と比較し
て、その中央処理装置（ｃＰ　Ｕ）の比較的遅い速度に
より制限された。今日、以下で命令プロセッサとも呼ば
れるＣＰＵは典型的には、たとえそのコンパニオンメモ
リシステムより速くないとしても、それと同じ速さであ
る。したがって、メモリシステムのサイクル時間は、最
適の資源利用に関する制限要因となる。

高速処理応用を支持するコンピュータアーキテクチャを
提供する試みにおいて、一般にキャッシュメモリと呼ば
れる高価で非常に高速のメモリの比較的わずかな部分を
、より遅いランダムアクセス時間を有する、より大きく
、より低い価格のメモリと組合わせて採用する周知のコ
ンピュータシステムが開発された。命令およびデータの
両方を含んでもよいキャッシュは、“結合キャッシュ”
と呼ばれる。それらはかわりに、それぞれ“命令キャッ
シュ”および“データキャッシュ”と呼ばれる命令また
はデータのみを含むように設計されてもよい。命令キャ
ッシュの主たる目的は、他の態様で、別々のメモリサイ
クル上でより遅い主メモリをアクセスすることにより有
することが可能であるよりも速く、命令をプロセッサに
与えるための媒介物を提供することである。キャッシュ
メモリシステムは、たとえば３０ｎ　ｓの範囲で一般に
動作することが知られていて、また上記のより遅い主メ
モリは典型的には、１５０ｎｓのオーダ、すなわちキャ
ッシュメモリのほぼ５倍遅いサイクル時間を有する。し
かしながら、キャッシュメモリは、上記の価格の要因の
ために、メモリ全体のわずかに１２６の何分の１かほど
含むだけであろう。

伝統的なコンピュータシステムは、より遅い主メモリか
ら取出された最も最近用いられた命令の複写を維持する
ようにキャッシュメモリを用いた。

命令の取出しが必要なとき、プロセッサはまず命令のた
めのキャッシュをのぞ＜　（１ｏｏｋ　ｉｎ）。これは
、保管された命令と並んでキャッシュ内にストアされた
タグと命令アドレスを整合することにより達成される。

もし比較がうまくいくと、命令がキャッシュから取出さ
れ、かつプロセッサは継続し得る。これは一般に、“キ
ャツシュヒツト”と呼ばれる。もしキャッシュ内に所要
の命令の複写がないならば（すなわちタグが、所要のア
ドレスを整合されないならば）、−“キャッシュミス”
の信号が送られ、かつ命令が主メモリから取出される。

プロセッサはそのとき、命令が戻されるのを待たなけれ
ばならない。命令が戻されると、キャッシュは、今後の
利用のために、命令が出てきたアドレスを指示するため
のタグとともにそれをストアする。

キャッシュが制限された大きさであるので、キャッシュ
ミスが生じ、かつ命令がメモリから取出されかつキャッ
シュ内にストアされるとき、既にキャッシュ内にある他
のいくつかの命令が重ね書きされる。どのキャッシュ場
所が重ね書きされるべきであるかという決定は一般に、
置換アルゴリズムを用いてなされる。

このようなアルゴリズムの選択は、明らかにシステ性能
に影響を及ぼす。しかしながら、同じ性能の兼ね合いが
、伝統的キャッシュと、（以下で開示された）この発明
の教示に従って用いられるキャッシュの両方に適用され
、かつこれらの性能特性がこの発明の本来の教示に適切
ではないので、それらはここではさらに詳細には述べら
れない。さらに、置換アルゴリズムは当業者に周知であ
り、キャッシュメモリ内にストアされた情報の最も古い
ブロックを重ね書きする、キャッシュメモリ内にストア
された統計的に最も用いられていないデータを重ね書き
する等の技術を含むので、これらのアルゴリズムは、開
示されたメモリシステムの管理に影響を与えるという点
を除いてここではさらに詳細には述べられない。

最も現代的な主フレームコンピュータは、より遅い主メ
モリと組合わされた命令キャッシュまたは結合キャッシ
ュを採用する。例は、ディジタル・イクイップメント・
コーポレーション（Ｄ　Ｅ　Ｃ）ＶＡＸＳＤＥＣＰＤＰ
−１１およびデータ・ジェネラルＭＶ８０００を含む。

シーケンシャルな転送特性を有する、より遅いメモリと
命令キャッシュを組合わせる他のコンピュータシステム
が知られている。このようなシステムの例は、フェアチ
ャイルドＣＬＩＰＰ、ＥＲマイクロコンピュータおよび
ブロック（Ｚｌｌｏｇ　）　Ｚ８０．０００である。

別々の命令およびデータ経路を有するコンピュータシス
テムにおいて、システム性能を改良するように、シーケ
ンシャルな転送特性を有するメモリを利用することが可
能であることが認識されている。このようなメモリは、
別々のメモリサイクルのアクセスに所要の時間よりもず
っと速くシーケンシャルな転送を行なうことが可能であ
る。シーケンシャルな転送は、メモリシステムに送られ
る通常のアドレスにより開始され、かつ読出しが開始さ
れる。この読出しのためのアクセス時間は、特徴的な非
シーケンシャルアクセス時間である。

再度、標準半導体ダイナミックメモリにおいて、このア
クセス時間は１５０ｎ　ｓのオーダである。

連続する命令の取出しはそのとき、分岐命令（ジャンプ
、条件付ジャンプ、呼出し、復帰、または他のシーケン
ス変更命令）が行なわれるか、または割込みが生じるま
で行なわれ得る。シーケンシャルな命令の新たなシーケ
ンスがそれから行なわれる。

上記の別々の命令およびデータ経路は、命令のためのリ
クエストの衝突、および、さもなければ命令の転送のシ
ーケンシャルな性質を破壊するデータ読出し／書込み転
送を避けるのに必要である。

最初の命令が取出されると、メモリシステムはシーケン
シャルな命令を取出すように命令され得る。標準半導体
ダイナミックメモリシステムにおけるこれらの取出しに
かかるアクセス時間は、５０ｎｓのオーダである。この
ような速度は、キャッシュメモリ速度に近似する。

キャッシュメモリおよびシーケンシャル転送メモリをと
もに用いる先行技術のシステムは、キャッシュに非シー
ケンシャル転送メモリを加えたものに関して改良された
性能を経験するが、未だに、キャッシュ資源をあまり可
能な限り効果的には利用していない。これは、上記のよ
うに、連続する転送メモリシステムが、アクセスのモー
ドに依存して異なるアクセス時間、たとえば最初の取出
しのための１５０ｎｓに対するシーケンシャルな取出し
のための５０ｎｓを有するからである。それゆえに、シ
ーケンシャル転送メモリが“速度に依存する”とき、キ
ャッシュメモリ内にすべての新たな基準を保管しかつキ
ャツシュヒツトのために連続してチェックすることによ
り資源がかなり無駄になる。

命令不連続に続き、たとえば分岐命令に続きシーケンシ
ャル転送メモリをアクセスするのに所要の長時間（たと
えば１５０ｎｓ）に関連のプロセッサ待ち時間をなくす
るように、シーケンシャル転送メモリに関連してキャッ
シュメモリ資源を用いることが可能であることが望まし
い。シーケンシャルなメモリが一旦“速度に依存する”
に復帰する、すなわち５０ｎｓの範囲で動作すると、キ
ャッシュ資源はそのとき、後続の分岐命令にもかかわら
ず潜在的に処理速度を増すように概念的に予備に取って
おかれ得る。

さらに、上記の要求に従って、ＲＩＳＣ（縮小命令セッ
トコンピュータ）アーキテクチャが、シーケンシャル転
送メモリに関連してキャッシュ資源の利用からの利点に
特に十分に適するであろうことが認識されている。これ
は、（１）ＲＩＳＣインラインコードが、他のコンピュ
ータシステム上で実行するコードと比較して比較的より
少ない分岐命令を有することが統計上示されていて、か
つ（２）ＲＩＳＣアーキテクチャが、（必ずしもそうで
はないカリ固定長命令コードに役立ち、それが、最適の
キャッシュメモリ命令ブロックの大きさに容易に変えら
れ得て、かつシーケンシャル転送メモリがその比較的長
い最初のアクセスを行なっている間、命令プロセッサに
与えるように順に用いられ得るからである。

動作の成るモードで（速度に関して）キャッシュ資源と
同じく効果的であるシーケンシャル転送メモリチップお
よび他のシーケンシャル転送メモリシステムの現在の商
業的人手可能性は、上記に沿ってキャッシュ資源の利用
を最大限に活用するという要求をさらに示唆する。

発明の概要シーケンシャル転送主メモリと組合わされた命令キャッ
シュメモリを用いて命令プロセッサの性能を最大限に活
用するための方法および装置が、述べられている。この
発明によれば、新規なメモリシステムは、予め選択され
た命令をキャッシュメモリ内にストアする。命令は、分
岐動作のすぐ後に続くものである。これらの命令をスト
アする目的は、後続の分岐に続く主メモリから同じ命令
ストリングに至る同じシーケンスの取出しに関する遅延
を最小にし、かつもし可能であるならばなくすることで
ある。キャッシュされる（キャッシュメモリ内に置かれ
る）必要がある命令の数は、シーケンシャル主メモリか
らの最初のかつ次の取出しにかかるアクセス時間、キャ
ッシュメモリの速度、および命令実行時間の関数である
。

必要ではないが、この発明の好ましい実施例は固定長命
令を有するＲＩＳＣアーキテクチャを企図する。有用で
あるために、この発明は、連続する分岐命令間のシーケ
ンシャルな命令の平均的長さが、キャッシュされる必要
がある命令の数を超えることを必要とする。もしこの標
準に合わないならば、完全な最初のシーケンシャル転送
メモリサイクルが完了するのを待つ、他の態様で受ける
遅延に関する平均的利得がない。

この発明の主たる目的は、結合キャッシュ／シーケンシ
ャル転送メモリシステムにおける命令キャッシュ資源を
最大限に利用することである。

この発明のさらなる目的は、特に分岐命令の処理に関す
るとき、前述のシーケンシャル転送メモリの最初のアク
セスに関連の命令処理の遅延を減じ、かつ可能であると
きは必ずなくすることである。

この発明のさらに他の目的は、結合キャッシュ／シーケ
ンシャル転送メモリシステムを採用する固定長命令ＲＩ
ＳＣアーキテクチャにおけるメモリ資源を最大限に利用
する方法および装置を提供することである。

この発明の他の目的は、予め選択された標準に合う予め
選択された組の命令のみをキャッシュメモリ内に置くコ
ンピュータシステムを提供することである。

この発明は、潜在的コード不連続間のインライン命令の
平均数が増加するにつれて、そのキャッシュメモリをよ
り効率良く利用するコンピュータシステムを特徴とする
。

この発明はまた、ＲＩＳＣ環境における固定長命令処理
を支持するのに理想的に適する方法および装置を特徴と
する。これらの同じ方法および装置は、非固定長および
／または非ＲＩＳＣアーキテクチャ関連の命令処理を支
持するように容易に適合される。

さらに、この発明は、キャッシュ資源の選択的利用のた
めのここでの教示に関連して、配置および置換アルゴリ
ズムのような多数の周知のキャッシュ関連のアルゴリズ
ムを利用する自由を特徴とする。この開示の主たる焦点
は、命令の選択的キャッシングであり、情報がいかにし
てキャッシュメモリ内に配置されるか、またはそれがい
かにして用いられるかもしくはそこから除去されるかに
関するものではないということが当業者に認められるで
あろう。

この発明のこれらのならびに他の目的および特徴は、以
下の詳細な説明および添付の図面を考慮して当業者に明
らかになり、図面を通じて同じ参照符号は同じ特徴を表
わす。

詳細な説明第１Ａ図は、以下で“分岐ターゲットキャッシュ”とも
呼ばれる命令キャッシュメモリ１０１を示し、それはこ
の発明の好ましい実施例により１２８個の３２ビツト命
令をストアし得る。好ましいキャッシュはまた、キャッ
シュブロックにストアされた最初の命令が主メモリ内の
どこから出てきたかをプロセッサに知らせるアドレス情
報をストアすることが可能である。さらに、各命令に関
する有効性の情報は、キャッシュメモリにストアされる
。３２ビツトの命令の利用、固定長命令の仮定、および
上記の情報をストアすることが可能であるべきキャッシ
ュの大きさの選択は、例示のためだけのものである。た
とえば、可変長命令が、開示された方法および装置とと
もにいかにして用いられ得るかが以下で論証される。

さらに、例示のために、かつこの発明の好ましい実施例
に従って、第１Ａ図に示されたキャッシュは３２個のブ
ロック、１０５−１．１０５−２、・・・、１０５−３
２に区分けして示され、そこでは各ブロックが４個の命
令を保持するように設計されている。３２個のブロック
の４倍の命令は各々、例示の１２８命令サイズキヤツシ
ユを生じる。各ブロック内の最初の命令がそこから取出
されたアドレスもまた、上記の有効性の情報とともに、
各ブロック内にストアされる。情報ブロック１０５−２
を作り上げるキャッシュメモリ内の４個の“ワード°は
、ワード１０５−２Ａないし１０５−２Ｄとして第１Ａ
図に示される。

第１Ａ図に示される分岐ターゲットキャッシュのブロッ
ク１０５−２は、第１Ｂ図に、より詳細に示される。

例示の目的のために、第１Ｂ図は、３２ビットの命令を
保持する形式のキャッシュブロック内の各ワードのビッ
ト０ないし３１を示す。これらは、第１Ｂ図においてｌ
Ｎ５ＴＲＩないしｌＮ５ＴＲ４で示される。ブロックの
最初のワードのビット３２ないしビットＸは、上記のア
ドレスおよび有効性ビット情報をストアするのに適する
。コンピュータシステム性能を最大限に活用するのにい
かにして分岐ターゲットキャッシュが用いられるかに関
する特定の例は、第２図および第３図を参照して以下で
述べられる。

ここに開示された新規なメモリシステムは、新規な方法
で用いられるキャッシュメモリとシーケンシャル転送メ
モリ資源との組合わせを含むものとして既に述べられた
。完全にするために、適当なシーケンシャル転送メモリ
をいかにして実現するかに関する説明が、以下に直ちに
呈示されている。

適当なシーケンシャル転送メモリは、インターリーブメ
モリ、ニブルモードメモリ、ページモードメモリおよび
ビデオモードメモリを含む。

インターリーブメモリシステムは、メモリがいくつかの
バンクに分割されるアーキテクチャである。メモリのこ
れらのバンクは、多相クロックまたは遅延ラインなどの
制御の下で循環される。連続するメモリ取出しは、り６
ツク論理の制御の下で、異なるバンクから生じる。もし
メモリバンクのサイクル時間がたとえば２００ｎ　ｓで
あるならば、そのとき、もし４個のバンクが存在するな
らば、最初の取出しにかかるアクセス時間は２００ｎｓ
であり、かつすべての連続する取出しに５０ｎｓかかる
。

ニブルモードメモリは、ダイナミックランダムアクセス
メモリ装置（ＤＲＡＭ）の特定の形式である。４個まで
の連続する読出しは、唯一のアドレスを発する装置から
行なわれ得る。アクセス時間は最初の読出しに対して１
５０ｎｓのオーダであり、かつ連続する読出しに対して
３０ｎ　ｓである。

ページモードメモリは、（ＤＲＡＭ）の他の特定の形式
である。メモリのこの形式は、２個の別個のアドレス転
送位相を有する。第１の位相の間、行アドレスはＤＲＡ
Ｍチップに伝送され、かつ第２の位相の間、列アドレス
はＤＲＡＭチップに伝送される。両方の位相が行なわれ
るときのアクセス時間は、１５０ｎｓのオーダである。

これらの装置は単相のものでアクセスされ、多相２アド
レス伝送が後続してもよい。この場合、最初のデータに
かかるアクセス時間もまた１　５０ｎ　ｓであるが、ア
ドレスの第２の位相のみを有する（がっ前の第１の位相
を用いる）連続する読出しに対して、アクセス時間は５
０ｎｓのオーダである。

最終的に、ビデオモードメモリは’ＶＤＲＡＭ”と呼ば
れるダイナミックランダムアクセスメモリ装置の特定の
形式である。ＶＤＲＡＭは元来、特にビデオディスプレ
イ応用のために設計されていた。連続する転送をリクエ
ストし得るプロセッサでは、これらの装置は主メモリの
ために利用され得る。メモリのこの形式は、主メモリア
レイからシフトレジスタ構造（または同等のＲＡ　Ｆｖ
ｌにカウンタを加えたもの）にデータの完全な行を複写
し、かつそれから、指令を受けると、連続するデータを
装置からシフトし得る。最初のデータにかかるアクセス
時間は１５０ｎｓのオーダであり、かつ連続する読出し
にかかるアクセス時間は４０ｎ　ｓのオーダである。

これらのメモリアーキテクチャのすべては、連続する転
送に対する、より速いアクセス時間で連続する転送を支
持する。この能力は、中央プロセッサの外部のプログラ
ムカウンタレジスタ（ＰＣレジスタ）を有することと機
能的に類似である。

プロセッサは、割込みおよびサブルーチン呼出しの支持
のためにＰＣのそれ自体の複写を今まで通り維持しなけ
ればならない。

新規なコンピュータシステムのプロセッサは、別々の命
令およびデータ経路を有するものと仮定される。その結
果、命令を取出すたびにＰＣレジスタをメモリに転送す
る必要がないことによりかなりの時間が節約され得る。

メモリ転送を行なうための実時間はまた、バッファおよ
び大規模メモリアレイのためのアドレスデコード論理を
介する時間を含む。これは、連続する転送よりも最初の
転送にかかるアクセス時間に影響を及ぼす。典型的な値
は、この開示における残りの例示のために、シーケンシ
ャル転送メモリからの最初の転送に対して約２００ｎ　
ｓであり、かつ連続する転送に対して５０ｎｓであるよ
うに以下で仮定される。

もしプロセッサが５０ｎ　ｓごとに新たな命令を実行し
得るならば、そのとき上記のメモリシステムの形式は、
命令のシーケンシャルなメモリ取出しのためのプロセッ
サに十分に適する（すなわち十分に整合する）。これら
の命令取出しのために、上記のような伝統的なキャッシ
ュメモリはシステム性能を改良しないだろう。

また、この開示における残りの例示の例のために、分岐
ターゲットキャッシュが５０ｎｓの命令転送速度を有す
る、すなわちそのコンパニオンシーケンシャル転送メモ
リの最初のアクセス速度の４倍の速さであることが仮定
される。

第１Ａ図および第１Ｂ図に示される分岐ターゲットキャ
ッシュがいかにして最大限に用いられ得るかに関する説
明をさらに進める前に、いくつかのさらなる仮定がなさ
れかつ説明される必要がある。

上記のように、新規なコンピュータシステムの命令およ
びデータ経路は分かれている。これは、潜在的競合およ
び重ね書きの問題を避ける。さらに、上記のように、こ
れは、システムが命令の各取出しのためにＰＣレジスタ
をメモリに転送する必要がないという効率性を実現する
のを可能にする。

メモリシステムが、別々の転送よりも速く、かつキャッ
シュメモリ速度に近似する速度でシーケンシャルな転送
を行なうことが可能であることもまた仮定される。もし
そうでなければ、ここに開示された技術を用いる際にい
かなる利点も存在しなくなる。

さらに、プロセッサは、それがシーケンシャルなブロッ
クの最初の取出しか、またはシーケンシャルな取出しに
関する追従のいずれかをリクエストしていることを示し
得ることが仮定される。これは、または同等の信号は、
キャツシュヒツトに対するサーチが適切な場合、および
いつシーケンシャルメモリからの長い取出しを開始する
かを決定するのに必要である。

さらに、命令プロセッサは、メモリシステムが命令を与
え得る速度でそれらを利用し得ることが仮定される。も
しそうでなければ、メモリシステムアクセス時間を最小
にしようとすることが無意味になる。

最終的に、自己変更プログラムは新規なシステム上で実
行され得ない。明らかに、命令を変化させかつ／または
分岐点に従うためのその潜在能力を有するこのようなプ
ログラムは、キャッシュメモリ内にストアされた命令が
、さもなければ主メモリから取出されたであろう命令に
対応しないという可能性を、受入れられないレベルまで
高める。

分岐ターゲットキャッシュがいかにして、シーケンシャ
ル転送メリと組合わされて最大限に用いられ得るかにつ
いての説明を続けると、再度第１Ｂ図が参照されるべき
である。

仮定されたように、もし主メモリからの最初の取出しに
２００ｎｓかかり、シーケンシャルな取出しに５０ｎｓ
かかり、かつプロセッサがシーケンシャルな取出し速度
に整合するならば、そのときシステムは、第１Ｂ図に例
示されるように形作られる、すなわちキャッシュは、キ
ャツシュヒツト／ミス比率に関するシステム価格および
性能目標を達成するのに望ましいだけのブロックを用い
て、各々４個のワードのブロックに編成される。

もし、たとえばキャッシュ資源が、２５６個のワードに
対する第１Ａ図のキャッシュの１２８個のワードである
ならば、情報の６４個のブロックがストアされ得て、以
下同様である。

命令プロセッサが分岐命令（ジャンプ、条件付ジャンプ
、呼出し、復帰など）に遭遇すると、次の命令アドレス
は、分岐に続く命令がキャッシュ内にあるかどうかを見
るためにキャッシュ内の適当なタグと比較される。もし
キャッシュ内にあるならば、そのとき命令に次の３個の
命令を加えたものがキャッシュブロックから与えられる
。これが起こっている間、プロセッサは、処理されてい
るものの前の４個の命令である命令のために、メモリシ
ステムにアドレスを発する。プロセッサがキャッシュブ
ロックからの命令を実行している間、主メモリは長いア
クセス時間の最初の取出しを行なっている。プロセッサ
がキャッシュブロック内のすべての命令を使い果たすま
でには、メモリシステムは命令がシーケンシャルモード
（速いアクセスモード）で取出される用意ができている
。

もし分岐に続く命令がキャッシュ内にないならば、その
ときプロセッサは所要の命令のアドレスを発する。キャ
ッシュおよびプロセッサの両方は、最初の取出しがメモ
リシステムから復帰するのを待つ。命令が到着し始める
と、プロセッサはそれらを実行し始め、かつキャッシュ
が上記のブロック内に、到着するべき最初の４個の命令
、すなわち最初の取出しに次の３個の連続する取出しを
加えたものをストアする。また、キャッシュは、各命令
が到着すると、最初に取出された命令に関連のアドレス
を、有効性の情報とともにストアする。

さて第２図および第３図を参照すると、特定の例が述べ
られる。第２図はこの発明の主たる事柄を例示するよう
に設計されたコードシーケンスを示す。第３図は、第２
図のコードシーケンスが、この発明の目的を実現するた
めに第１Ｂ図に示されたメモリに関連していかに利用さ
れるかを示す。

呈示されようとしている例示の例の目的のために、キャ
ッシュメモリが最初は空である、すなわちすべてのビッ
トがＯであると仮定しよう。第２図に示されたフードシ
ーケンス（プログラム）が、１００ないし１１０を含め
た場所の主シーケンシャル転送形式のメモリにストアさ
れることもまた仮定しよう。場所１００は“５ＴＡＲＴ
”の符号が付けられ、場所１０２は“ＬＯＯＰ”の符号
が付けられ、かつ命令は、アドレス１０８に置かれた分
岐命令“ＤＪＮＺ　　ＬＯＯＰ″とともに、演算および
論理命令を含むことがわかる。ＤＪＮＺＬＯＯＰ命令に
より、カウンタが減分され、もしカウンタが０でないな
らばその後に命令１０２へのジャンプが続く。もしカウ
ンタが減分に従ってＯになるならば、インラインコード
シーケンスが続く。

まず初めに、命令プロセッサが“開始”の命令、すなわ
ち主メモリアドレス１００における命令を要求すると仮
定しよう。２００ｎ　ｓの後、上記のサイクル時間の仮
定を用いて、アドレス１００の命令がプロセッサに到着
する。プロセッサはそれから、この命令を実行する（Ａ
ＤＤ）。

この点で、この発明の教示によれば、キャッシュメモリ
がＡＤＤ命令でロードされないことが注目されるべきで
ある。以下で認められるように、コード不連続に続く命
令のみがキャッシュメモリ内にストアされ、それによっ
て資源を保護する。

この点で、長い２００ｎｓの取出しを行なったばかりの
シーケンシャル転送メモリが今では速度に依存している
ことがさらに注目されるべきである。それゆえに、５０
ｎｓの後、アドレス１０１からのＬＯＡＤ　　Ｃ０ＵＮ
ＴＥＲ命令がプロセッサに到着する。

命令１０１に続くインライン命令のシーケンス、すなわ
ち命令１０２ないしアドレス１０８における分岐命令は
ループの本体を形成し、それは、ＤＪＮＺ命令の実行を
終えたカウンタが０でない限り、実行されかつ再実行さ
れる。

コードシーケンスを介する最初の通過では、命令１０２
ないし１０８は、主メモリからシーケンシャルに（５０
ｎｓの速度で）命令プロセッサに与えられる。場所１０
８においてＤＪＮＺが実行されると（非ゼロカウンタを
仮定すると）、プロセッサは次に命令１０２を処理しよ
うする、すなわちループ内の第２の通過を開始しようと
する。

命令１０９はシーケンシャルメモリから到着するが、プ
ロセッサにより捨てられる。

この発明によれば、プロセッサはそのとき、分岐アドレ
スにおける命令に対応するアドレスタグのためのキャッ
シュメモリをサーチするように設定される。この例の場
合、プロセッサはＬＯＯＰに関連のアドレス、すなわち
アドレス１０２に対するキャッシュをのぞく。

当業者は、プロセッサが、たとえば周知のマイクロコー
ド技術、ハードウェアプログラミング、連想記憶装置、
直接マツプ技術などを用いてこのようなサーチを行なう
ようにそれ自体プログラミングされ得ることを容易に認
識するであろう。このように、上記のサーチに従事する
ようにプロセッサを設定する機械的な部分は、この発明
自体の一部を構成しない。

この例におけるこの時点では、プロセッサは、キャッシ
ュが０を含むのみであるので、命令１０２に関連のタグ
を見つけ損ねる。

プロセッサはそれから、主メモリにアドレス１０２を発
し、かつＡＤＤ命令がメモリシステムによりプロセッサ
に与えられるのを２００ｎｓだけ待つ。ＡＤＤが実行さ
れ、かつ命令が同時にキャッシュブロックの第１のワー
ド内にストアされる。

これは第３Ａ図を参照してわかり、そこではキャッシュ
ブロックは、“１０２”がキャッシュブロック内の第１
のワードのアドレスセクションに置かれて示され、第１
の有効性のビットが設定され、かつ“ＡＤＤ”命令自体
が第１のワードのビット０ないし３１に置かれる。

例を続けると、５０ｎ　ｓの後、“ＤＩＶ”（除算）命
令がプロセッサにより行なわれ、かつＤＩＶ命令が、第
３Ｂ図に示されるキャッシュブロックの第２のワード（
ビット０−ないし３１）にストアされる。第２の有効性
のビットは、同様にこの時間に設定されるものとして示
される。同様に、ＳＵＢ　（減算）命令およびＭＵＬ　
（乗算）命令は、主メモリからの次の２つの５０ｎ　ｓ
取出しに続きキャッシュ内にストアされる（かつプロセ
ッサにより実行される）。キャッシュブロックの最終的
形状は、第３Ｃ図に示される。

この点で、予め選択された数の先取りされた命令（ＤＪ
ＮＺに従うループの初めのもの）は、キャッシュメモリ
内にストアされている。主メモリからの最初の取出しの
ためのアクセス速度（２００ｎ　ｓ）とキャッシュ速度
（５０ｎｓ）との比率が４：１であるので、この例にお
ける予め選択された数は４であった。

すべての命令は、等しい長さであると仮定された。当業
者は、可変長命令に対して、ここで教示された方法およ
び装置が、最も長い可変長命令のストアを収容するよう
に余分のキャッシュブロック空間を要求することを容易
に認識するであろう。

目的は、固定ワード長の場合と同じである、すなわち、
コード不連続に続く命令の最初の取出しを待つ、他の態
様で受ける遅延を最小にするかまたはなくするようにキ
ャッシュブロックを用いることである。

第２図および第３図を参照して述べられる例を完了する
ために、上記の予め選択された４個の命令に続き、この
とき、第３Ｃ図に示されたキャッシュブロック内にさら
なる命令はストアされない。

プロセッサは、命令１０６　（ＬＯＧＩＣＡＬ　　ＯＲ
命令）、命令１０７および場所１０８におけるＤＪＮＺ
でシーケンシャルな処理を続ける。これらの各々は、５
０ｎ　ｓだけ遅延して取出される。

ＤＪＮＺに続き、非ゼロカウンタをさらに仮定すると、
命令１０９が再度捨てられ、かつキャッシュが、ＬＯＯ
Ｐに関連のタグアドレス、すなわちアドレス１０２に対
して同時にサーチされる。

タグが今ではキャッシュブロック内にあり（第３Ｃ図参
照）、かつ４個の有効性ビットのすべてが設定されてい
るので、キャツシュヒツトの信号が送られる。プロセッ
サは今では、アドレス１０２に４を加えたもの（すなわ
ちアドレス１０６）を主メモリからリクエストすること
により、主メモリからの、アドレス１０２における、命
令の最初の取出しに関連の２００ｎ　ｓ遅延を避ける。

プロセッサは、アドレス１０６における命令が与えられ
るのを２００ｎｓだけ待ちながら、キャッシュブロック
内にストアされた命令１０２ないし１０５を処理し、そ
れによって資源の浪費をなくする。

命令１０５が処理されると、命令１０６はその直後に処
理される用意ができており、かつ命令プロセッサに与え
られる。さらなる命令が、５０ｎｓのシーケンシャルな
速度で主メモリから取出される。これで、第２図および
第３図を参照する例が終わる。

キャッシュメモリをロードするためのいくつかの可能な
方針が以下で簡単に述べられる、なぜならそれらは、キ
ャッシュメモリ資源が管理される方法に順に影響を及ぼ
す分岐ターゲットキャッシュアーキテクチャに組入れら
れた有効性のビットの数に影響を及ぼすからである。

この発明の好ましい実施例によれば、キャッシュをロー
ドするための基本的方針は、キャッシュミスが存在する
とき必ずキャッシュをロードするということである。置
換方針選択は、伝統的なキャッシュに関して扱われる設
計の決定である。

キャッシュブロックの有効性の管理は、ブロック内にス
トアされる命令のうちの１個がシーケンス不連続を生じ
る可能性があるという問題により複雑になる。完全にす
るために、いくつかの可能な管理アルゴリズムが以下で
述べられる。

“常に充填する（Ａｌｗａｙｓ　Ｐｉｌｌ　）　”方針
では、キャッシュブロックは、たとえ分岐命令が埋込ま
れているとしてもシーケンシャルな命令が常に充填され
る。これは、もし分岐が常にとられるならば深刻な否定
的反響を及ぼす、なぜなら、ブロックが充填されている
間プロセッサが待たなければならない可能性があり、か
つ先取りシーケンスが、用いられない命令シーケンスで
開始されるからである。

“部分的ブロックの廃棄（Ｔｈｒｏｗ　Ａｗａｙ　Ｐａ
ｒｔｉａｌＢｌｏｃｋｓ　）　’方針では、もしキャッ
シュブロックが通常の命令基準により充填されないなら
ば、ブロックは無効であると示され、（すなわち、スト
アされた情報が捨てられ）、かつプロセッサは新たな命
令ストリームで続ける。これはまた、キャッシュブロッ
クが用いられないままであるという深刻な否定的反響を
及ぼし、かつこれにより、元の分岐がキャッシュミスを
常に得ることを引き起こす。

この発明の好ましい実施例は、“１個の命令あたりの有
効性のビット（Ｖａｌｉｄｉｔｙ　　Ｂｉｔ　　Ｐｅｒ
Ｉｎｓｔｒｕｃｔｉｏｎ　）″方針を用いることを企図
する。

この方針では、キャッシュブロック内の各命令はそれに
関連の有効なビットを有する。とられた分岐がキャツシ
ュヒツトを有する（すなわち、ブロックに適当なタグが
付いているのが見い出される）と、命令がブロックから
取出される。もしすべての有効なビットが真に設定され
るならば、そのとき先取り論理が開始され、もしそうで
なければ、無意味になるので先取り論理は開始されない
。

代わりの適当な方針は、“ブロック内のカウンタフィー
ルド（ｃｏｕｎｔｅｒ　Ｆｉｅｌｄ　Ｉｎ　Ｂｌｏｃｋ
）　’方針である。この方針では、各キャッシュブロッ
クは、キャッシュブロック内にいかに多くの有効な命令
が存在するかを示す、それに関連のカウンタを有する。

もしそれが０であるならば、ブロックは空の無効である
。他のすべての値に対して、ブロックのいくつかまたは
すべてが有効であり、かつ値は、先取りが開始されるべ
きアドレスを得るようにタグと整合したアドレスに付加
されるべき量を示す。

キャッシュ内に命令を配置するための方針により、有効
性ビットはキャッシュブロックあたり１個、またはブロ
ックもしくはカウンタフィールド内の命令あたり１個だ
け必要になるかもしれない。

これは、もしキャッシュブロック内に、命令に関する追
従は必要でないかまたはリクエストされないような分岐
命令が存在するならば必要である。

別の問題として、分岐の後の条件付分岐が最初の実行で
分岐を生じる可能性があり、こうしてキャッシュブロッ
クの残余のものを無効のままにし、かつそれから、後続
の実行でそれは分岐しない可能性があり、かつキャッシ
ュブロックが、続行するのに必要な命令を有さない。こ
れらの問題の解決はシステム設計の兼合い決定であり、
上記の方針のうちの１つ、または設計者により望まれる
他のある方針を用いることができる。

実現化例の技術に関して、ここで述べられた技術は、単
一の実現化例の技術に制限されるものではないことが意
味されている。ＶＬＳＩ実現化例は、ＮＭＯ３，ＣＭＯ
Ｓ、ＴＴＬ、ＥＣＬまたは他の半導体技術を用いて組立
てられ得る。ＬＳ　Ｉ。

ＭＳＩまたはＳＳＩ実現化例でさえも組立てられ得る。

実現化例のアーキテクチャに関して、ここで述ベられる
技術は特定のプロセッサアーキテクチャまたはメモリア
ーキテクチャに制限されるものではないことが意味され
ている。いかなるプロセッサアーキテクチャも用いられ
得るが、ＲＩＳＣアーキテクチャが、その単一サイクル
実行時間のために高速シーケンシャル命令取出し能力に
特に十分に適することに再度注目する価値がある。上記
のシーケンシャルメモリシステムの任意のものが用いら
れ得るか、または主メモリからのシーケンシャルな転送
のためのより速い転送を支持し得るいかなる他のメモリ
アーキテクチャも用いられ得る。

最終的に、様々な可能な実現化例の速度に関して、ここ
に与えられた説明は１５０ｎｓないし２００ｎｓの最初
のアクセス時間および約５０ｎ　ｓの連続するアクセス
時間を有するメモリシステムに関するが、ここに開示さ
れた新規なキャッシュアーキテクチャは、シーケンシャ
ルなアクセス時間およびより長い最初のアクセス時間に
整合する命令取出し速度を有する他のメモリ／プロセッ
サ組合わせに応用され得る。たとえば、このアーキテク
チャは、プロセッサが１０ｎｓごとに命令を取出し、メ
モリに対する最初のアクセス時間が１００ｎ　ｓであり
、かつシーケンシャルなアクセス時間がＩｏｎｓである
場合−に働く。これは、キャッシュが１０ｎｓのアクセ
ス時間で動作する場合の、ブロックごとに１０個の命令
のキャッシュブロックサイズを示唆する。

述べられた事柄は、シーケンシャル転送主メモリと組合
わされた命令キャッシュメモリを用いて命令プロセッサ
の性能を最大に活用するための方法および装置である。

これらの方法および装置は、上記の目的を満たす。

新規な方法および装置の好ましい実施例の上の説明は、
例示および説明の目的のためにのみ呈示された。これは
余すところないものではなく、かつ開示された正確な形
式にこの発明を制限しないことも意図されていて、かつ
明らかに多くの修正および変更が上記の教示に関して可
能である。

ここで述べられた実施例および例は、この発明の原理お
よびその実際の応用を最良に説明し、それによって当業
者が、企図されている特定の用途に適する様々な実施例
において、かつ様々な変更を用いてこの発明を最良に利
用し得るために呈示された。

この発明の範囲が、前掲の特許請求の範囲により規定さ
れることが意図されている。

【図面の簡単な説明】

第１Ａ図は、この発明の好ましい実施例に従つた利用に
適する命令キャッシュメモリの組織全体を示す。第１Ｂ図は、この発明の好ましい実施例に従って編成さ
れた命令キャッシュメモリの一部のフォーマットを示す
。第２図は、この発明の原理を例示するように設計された
コードシーケンスを示す。第３Ａ図ないし第３Ｃ図は、第２図のコードシーケンス
が、この発明の目的を実現するために第１Ｂ図に示され
たメモリに関していかに利用されるかを示す。図において、１０１は命令キャッシュメモリである。

Claims

【特許請求の範囲】

（１）（ａ）命令のためのリクエストを開始し、かつ前
記リクエストされた命令を実行するための命令プロセッ
サと、（ｂ）１組の命令をストアし、かつ命令シーケンス不連
続に遭遇するまで、前記命令のリクエストされたものを
前記命令プロセッサにシーケンシャルに与えるための第
１のメモリ手段と、（ｃ）前記第１のメモリ手段と結合され、予め選択され
た標準に合う前記リクエストされた命令の予め選択され
たものをストアするための第２のメモリ手段とを含む、
コンピュータシステム。
（２）前記第１のメモリ手段がシーケンシャル転送メモ
リを含む、特許請求の範囲第１項に記載のコンピュータ
システム。
（３）前記第２のメモリ手段が命令キャッシュメモリを
含む、特許請求の範囲第２項に記載のコンピュータシス
テム。
（４）前記シーケンシャルメモリ内にストアされた命令
のための潜在的命令シーケンス不連続間のインライン命
令の平均数が増加するにつれて、前記命令キャッシュメ
モリの利用を最大限に活用する、特許請求の範囲第３項
に記載のコンピュータシステム。
（５）システムアーキテクチャがＲＩＳＣアーキテクチ
ャである、特許請求の範囲第３項に記載のコンピュータ
システム。
（６）前記予め選択された標準が、所与の命令シーケン
ス不連続に続き実行される予め選択された数のリクエス
トされた命令をストアすることを含む、特許請求の範囲
第３項に記載のコンピュータシステム。
（７）前記予め選択された数が、前記シーケンシャル転
送メモリからの最初のかつ後続の取出しのためのアクセ
ス時間、前記キャッシュメモリに対する前記シーケンシ
ャル転送メモリの相対的速度、および命令実行時間の関
数である、特許請求の範囲第６項に記載のコンピュータ
システム。
（８）固定長命令セットを有する、特許請求の範囲第７
項に記載のコンピュータシステム。
（９）システムアーキテクチャがＲＩＳＣアーキテクチ
ャである、特許請求の範囲第８項に記載のコンピュータ
システム。
（１０）前記命令プロセッサが、命令シーケンス不連続
に続き、前記第２のメモリ手段から処理されるべき次の
命令をまずリクエストするように動作する、特許請求の
範囲第１項に記載のコンピュータシステム。
（１１）前記命令プロセッサが、命令シーケンス不連続
に続き、前記リクエストされた命令が前記第２のメモリ
手段に有効にストアされていない場合にのみ、前記第１
のメモリ手段から前記不連続に続き、処理されるべき次
の命令をリクエストするように動作する、特許請求の範
囲第１０項に記載のコンピュータシステム。
（１２）前記命令プロセッサが、命令シーケンス不連続
に続き処理されるべき次の命令が前記第２のメモリ内に
有効に維持されたことを見い出すと必ず、前記命令シー
ケンス不連続に続き前記第２のメモリ内にストアされた
予め選択された命令の数だけ増分される、前記命令シー
ケンス不連続に続き実行される命令のアドレスであるア
ドレスにストアされた命令のために、実質的に並列なリ
クエストを前記第１のメモリに発する、特許請求の範囲
第１１項に記載のコンピュータシステム。
（１３）命令プロセッサの性能を最大限に活用するため
の装置であって、そこでは前記プロセッサが、まず命令
をリクエストし、かつそれから、リクエストされた命令
を実行するように動作し、（ａ）１組の命令をストアし、かつリクエストされた命
令を前記プロセッサにシーケンシャルに与えるための第
１のメモリ手段と、（ｂ）前記第１のメモリ手段と結合され、予め選択され
た組のシーケンシャルにリクエストされた命令をストア
するための第２のメモリ手段とを含む、装置。
（１４）前記第１のメモリ手段の代わりに前記第２のメ
モリ手段が、予め選択された組の第１の命令が前記プロ
セッサによりリクエストされ、かつ予め選択された組の
命令が前記第２のメモリ手段に有効に維持されるときは
必ず、所与の予め選択された組のストアされた命令を前
記プロセッサにシーケンシャルに与えるように動作する
、特許請求の範囲第１３項に記載の装置。
（１５）前記第１のメモリ手段が、予め定められた時間
で、前記所与の予め選択された組の命令から実行される
最後の命令の対応する第１のメモリ手段アドレスにシー
ケンシャルに続く命令を前記プロセッサに与えるように
さらに動作する、特許請求の範囲第１４項に記載の装置
。
（１６）前記第１のメモリ手段がシーケンシャル転送メ
モリを含む、特許請求の範囲第１５項に記載の装置。
（１７）前記第２のメモリ手段が命令キャッシュメモリ
を含む、特許請求の範囲第１６項に記載の装置。
（１８）前記キャッシュメモリ内にストアされた前記予
め選択された組の命令の各々が、前記プロセッサにより
リクエストされた分岐命令のすぐ後に続く予め選択され
た数の命令を含む、特許請求の範囲第１７項に記載の装
置。
（１９）前記予め選択された数が、前記シーケンシャル
メモリからの最初のおよび後続の取出しのためのアクセ
ス時間、前記キャッシュメモリの速度、および命令実行
時間の関数である、特許請求の範囲第１８項に記載の装
置。
（２０）命令をリクエストしかつ処理するための手段を
含むコンピュータシステムであって、（ａ）１組の命令をストアし、かつ実行するために前記
処理手段に前記命令のリクエストされたものを与えるた
めのシーケンシャル転送メモリと、（ｂ）分岐命令の実行のすぐ後に続く前記処理手段によ
り実行される予め選択された数の命令をストアするため
の分岐ターゲットキャッシュ手段とを含む、コンピュー
タシステム。
（２１）前記分岐ターゲットキャッシュメモリがブロッ
ク内に編成され、そこでは各ブロックが、分岐命令の実
行に続き前記処理手段によりリクエストされる予め選択
された数の命令の複写をストアすることが可能である、
特許請求の範囲第２０項に記載のコンピュータシステム
。
（２２）前記ブロックの各々が、所与のブロックにスト
アされた第１の命令がそこから複写された、前記シーケ
ンシャル転送メモリにおける場所を示すアドレスタグを
ストアすることが可能になるように、前記分岐ターゲッ
トキャッシュメモリがさらに編成される、特許請求の範
囲第２１項に記載のコンピュータシステム。
（２３）所与のブロックにストアされた命令の有効性を
示すコードが前記処理手段に与えられるように、前記分
岐ターゲットキャッシュメモリがさらに編成される、特
許請求の範囲第２２項に記載のコンピュータシステム。
（２４）前記処理手段が、命令シーケンス不連続に続き
、前記分岐ターゲットキャッシュから処理されるべき次
の命令をまずリクエストするように動作する、特許請求
の範囲第２３項に記載のコンピュータシステム。
（２５）前記処理手段が、命令シーケンス不連続に続き
、前記リクエストされた命令が前記分岐ターゲットキャ
ッシュ内に有効にストアされていない場合にのみ、前記
シーケンシャル転送メモリからの前記不連続に続き処理
されるべき次の命令をリクエストするように動作する、
特許請求の範囲第２４項に記載のコンピュータシステム
。
（２６）前記処理手段が、命令シーケンス不連続に続き
処理されるべき次の命令が前記分岐ターゲットキャッシ
ュ内に有効に維持されたことを見い出すと必ず、前記シ
ーケンシャル転送メモリの前記命令シーケンス不連続に
続く命令のアドレスと、前記命令シーケンス不連続に続
く前記分岐ターゲットキャッシュにストアされた予め選
択された数の命令との合計に対応するアドレスで、前記
シーケンシャル転送メモリにストアされた命令のための
実質的に並列なリクエストを発する、特許請求の範囲第
２５項に記載のコンピュータシステム。
（２７）前記予め選択された数が、シーケンシャル転送
メモリからの最初のおよび後続の取出しのための相対的
アクセス時間、前記分岐ターゲットキャッシュの速度、
および命令実行時間の関数である、特許請求の範囲第２
６項に記載のコンピュータシステム。
（２８）命令のためのリクエストを開始することが可能
な命令プロセッサを利用する命令処理を行ない、かつ前
記リクエストされた命令を実行するための方法であって
、（ａ）第１のメモリ手段に１組の命令をストアする段階
と、（ｂ）命令シーケンス不連続に遭遇するまで、前記命令
のリクエストされたものを前記第１のメモリ手段からシ
ーケンシャルに前記命令プロセッサに与える段階と、（ｃ）第２のメモリ手段において、予め選択された標準
に合う前記リクエストされた命令の予め選択されたもの
をストアする段階とを含む、方法。
（２９）前記第１のメモリ手段のためにシーケンシャル
転送メモリを利用する段階をさらに含む、特許請求の範
囲第２８項に記載の方法。
（３０）前記第２のメモリ手段のために命令キャッシュ
メモリを利用する段階をさらに含む、特許請求の範囲第
２９項に記載の方法。
（３１）シーケンシャル転送メモリからの命令の取出し
に関連する遅延を減じるかまたはなくするときにのみ、
キャッシュメモリ資源を利用することにより、前記シー
ケンシャルメモリにストアされた命令のための潜在的命
令シーケンス不連続間のインライン命令の平均数が増加
するにつれて前記命令キャッシュメモリの利用を最大限
に活用する段階をさらに含む、特許請求の範囲第３０項
に記載の方法。
（３２）前記予め選択された標準が、命令シーケンス不
連続に続き実行される予め選択された数のリクエストさ
れた命令を前記キャッシュメモリにストアする段階を含
む、特許請求の範囲第３１項に記載の方法。
（３３）前記予め選択された数が、前記シーケンシャル
メモリからの最初のおよび後続の取出しのためのアクセ
ス時間、前記キャッシュメモリに対する前記シーケンシ
ャル転送メモリの相対的速度、および命令実行時間の関
数として選択される、特許請求の範囲第３２項に記載の
方法。
（３４）前記命令プロセッサが、命令シーケンス不連続
に続き、前記第２のメモリ手段から処理されるべき次の
命令をまずリクエストするように動作する、特許請求の
範囲第２８項に記載の方法。
（３５）前記命令プロセッサが、命令シーケンス不連続
に続き、前記リクエストされた命令が前記第２のメモリ
手段に有効にストアされていない場合にのみ、前記第１
のメモリ手段から前記不連続に続き、処理されるべき次
の命令をリクエストするように動作する、特許請求の範
囲第３４項に記載の方法。
（３６）前記命令プロセッサが、命令シーケンス不連続
に続き処理されるべき次の命令が前記第２のメモリに有
効に維持されたことを見い出すと必ず、前記第１のメモ
リの前記命令シーケンス不連続に続く命令のアドレスと
、前記命令シーケンス不連続に続く前記第２のメモリに
ストアされた予め選択された数の命令との合計に対応す
るアドレスで、前記第１のメモリ手段にストアされた命
令のための、実質的に並列なリクエストを発する、特許
請求の範囲第３５項に記載の方法。
（３７）命令プロセッサの性能を最大限に活用する方法
であって、そこでは前記プロセッサが、まず命令をリク
エストし、かつそれから、リクエストされた命令を実行
するように動作し、（ａ）第１のメモリ手段に１組の命令をストアする段階
と、（ｂ）リクエストされた命令を前記プロセッサにシーケ
ンシャルに与える段階と、（ｃ）前記第１のメモリ手段と組合わされて用いられる
第２のメモリ手段に、予め選択された数のシーケンシャ
ルにリクエストされた命令をストアする段階とを含む、
方法。
（３８）前記予め選択された組の第１の命令が前記プロ
セッサによりリクエストされ、かつ前記予め選択された
組の命令が前記第２のメモリ手段に有効に維持されると
必ず、前記第１のメモリ手段の代わりに前記第２のメモ
リ手段を介して前記プロセッサに、所与の予め選択され
た組のストアされた命令をシーケンシャルに与える段階
をさらに含む、特許請求の範囲第３７項に記載の方法。
（３９）前記所与の組の予め選択された命令から実行さ
れた最後の命令の対応する第１のメモリ手段のアドレス
にシーケンシャルに続く命令を、前記第１のメモリ手段
を介して、予め定められた時間で前記プロセッサに与え
る段階をさらに含む、特許請求の範囲第３８項に記載の
方法。
（４０）前記第１のメモリ手段がシーケンシャル転送メ
モリを含む、特許請求の範囲第３９項に記載の方法。
（４１）前記第２のメモリ手段が命令キャッシュメモリ
を含む、特許請求の範囲第４０項に記載の方法。
（４２）前記キャッシュメモリにストアされた前記予め
選択された組の命令の各々が、前記プロセッサによりリ
クエストされた分岐命令のすぐ後に続く予め選択された
数の命令を含む、特許請求の範囲第４１項に記載の方法
。
（４３）前記予め選択された数が、前記シーケンシャル
メモリからの最初のおよび後続の取出しのためのアクセ
ス時間、前記キャッシュメモリの速度、および命令実行
時間の関数として選択される、特許請求の範囲第４１項
に記載の方法。
（４４）命令のためのリクエストを開始することが可能
な命令プロセッサを利用して命令処理を行ない、かつ前
記命令を実行するための方法であって、（ａ）シーケンシャル転送メモリに１組の命令をストア
する段階と、（ｂ）前記命令のリクエストされたものを、実行するた
めに前記プロセッサに与える段階と、（ｃ）分岐ターゲットキャッシュメモリ内で、分岐命令
の実行のすぐ後に続き前記プロセッサにより実行される
予め選択された数の命令をストアする段階とを含む、方
法。
（４５）ブロック内に前記分岐ターゲットキャッシュメ
モリを編成する段階をさらに含み、そこでは各ブロック
が、分岐命令の実行に続き、前記プロセッサによりリク
エストされる予め選択された数の命令の複写をストアす
ることが可能である、特許請求の範囲第４４項に記載の
方法。
（４６）前記ブロックの各々が、所与のブロックにスト
アされた最初の命令がそこから複写された前記シーケン
シャル転送メモリにおける場所を示すアドレスタグをス
トアすることが可能になるように、前記分岐ターゲット
キャッシュメモリを編成する段階をさらに含む、特許請
求の範囲第４５項に記載の方法。
（４７）所与のブロックにストアされた命令の有効性を
示すコードが前記プロセッサに利用可能になるように、
前記分岐ターゲットキャッシュメモリを編成する段階を
さらに含む、特許請求の範囲第４６項に記載の方法。
（４８）前記プロセッサが、命令シーケンス不連続に続
き、前記分岐ターゲットキャッシュから処理されるべき
次の命令をまずリクエストするように動作する、特許請
求の範囲第４７項に記載の方法。
（４９）前記プロセッサが、命令シーケンス不連続に続
き、前記リクエストされた命令が前記分岐ターゲットキ
ャッシュに有効にストアされない場合にのみ、前記シー
ケンシャル転送メモリから前記不連続に続き処理される
べき次の命令をリクエストするように動作する、特許請
求の範囲第４８項に記載の方法。
（５０）前記プロセッサが、命令シーケンス不連続に続
き処理されるべき次の命令が前記分岐ターゲットキャッ
シュに有効に維持されたことを見い出すと必ず、前記シ
ーケンシャル転送メモリの前記命令シーケンス不連続に
続く命令のアドレスと、前記命令シーケンス不連続に続
く前記分岐ターゲットキャッシュにストアされた予め選
択された数の命令との合計に対応するアドレスで、前記
シーケンシャル転送メモリにストアされた命令のための
実質的に並列なリクエストを発する、特許請求の範囲第
４９項に記載の方法。
（５１）前記予め選択された数が、シーケンシャル転送
メモリからの最初のおよび後続の取出しのための相対的
アクセス時間、前記分岐ターゲットキャッシュの速度、
および命令実行時間の関数である、特許請求の範囲第５
０項に記載の方法。