JPH0535391B2 - - Google Patents
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- JPH0535391B2 JPH0535391B2 JP58202751A JP20275183A JPH0535391B2 JP H0535391 B2 JPH0535391 B2 JP H0535391B2 JP 58202751 A JP58202751 A JP 58202751A JP 20275183 A JP20275183 A JP 20275183A JP H0535391 B2 JPH0535391 B2 JP H0535391B2
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Links
- 230000015654 memory Effects 0.000 claims description 75
- 238000012360 testing method Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 22
- 230000002093 peripheral effect Effects 0.000 description 19
- 230000006870 function Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- 230000002950 deficient Effects 0.000 description 1
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- 230000001788 irregular Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ・ロジツクの両機能を内蔵し
たLSI（大規模集積回路）用のテスタに係り、特
にメモリテスト用の規則パターンとロジツクテス
ト用のランダムテストパターンとを同時に、また
は切換えて発生するためのテストパターン発生方
法に関するものである。
たLSI（大規模集積回路）用のテスタに係り、特
にメモリテスト用の規則パターンとロジツクテス
ト用のランダムテストパターンとを同時に、また
は切換えて発生するためのテストパターン発生方
法に関するものである。
半導体メモリを対象として、当該不良箇所の指
摘を行うために例えば第１図のテストパターン発
生手順の一例の説明図に示すように、ギヤロツピ
ングまたはウオーキング等のような規則性のある
規則パターンP1〜P4と、ある特定メモリセルだ
けをアクセスするための規則性のないランダムパ
ターンR1〜R3とを交互に切換えて発生しうるパ
ターン発生器が従来から知られている。
摘を行うために例えば第１図のテストパターン発
生手順の一例の説明図に示すように、ギヤロツピ
ングまたはウオーキング等のような規則性のある
規則パターンP1〜P4と、ある特定メモリセルだ
けをアクセスするための規則性のないランダムパ
ターンR1〜R3とを交互に切換えて発生しうるパ
ターン発生器が従来から知られている。
第２図は、従来のテストパターン発生方式によ
るLSIテスタの一例のブロツク図である。
るLSIテスタの一例のブロツク図である。
第２図において、CNTは、規則性のある規則
パターンを発生させるための手順を制御すマイク
ロプログラムコントローラを示す。マイクロプロ
グラムコントローラCNTは、インストラクシヨ
ンメモリ３、プログラムカウンタ２、プログラム
カウンタ２をイクリメントするかインストラクシ
ヨンメモリ３からのブランチアドレスにジヤンプ
させるかを制御するシーケンスコトローラ１およ
びインストラクシヨンデコーダ４からなつてい
る。
パターンを発生させるための手順を制御すマイク
ロプログラムコントローラを示す。マイクロプロ
グラムコントローラCNTは、インストラクシヨ
ンメモリ３、プログラムカウンタ２、プログラム
カウンタ２をイクリメントするかインストラクシ
ヨンメモリ３からのブランチアドレスにジヤンプ
させるかを制御するシーケンスコトローラ１およ
びインストラクシヨンデコーダ４からなつてい
る。
このマイクロプログラムコントローラCNTは、
インストラクシヨンメモリ３から読み出されるイ
ンストラクシヨンに基づいて規則パターン（主に
被検査メモリへのアドレスパターンとして発生さ
れてるもの）を発生させる規則パターン発生回路
５と規則性のないパターンを発生させるランダム
パターン発生部RPGとを制御している。
インストラクシヨンメモリ３から読み出されるイ
ンストラクシヨンに基づいて規則パターン（主に
被検査メモリへのアドレスパターンとして発生さ
れてるもの）を発生させる規則パターン発生回路
５と規則性のないパターンを発生させるランダム
パターン発生部RPGとを制御している。
ランダムパターン発生部RPGは、例えば第１
図にしたランダムパターンR1〜R3の発生スター
トアドレスa1，a2，a3とストツプアドレスb1，
b2，b3とを格納しておくためのアドレスレジスタ
７Ａ、ランダムパターンを格納しておくためのラ
ンダムパターンメモリ６およびランダムパターン
メモリ６への読出しアドレスを出力するアドレス
カウンタ７Ｂ（ストツプアドレスの判定機能を含
む。）から構成されている。
図にしたランダムパターンR1〜R3の発生スター
トアドレスa1，a2，a3とストツプアドレスb1，
b2，b3とを格納しておくためのアドレスレジスタ
７Ａ、ランダムパターンを格納しておくためのラ
ンダムパターンメモリ６およびランダムパターン
メモリ６への読出しアドレスを出力するアドレス
カウンタ７Ｂ（ストツプアドレスの判定機能を含
む。）から構成されている。
インストラクシヨンメモリ３から、アドレスレ
ジスタ７Ａへの入力は、スタート信号とストツプ
アドレスデータ信号とである。アドレスカウンタ
７Ｂの入力信号はイストラクシヨンデコーダ４か
らのランダムパターンスタート信号であり、同出
力信号はランダムパターン発生中のBUSY信号
である。
ジスタ７Ａへの入力は、スタート信号とストツプ
アドレスデータ信号とである。アドレスカウンタ
７Ｂの入力信号はイストラクシヨンデコーダ４か
らのランダムパターンスタート信号であり、同出
力信号はランダムパターン発生中のBUSY信号
である。
規則パターン発生回路５とランダムパターン発
生部RPGとからの各パターンデータは、マルチ
プレクサ８に印加されるが、ランダムパターン発
生中にはBUSY信号によつてランダムパターン
データが選択され、それ以外では規則パターンデ
ータが選択される。選択された各パターンデータ
の一部は、期待値データとして比較器９に入力さ
れ、被試験デバイスDUTからの出力データと比
較判定される。
生部RPGとからの各パターンデータは、マルチ
プレクサ８に印加されるが、ランダムパターン発
生中にはBUSY信号によつてランダムパターン
データが選択され、それ以外では規則パターンデ
ータが選択される。選択された各パターンデータ
の一部は、期待値データとして比較器９に入力さ
れ、被試験デバイスDUTからの出力データと比
較判定される。
マイクロプグラムコントローラCNT、規則パ
ターン発生器５によつて発生した規則パターンが
マルチプレクサ８を通して被試験デバイスDUT
に第１図の規則パターンP1の期間だけ与えられ、
その後にインストラクシヨンデコーダ４からのラ
ンダムパターンスタート信号によつてランダムパ
ターンR1の期間だけランダムパターンがマルチ
プレクサ８を通して被試験デバイスDUTに与え
られる。この間、BUSY信号によつてマイクロ
プログラムコントローラCNTは動作を停止し、
パターン発生器５からの出力も停止される。ラン
ダムパターンの発生がアドレスb1に達すると
BUSY信号が解除され、再びマイクロプログラ
ムコントローラCNTの動作が開始する。
ターン発生器５によつて発生した規則パターンが
マルチプレクサ８を通して被試験デバイスDUT
に第１図の規則パターンP1の期間だけ与えられ、
その後にインストラクシヨンデコーダ４からのラ
ンダムパターンスタート信号によつてランダムパ
ターンR1の期間だけランダムパターンがマルチ
プレクサ８を通して被試験デバイスDUTに与え
られる。この間、BUSY信号によつてマイクロ
プログラムコントローラCNTは動作を停止し、
パターン発生器５からの出力も停止される。ラン
ダムパターンの発生がアドレスb1に達すると
BUSY信号が解除され、再びマイクロプログラ
ムコントローラCNTの動作が開始する。
以上のように、第２図の従来例では半導体メモ
リを対象としているため規則パターンとランダム
パターンとが交互に発生されるように構成されて
いる。
リを対象としているため規則パターンとランダム
パターンとが交互に発生されるように構成されて
いる。
一方、近年のLSIの高集積化、高機能化に伴な
い、マイクロコンピユータチツプやゲートアレー
で見られるように、メモリとロジツク部とを内蔵
した複合機能のLSIがある。それは第３図の複合
機能のLSIの一例の概念図に見られるように、メ
モリへのアドレス線、データ入出力線がLSI端子
（ピン）まで直接出ているとは限らず、ロジツク
１やロジツク２のようなメモリ周辺ロジツクを介
してメモリにアクセスすることとなる。第４図
は、第３図に示すような複合機能のLSIのテスト
パターン発生手順の一例の説明図である。ここ
で、RA，RBは第３図の複合機能のLSIのロジツ
ク部のロジツク１、ロジツク２をテストするため
のラダムテストパターンであり、Ｐはメモリ部の
テストを行なうための規則パターンを示す。
い、マイクロコンピユータチツプやゲートアレー
で見られるように、メモリとロジツク部とを内蔵
した複合機能のLSIがある。それは第３図の複合
機能のLSIの一例の概念図に見られるように、メ
モリへのアドレス線、データ入出力線がLSI端子
（ピン）まで直接出ているとは限らず、ロジツク
１やロジツク２のようなメモリ周辺ロジツクを介
してメモリにアクセスすることとなる。第４図
は、第３図に示すような複合機能のLSIのテスト
パターン発生手順の一例の説明図である。ここ
で、RA，RBは第３図の複合機能のLSIのロジツ
ク部のロジツク１、ロジツク２をテストするため
のラダムテストパターンであり、Ｐはメモリ部の
テストを行なうための規則パターンを示す。
多ピン化されたメモリ・ロジツク混在のLSIに
おいて、規則パターンの入出力ピンは、独立に存
在することも考えられるが、ピン数の節約の立場
から他のロジツク回路入出力ピンと兼用されるこ
とが多い。第４図では後者の例で説明するが、第
３図のLSIの全ピン数をｎ本としたとき、メモリ
テスト用の規則パターンに関係するピンを＃ｉ〜
＃ｊとする。
おいて、規則パターンの入出力ピンは、独立に存
在することも考えられるが、ピン数の節約の立場
から他のロジツク回路入出力ピンと兼用されるこ
とが多い。第４図では後者の例で説明するが、第
３図のLSIの全ピン数をｎ本としたとき、メモリ
テスト用の規則パターンに関係するピンを＃ｉ〜
＃ｊとする。
まず、メモリをテストする場合には、上記した
ように＃ｉ〜＃ｊピンへ規則パターンＰを与える
だけではなく、のメモリへのアクセス内容に応
じ、第４図に示すrW，rRのように周辺ロジツクの
論理条件を＃ｉ〜＃ｊピン以外の残りのピンから
与えることがで必要となる。
ように＃ｉ〜＃ｊピンへ規則パターンＰを与える
だけではなく、のメモリへのアクセス内容に応
じ、第４図に示すrW，rRのように周辺ロジツクの
論理条件を＃ｉ〜＃ｊピン以外の残りのピンから
与えることがで必要となる。
例えば、メモリへのデータ書込み時には周辺ロ
ジツクに対してrWパターンを１ステツプでセツト
し、同じくデータ読出し時には周辺ロジツクに対
してrRパターンを２ステツプで与える。このよう
に規則パターンの内容に応じ、周辺ロジツクに対
して１ステツプもしくは２以上のステツプを要す
るパターンを規則パターンと併行して、または、
先行して与えられることが必要となる。
ジツクに対してrWパターンを１ステツプでセツト
し、同じくデータ読出し時には周辺ロジツクに対
してrRパターンを２ステツプで与える。このよう
に規則パターンの内容に応じ、周辺ロジツクに対
して１ステツプもしくは２以上のステツプを要す
るパターンを規則パターンと併行して、または、
先行して与えられることが必要となる。
しかしながら、上記の従来方式では、ランダム
パターンの発生中は規則パターンを停止し、また
規則パターン発生中はランダムパターン発生を停
止するようになつている。しかも上記LSIの＃ｉ
〜＃ｊピンは規則パターンとランダムパターンと
の切換えが、また残りのピンはそのままランダム
パターンの発生が可能な構成とはなつていない。
したがつて、ランダムパターンと規則パターンと
が更に複雑に組み合わされて発生されなければな
らないという要求に対応できなくなるという問題
点を有している。
パターンの発生中は規則パターンを停止し、また
規則パターン発生中はランダムパターン発生を停
止するようになつている。しかも上記LSIの＃ｉ
〜＃ｊピンは規則パターンとランダムパターンと
の切換えが、また残りのピンはそのままランダム
パターンの発生が可能な構成とはなつていない。
したがつて、ランダムパターンと規則パターンと
が更に複雑に組み合わされて発生されなければな
らないという要求に対応できなくなるという問題
点を有している。
本発明の目的は、上記した従来技術の欠点をな
くし、メモリ・ロジツクの両機能を内蔵したLSI
のテストを容易に実行することができる経済的で
効率的なテストパターン発生方法を提供すること
にある。
くし、メモリ・ロジツクの両機能を内蔵したLSI
のテストを容易に実行することができる経済的で
効率的なテストパターン発生方法を提供すること
にある。
本発明に係るテストパターン発生方法は、メモ
リテスト用規則パターンの発生手段とロジツクテ
スト用ランダムパターンの発生手段とを具備した
LSIテスタにより、メモリとロジツクが混在した
被試験LSIをテストする方法であつて、上記メモ
リテスト用規則パターンを上記被試験LSIのメモ
リテスト用ピンに印加し、該メモリに上記メモリ
テスト用規則パターンが印加されるために必要と
なる上記被試験LSI内のロジツクに印加するラダ
ムパターンを発生し、上記メモリテスト用規則パ
ターンの上記メモリテスト用ピンへの印加と併行
して、該メモリテスト用ピン以外のピンに対して
上記発生したランダムパターンを印加するもので
ある。
リテスト用規則パターンの発生手段とロジツクテ
スト用ランダムパターンの発生手段とを具備した
LSIテスタにより、メモリとロジツクが混在した
被試験LSIをテストする方法であつて、上記メモ
リテスト用規則パターンを上記被試験LSIのメモ
リテスト用ピンに印加し、該メモリに上記メモリ
テスト用規則パターンが印加されるために必要と
なる上記被試験LSI内のロジツクに印加するラダ
ムパターンを発生し、上記メモリテスト用規則パ
ターンの上記メモリテスト用ピンへの印加と併行
して、該メモリテスト用ピン以外のピンに対して
上記発生したランダムパターンを印加するもので
ある。
なお、その要点について補足説明をすると、規
則パターンをメモリに与えるために必要にとなる
コンデイシヨンパターンを格納した記憶手段また
は当該コンデイシヨンパターンの発生手段によ
り、上記規則パターンと並行して、または従属し
て当該コンデイシヨンパターンを発生しうるよう
にしたものである。
則パターンをメモリに与えるために必要にとなる
コンデイシヨンパターンを格納した記憶手段また
は当該コンデイシヨンパターンの発生手段によ
り、上記規則パターンと並行して、または従属し
て当該コンデイシヨンパターンを発生しうるよう
にしたものである。
以下、本発明の実施例を図に基づいて説明す
る。
る。
第５図は、本発明に係るテストパターン発生方
式によるLSIテスタの一実施例のブロツク図、第
６図は、その制御フイールドの構成図、第７図
は、同じく他の実施例のブロツク図、第８図は、
その制御フイールドの構成図、第９図は、同じ
く、その他の実施例のブロツク図、第１０図は、
その制御フイールドの構成図、第１１図は、同じ
く更に他の実施例のブロツク図である。
式によるLSIテスタの一実施例のブロツク図、第
６図は、その制御フイールドの構成図、第７図
は、同じく他の実施例のブロツク図、第８図は、
その制御フイールドの構成図、第９図は、同じ
く、その他の実施例のブロツク図、第１０図は、
その制御フイールドの構成図、第１１図は、同じ
く更に他の実施例のブロツク図である。
これらの図において、１１はマイクロプログラ
ムコントローラCNTを構成するシーケンコント
ローラ、１２は同じくプログラムカウンタ、１３
は同じくインストラクシヨンメモリ、１４は同じ
くインストラクシヨンデコーダ、１５は規則パタ
ーン発生器、１６，１６Ａはランダムパターン格
納メモリ、１７，１７Ａは周辺パターン格納メモ
リ、１８，１８Ａ，１８Ｂはマルチプレクサ、１
９は比較器、DUTは被試験デバイスである。
ムコントローラCNTを構成するシーケンコント
ローラ、１２は同じくプログラムカウンタ、１３
は同じくインストラクシヨンメモリ、１４は同じ
くインストラクシヨンデコーダ、１５は規則パタ
ーン発生器、１６，１６Ａはランダムパターン格
納メモリ、１７，１７Ａは周辺パターン格納メモ
リ、１８，１８Ａ，１８Ｂはマルチプレクサ、１
９は比較器、DUTは被試験デバイスである。
まず、第６図において、テストパターン発生手
順の制御をするマイクロプログラムの制御フイー
ルドは、マイクロプログラムコントローラCNT
の動作（ジヤンプ、サンブルーチン等）を指示す
るオペレーシヨンコードOPCと、ジヤンプ先ア
ドレスを与えるブランチアドレスBRANCH
ADDと、規則パターンを発生する規則パターン
発生器１５を制御するパターン情報PG、規則パ
ターンを与えているピン以外に与えるパターンの
発生の制御を行うパターン情報CB、LSIの全ピ
ンまたは必要なピンにランダムパターンを与える
ランダムパターン発生器１６の制御を行うパター
ン情報RBとからなる。更に、本実施例ではパタ
ーン情報（CB＋PG）と同RBとが交互に切り換
わるように２種類のフイールドフオーマツトとし
ているため、そのフオーマツト切換え用の制御情
報CTLを持ち、フオーマツト切換えに伴なつて
必要となる制御を行なつている。
順の制御をするマイクロプログラムの制御フイー
ルドは、マイクロプログラムコントローラCNT
の動作（ジヤンプ、サンブルーチン等）を指示す
るオペレーシヨンコードOPCと、ジヤンプ先ア
ドレスを与えるブランチアドレスBRANCH
ADDと、規則パターンを発生する規則パターン
発生器１５を制御するパターン情報PG、規則パ
ターンを与えているピン以外に与えるパターンの
発生の制御を行うパターン情報CB、LSIの全ピ
ンまたは必要なピンにランダムパターンを与える
ランダムパターン発生器１６の制御を行うパター
ン情報RBとからなる。更に、本実施例ではパタ
ーン情報（CB＋PG）と同RBとが交互に切り換
わるように２種類のフイールドフオーマツトとし
ているため、そのフオーマツト切換え用の制御情
報CTLを持ち、フオーマツト切換えに伴なつて
必要となる制御を行なつている。
このようにフオーマツトを２種類に分けた理由
は、例えば第４図の全ピンのランダムパターン
RA，RBの発生時にはフオーマツト２のパターン
情報RBを、また同規則パターンＰの発生時には
フオーマツト１のパターン情報（CB＋PG）を使
用するようにしたためである。これより、規則パ
ターンをパターン情報PGで、その周辺用のパタ
ーンをパターン情報CBで同一ステツプで発生制
御が可能となる。
は、例えば第４図の全ピンのランダムパターン
RA，RBの発生時にはフオーマツト２のパターン
情報RBを、また同規則パターンＰの発生時には
フオーマツト１のパターン情報（CB＋PG）を使
用するようにしたためである。これより、規則パ
ターンをパターン情報PGで、その周辺用のパタ
ーンをパターン情報CBで同一ステツプで発生制
御が可能となる。
このような制御方式によつて実際にパターンを
発生するための動作を第５図について説明する。
発生するための動作を第５図について説明する。
マイクロプログラムコントローラCNTからの
制御出力は、それぞれ、規則パターン発生回路１
５、ランダムパターン格納メモリ１６、周辺パタ
ーン格納メモリ１７に入力される。入力は、第６
図の制御フイールドの各パターン情報PG、RB、
CBに相当する。
制御出力は、それぞれ、規則パターン発生回路１
５、ランダムパターン格納メモリ１６、周辺パタ
ーン格納メモリ１７に入力される。入力は、第６
図の制御フイールドの各パターン情報PG、RB、
CBに相当する。
マルチプレクサ１８Ａの出力は、規則パターン
を必要とする、被試験デバイスDUTの＃ｉ〜
＃ｊピンに接続され、規則パターン発生回路１５
の出力とランダムパターン格納メモリ１６の出力
とを切換える。マルチプレクサ１８Ｂの出力は、
被試験デバイスDUTの＃ｉ〜＃ｊピン以外のピ
ンに接続され、ランダムパターン格納メモリ１６
の出力と周辺パターン格納メモリ１７の出力とを
切換える。マルチプレクサ１８Ａ，１８Ｂの切換
えはインストランクシヨンメモリ１３に格納され
た制御フイールドの制御情報CTLによつて行わ
れマルチプレクサ１８Ａ，１８Ｂの出力の一部は
期待値として比較器１９に印加され、そこで被試
験デバイスDUTからの出力データとの比較判定
が行われる。
を必要とする、被試験デバイスDUTの＃ｉ〜
＃ｊピンに接続され、規則パターン発生回路１５
の出力とランダムパターン格納メモリ１６の出力
とを切換える。マルチプレクサ１８Ｂの出力は、
被試験デバイスDUTの＃ｉ〜＃ｊピン以外のピ
ンに接続され、ランダムパターン格納メモリ１６
の出力と周辺パターン格納メモリ１７の出力とを
切換える。マルチプレクサ１８Ａ，１８Ｂの切換
えはインストランクシヨンメモリ１３に格納され
た制御フイールドの制御情報CTLによつて行わ
れマルチプレクサ１８Ａ，１８Ｂの出力の一部は
期待値として比較器１９に印加され、そこで被試
験デバイスDUTからの出力データとの比較判定
が行われる。
ランダムパターン格納メモリ１６、周辺パター
ン格納メモリ１７には、テスト開始前にDA
（Desigh Automation 設計自動化）またはマニ
ユアルプログラミングで作成されたパターンデー
タが入力・格納されている。例えば、第４図のラ
ンダムパターンRA，RBの発生時には、マルチプ
レクサ１８Ａ，１８Ｂはランダムパターン格納メ
モリ１６の出力を選択する。
ン格納メモリ１７には、テスト開始前にDA
（Desigh Automation 設計自動化）またはマニ
ユアルプログラミングで作成されたパターンデー
タが入力・格納されている。例えば、第４図のラ
ンダムパターンRA，RBの発生時には、マルチプ
レクサ１８Ａ，１８Ｂはランダムパターン格納メ
モリ１６の出力を選択する。
周辺パターンデータを格納すべきメモリは、メ
モリアクセスのための条件セツトのデータであ
り、多くのパターン種類を要しないこともあるの
で、場合によつてはレジスタによつても実現が可
能である。その際、周辺パターン格納メモリ１７
の入力データは、アドレスではなく、単なる数ビ
ツトの制御信号でよい。
モリアクセスのための条件セツトのデータであ
り、多くのパターン種類を要しないこともあるの
で、場合によつてはレジスタによつても実現が可
能である。その際、周辺パターン格納メモリ１７
の入力データは、アドレスではなく、単なる数ビ
ツトの制御信号でよい。
次に、周辺ロジツク（場合によつては、同一
LSIチツプ内に存在する他のメモリへのアクセス
データになつている入力パターンも含む。）に対
する周辺パターンの格納に関する種々の位置付け
を他の実施例によつて示す。
LSIチツプ内に存在する他のメモリへのアクセス
データになつている入力パターンも含む。）に対
する周辺パターンの格納に関する種々の位置付け
を他の実施例によつて示す。
第７図、第８図によつて示した実施例は、周辺
パターンCBPをランダムパターンRBPとともに
ランダムパターンメモリ１６Ａの一部アドレス
（下位アドレス）内に含ませたものである。これ
により、マルチプレクサが１個だけ不要となる代
りに、ランダムパターン格納メモリ１６Ａのデー
タ容量が周辺パターンCBP分（アドレスCBの幅
分）だけ減らされている。なお、当然ながら本実
施例によつて第６図の機能は満足される。
パターンCBPをランダムパターンRBPとともに
ランダムパターンメモリ１６Ａの一部アドレス
（下位アドレス）内に含ませたものである。これ
により、マルチプレクサが１個だけ不要となる代
りに、ランダムパターン格納メモリ１６Ａのデー
タ容量が周辺パターンCBP分（アドレスCBの幅
分）だけ減らされている。なお、当然ながら本実
施例によつて第６図の機能は満足される。
更に、第９図、第１０図による実施例は、制御
フイールドにパターン情報CBを特に設けず、メ
モリ用パターン発生制御のためのパターン情報
PGの中のメモリコトロール制御部（MUTCTL）
を流用して周辺パターン格納メモリ１７の制御信
号としたものである。すなわち、メモリの
Read／Wrire（読出し／書込み）情報やCS（Chip
Select チツプセレクト）情報を利用している。
フイールドにパターン情報CBを特に設けず、メ
モリ用パターン発生制御のためのパターン情報
PGの中のメモリコトロール制御部（MUTCTL）
を流用して周辺パターン格納メモリ１７の制御信
号としたものである。すなわち、メモリの
Read／Wrire（読出し／書込み）情報やCS（Chip
Select チツプセレクト）情報を利用している。
以上の各実施例は、いずれも規則パターンに並
行してランダムパターンが発生されており、それ
らを選択するようにしている。
行してランダムパターンが発生されており、それ
らを選択するようにしている。
これに対して、第１１図の実施例は、第１０図
のようなマイクロプログラムのインストラクシヨ
ンメモリ出力を直接使わず、規則パターン発生回
路１５によつて発生された規則パターンの全部ま
たは一部を用いて周辺パターン格納メモリ１７Ａ
をアクセスするもので、規則パターン発生回路１
５で発生されたメモリアドレスやデータの値によ
り、従属的に周辺ロジツクパターンを変化させる
ものである。例えば、あるアドレス以上のメモリ
出力データは、それ以下のアドレスによる出力デ
ータとは異なつたピンに出力させるようにしてい
る。
のようなマイクロプログラムのインストラクシヨ
ンメモリ出力を直接使わず、規則パターン発生回
路１５によつて発生された規則パターンの全部ま
たは一部を用いて周辺パターン格納メモリ１７Ａ
をアクセスするもので、規則パターン発生回路１
５で発生されたメモリアドレスやデータの値によ
り、従属的に周辺ロジツクパターンを変化させる
ものである。例えば、あるアドレス以上のメモリ
出力データは、それ以下のアドレスによる出力デ
ータとは異なつたピンに出力させるようにしてい
る。
このように、以上の各実施例においては、メモ
リをテストする規則パターンとロジツクをテスト
するランダムパターンとを各独立に並行して同時
もしくは順次に、または規則パターン印加のため
の周辺ロジツクテストパターンを規則パターンに
従属する形で制御可能としているので、メモリ・
ロジツク両機能を内蔵したLSIのテストが可能と
なるものである。もちろん、従来通り、メモリ
LSI、ロジツクLSIに対するパターン発生も可能
である。
リをテストする規則パターンとロジツクをテスト
するランダムパターンとを各独立に並行して同時
もしくは順次に、または規則パターン印加のため
の周辺ロジツクテストパターンを規則パターンに
従属する形で制御可能としているので、メモリ・
ロジツク両機能を内蔵したLSIのテストが可能と
なるものである。もちろん、従来通り、メモリ
LSI、ロジツクLSIに対するパターン発生も可能
である。
なお、メモリ・ロジツクの両機能を内蔵したユ
ニツトとして回路基板も考えられるが、これに対
するパターン発生方式として有効となるものであ
る。
ニツトとして回路基板も考えられるが、これに対
するパターン発生方式として有効となるものであ
る。
以上、詳細に説明したように、本発明によれ
ば、メモリ・ロジツクの両機能を内蔵したLSIの
テストをも容易に実行することができるので、
LSIテストの経済化、効率化に顕著な効果が得ら
れる。
ば、メモリ・ロジツクの両機能を内蔵したLSIの
テストをも容易に実行することができるので、
LSIテストの経済化、効率化に顕著な効果が得ら
れる。
第１図は、テストパターン発生手順の一例の説
明図、第２図は、従来のテストパターン発生方式
によるLSIテスタの一例のブロツク図、第３図
は、複合機能のLSIの一例の概念図、第４図は、
そのテストパターン発生手順の一例の説明図、第
５図は、本発明に係るテストパターン発生方式に
よるLSIテスタの一実施例のブロツク図、第６図
は、その制御フイールドの構成図、第７図は、同
じく他の実施例のブロツク図、第８図は、その制
御フイールドの構成図、第９図は、同じく、その
他の実施例のブロツク図、第１０図は、その制御
フイールドの構成図、第１１図は、同じく更に他
の実施例のブロツク図である。 １１……シーケンスコントローラ、１２……プ
ログラムカウンタ、１３……インストラクシヨン
メモリ、１４……インストラクシヨデコーダ、１
５……規則パターン発生器、１６，１６Ａ……ラ
ンダムパターン格納メモリ、１７，１７Ａ……周
辺パターン格納メモリ、１８，１８Ａ，１８Ｂ…
…マルチプレクサ、１９……比較器、DUT……
被試験デバイス。
明図、第２図は、従来のテストパターン発生方式
によるLSIテスタの一例のブロツク図、第３図
は、複合機能のLSIの一例の概念図、第４図は、
そのテストパターン発生手順の一例の説明図、第
５図は、本発明に係るテストパターン発生方式に
よるLSIテスタの一実施例のブロツク図、第６図
は、その制御フイールドの構成図、第７図は、同
じく他の実施例のブロツク図、第８図は、その制
御フイールドの構成図、第９図は、同じく、その
他の実施例のブロツク図、第１０図は、その制御
フイールドの構成図、第１１図は、同じく更に他
の実施例のブロツク図である。 １１……シーケンスコントローラ、１２……プ
ログラムカウンタ、１３……インストラクシヨン
メモリ、１４……インストラクシヨデコーダ、１
５……規則パターン発生器、１６，１６Ａ……ラ
ンダムパターン格納メモリ、１７，１７Ａ……周
辺パターン格納メモリ、１８，１８Ａ，１８Ｂ…
…マルチプレクサ、１９……比較器、DUT……
被試験デバイス。
Claims (1)
- 【特許請求の範囲】 １ メモリテスト用規則パターンの発生手段とロ
ジツクテスト用ランダムパターンの発生手段とを
具備したLSIテスタにより、メモリとロジツクが
混在した被試験LSIをテストする方法であつて、
上記メモリテスト用規則パターンを上記被試験
LSIのメモリテスト用ピンに印加し、該メモリに
上記メモリテスト用規則パターンが印加されるた
めに必要となる上記被試験LSI内のロジツクに印
加するランダムパターンを発生し、上記メモリテ
スト用規則パターンの上記メモリテスト用ピンへ
の印加と併行して、該メモリテスト用ピン以外の
ピンに対して上記発生したランダムパターンを印
加することを特徴とするテストパターン発生方
法。 ２ 上記ランダムパターンの発生が、上記メモリ
テスト用規則パターンを上記メモリに印加するた
めに必要な処理パターンの読み出しアドレスを制
御することにより発生するものであることを特徴
とする第１項記載のテストパターン発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202751A JPS6095369A (ja) | 1983-10-31 | 1983-10-31 | テストパターン発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202751A JPS6095369A (ja) | 1983-10-31 | 1983-10-31 | テストパターン発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095369A JPS6095369A (ja) | 1985-05-28 |
| JPH0535391B2 true JPH0535391B2 (ja) | 1993-05-26 |
Family
ID=16462558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202751A Granted JPS6095369A (ja) | 1983-10-31 | 1983-10-31 | テストパターン発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095369A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756503B2 (ja) * | 1985-11-26 | 1995-06-14 | 株式会社日立製作所 | 論理回路診断方法 |
| JPS63177772U (ja) * | 1987-05-08 | 1988-11-17 | ||
| DE69020155D1 (de) * | 1990-09-15 | 1995-07-20 | Ibm | Procede et appareil pour tester des circuits integres a grande integration. |
| JPH10319095A (ja) * | 1997-05-22 | 1998-12-04 | Mitsubishi Electric Corp | 半導体テスト装置 |
| JP4722743B2 (ja) * | 2006-03-28 | 2011-07-13 | 本田技研工業株式会社 | ステアリングハンガービーム構造 |
| JP4897592B2 (ja) * | 2007-07-03 | 2012-03-14 | 本田技研工業株式会社 | ステアリングコラム支持構造 |
-
1983
- 1983-10-31 JP JP58202751A patent/JPS6095369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095369A (ja) | 1985-05-28 |
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