JPH05343668A - 半導体装置、半導体集積回路、及びそれらの製造方法 - Google Patents
半導体装置、半導体集積回路、及びそれらの製造方法Info
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- JPH05343668A JPH05343668A JP14952292A JP14952292A JPH05343668A JP H05343668 A JPH05343668 A JP H05343668A JP 14952292 A JP14952292 A JP 14952292A JP 14952292 A JP14952292 A JP 14952292A JP H05343668 A JPH05343668 A JP H05343668A
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Abstract
(57)【要約】
【目的】 静電気ストレスからＭＯＳ形半導体装置のゲ
ート酸化膜を保護するための保護ダイオード構造及びそ
の製造方法を提供する。 【構成】 第１の導電型基板上に形成された第２の導電
型拡散領域の外周部より離れた直下に、接合が平面を形
成するように部分的に第１の導電型不純物濃度が高濃度
となる領域を持つことを特徴とする半導体装置。およ
び、高濃度の第１の導電型不純物層をコンタクトホール
に対してセルフアラインで形成すること特徴とする半導
体装置の製造方法。
ート酸化膜を保護するための保護ダイオード構造及びそ
の製造方法を提供する。 【構成】 第１の導電型基板上に形成された第２の導電
型拡散領域の外周部より離れた直下に、接合が平面を形
成するように部分的に第１の導電型不純物濃度が高濃度
となる領域を持つことを特徴とする半導体装置。およ
び、高濃度の第１の導電型不純物層をコンタクトホール
に対してセルフアラインで形成すること特徴とする半導
体装置の製造方法。
Description
【０００１】
【産業上の利用分野】ＭＯＳ形半導体装置、特に集積回
路を形成する半導体装置の静電保護ダイオードの構造及
びその製造方法に関する。
路を形成する半導体装置の静電保護ダイオードの構造及
びその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ形半導体集積回路の静電保
護の方法としては、次に挙げられるような方法が一般に
用いられている。
護の方法としては、次に挙げられるような方法が一般に
用いられている。
【０００３】基本的には、静電気ストレスが半導体集積
回路の入出力端子に印加された場合、ある一定の電圧以
上になるとブレークし電荷を逃がすことにより静電気ス
トレスから保護する方法を採る。そのために、集積回路
中に形成されているトランジスタのオフブレークを用い
たり、回路中にダイオードを形成し、その逆方向ブレー
クを用いる方法が広く用いられている。
回路の入出力端子に印加された場合、ある一定の電圧以
上になるとブレークし電荷を逃がすことにより静電気ス
トレスから保護する方法を採る。そのために、集積回路
中に形成されているトランジスタのオフブレークを用い
たり、回路中にダイオードを形成し、その逆方向ブレー
クを用いる方法が広く用いられている。
【０００４】現在では、設計の容易さから敷き詰められ
たトランジスタの一つを保護ダイオ−ドとして、また、
出力段のトランジスタのゲート膜保護は出力段トランジ
スタ自体のドレインブレーク耐圧により行なっているの
が一般的である。
たトランジスタの一つを保護ダイオ−ドとして、また、
出力段のトランジスタのゲート膜保護は出力段トランジ
スタ自体のドレインブレーク耐圧により行なっているの
が一般的である。
【０００５】このブレーク耐圧をコントロールする方法
としては、接合を形成する２種類の導電型領域のうち濃
度の薄い領域（通常は基板）の不純物濃度を変化させる
ことにより大きくコントロールできる。
としては、接合を形成する２種類の導電型領域のうち濃
度の薄い領域（通常は基板）の不純物濃度を変化させる
ことにより大きくコントロールできる。
【０００６】従って、ゲート酸化膜厚が２０ｎｍ程度の
サブミクロンルールの半導体集積回路（保護ダイオ−ド
耐圧に換算して１５Ｖ程度）までこの方法により静電気
ストレスに対する対策として用いられてきた。
サブミクロンルールの半導体集積回路（保護ダイオ−ド
耐圧に換算して１５Ｖ程度）までこの方法により静電気
ストレスに対する対策として用いられてきた。
【０００７】
【発明が解決しようとする課題】ところで半導体集積回
路に要求される微細化・高集積化・高密度化・高速度化
を進めていく時、高速化及び微細化のためにゲート絶縁
膜は薄くしていく必要がある。そのために半導体集積回
路は静電気ストレスに対して弱くなっていくことにな
る。従ってその場合、保護ダイオ−ドのブレーク電圧を
下げる必要が出てくる。この時、それを下げる方法とし
ては一般的には基板濃度を上げるという手段が必要とな
る。しかし、静電気ストレスに対する耐性を維持するた
めにブレーク電圧を低くしていく要求に沿って基板濃度
を上げていくとドレインの接合容量が増加し高速化を妨
げ、さらに接合部を流れるジャンクションリーク電流を
抑えることはできなくなるために素子数を増加させてい
くと消費電力が急激に増加し発熱等の問題を生じるため
に高集積化が次第に困難となってくる。
路に要求される微細化・高集積化・高密度化・高速度化
を進めていく時、高速化及び微細化のためにゲート絶縁
膜は薄くしていく必要がある。そのために半導体集積回
路は静電気ストレスに対して弱くなっていくことにな
る。従ってその場合、保護ダイオ−ドのブレーク電圧を
下げる必要が出てくる。この時、それを下げる方法とし
ては一般的には基板濃度を上げるという手段が必要とな
る。しかし、静電気ストレスに対する耐性を維持するた
めにブレーク電圧を低くしていく要求に沿って基板濃度
を上げていくとドレインの接合容量が増加し高速化を妨
げ、さらに接合部を流れるジャンクションリーク電流を
抑えることはできなくなるために素子数を増加させてい
くと消費電力が急激に増加し発熱等の問題を生じるため
に高集積化が次第に困難となってくる。
【０００８】従って、静電気ストレスに対する耐性と消
費電力がトレードオフの関係となり、ゲート酸化膜厚が
２０ｎｍ以下且つ設計ルールがサブミクロンルール以下
のデバイスを用いた集積回路は実質上作製不可能となっ
てしまうという問題が生じる。
費電力がトレードオフの関係となり、ゲート酸化膜厚が
２０ｎｍ以下且つ設計ルールがサブミクロンルール以下
のデバイスを用いた集積回路は実質上作製不可能となっ
てしまうという問題が生じる。
【０００９】このためには保護ダイオ−ドとして用いる
接合部分のダイオードだけダイオ−ド耐圧を下げる方法
が考えられる。しかし、保護ダイオ−ド領域の基板濃度
のみを高くするという方法は、従来の方法では部分的な
導電型不純物濃度のコントロールが必要であり製造工程
をいたずらに増加させるのみならず、微細化が進むと層
間の膜厚が薄くなりさらに拡散層も薄くなって来ると上
層を走る配線層からの電界の影響も大きくなるため、製
造時のプロセスばらつきによる耐圧ばらつきが大きくな
ってしまうという問題を有する。
接合部分のダイオードだけダイオ−ド耐圧を下げる方法
が考えられる。しかし、保護ダイオ−ド領域の基板濃度
のみを高くするという方法は、従来の方法では部分的な
導電型不純物濃度のコントロールが必要であり製造工程
をいたずらに増加させるのみならず、微細化が進むと層
間の膜厚が薄くなりさらに拡散層も薄くなって来ると上
層を走る配線層からの電界の影響も大きくなるため、製
造時のプロセスばらつきによる耐圧ばらつきが大きくな
ってしまうという問題を有する。
【００１０】そこで、本発明は製造コストを著しく増加
させないで高速且つ高集積な半導体集積回路に供するた
めのリーク電流の少ない、そしてブレーク耐圧の安定し
た半導体装置を提供することを目的とする。
させないで高速且つ高集積な半導体集積回路に供するた
めのリーク電流の少ない、そしてブレーク耐圧の安定し
た半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】課題を解決するために、
第１の導電型基板表面の所望の領域に形成された第２の
導電型拡散領域と、該第２の導電型拡散領域直下の１部
分に隣接して形成された第１の導電型不純物濃度が基板
より高濃度となる領域と、を持つこと特徴とする半導体
装置及びそれを入出力回路に用いた半導体集積回路とす
る事を特徴とする。
第１の導電型基板表面の所望の領域に形成された第２の
導電型拡散領域と、該第２の導電型拡散領域直下の１部
分に隣接して形成された第１の導電型不純物濃度が基板
より高濃度となる領域と、を持つこと特徴とする半導体
装置及びそれを入出力回路に用いた半導体集積回路とす
る事を特徴とする。
【００１２】
【実施例】本発明の１実施例として図１に示す接合のブ
レーク耐圧を下げたＤＤＤ構造ＭＯＳトランジスタの構
造について、また図２に示すそのＤＤＤ構造ＭＯＳトラ
ンジスタの製造方法について、さらにまた図３にそれを
入力端子保護ダイオード及び出力端子保護ダイオードに
用いた集積回路について説明する。
レーク耐圧を下げたＤＤＤ構造ＭＯＳトランジスタの構
造について、また図２に示すそのＤＤＤ構造ＭＯＳトラ
ンジスタの製造方法について、さらにまた図３にそれを
入力端子保護ダイオード及び出力端子保護ダイオードに
用いた集積回路について説明する。
【００１３】図１はＰ形基板１００上に形成されたＮチ
ャネルＤＤＤ構造ＭＯＳトランジスタである。本実施例
においては素子分離にＬＯＣＯＳ素子分離１０１を用い
ており、ゲート膜１０２の厚みは本実施例では１５ｎｍ
としている。この場合ファウラー・ノルドハイム（Fowl
er-Nordheim)電流がゲート膜に飛び込むことによりゲー
ト膜破壊が起る為、ゲート電極に印加できる電圧はゲー
ト膜の膜質にも依るが通常１０〜１１Ｖが限界である。
ポリシリコンゲート電極１０３の寸法を１μｍとした場
合、パンチスルーを抑えるためにドレインの薄い拡散層
であるオフセット拡散層１０４の不純物濃度は１０17〜
１０18ｃｍ-3程度に抑える必要がある。この場合、なん
らかの原因（例えば静電気ノイズ）で基板の電位が負方
向に上昇してしまった場合、ドレイン接合のダイオード
耐圧はこの構造では１５〜２０Ｖとなりゲート膜に対す
るストレスは、ダイオード耐圧まで印加されることにな
るために、その限界を越えてしまう値となる。そこでダ
イオード耐圧の値を約１０Ｖとするためにドレインの濃
い拡散層１０５の下に隣接するように１０６に示す濃い
Ｐ形カウンタードープ領域を不純物濃度で５ｘ１０17ｃ
ｍ-3程度で形成してある。この拡散層は本実施例では層
間絶縁膜１０７形成後コンタクトホールのエッチング穴
に対して真下に形成されているために薄いドレイン拡散
層の角の領域には濃いＰ形領域との接合は形成されな
い。また、濃いドレイン拡散層の深さが本実施例では
０．１μｍ、濃いＰ形領域が０．１５〜０．２μｍの位
置にあり薄いドレイン拡散層の深さは０．３μｍに位置
している。尚、１０８で示すのはアルミニュウム配線で
ある。
ャネルＤＤＤ構造ＭＯＳトランジスタである。本実施例
においては素子分離にＬＯＣＯＳ素子分離１０１を用い
ており、ゲート膜１０２の厚みは本実施例では１５ｎｍ
としている。この場合ファウラー・ノルドハイム（Fowl
er-Nordheim)電流がゲート膜に飛び込むことによりゲー
ト膜破壊が起る為、ゲート電極に印加できる電圧はゲー
ト膜の膜質にも依るが通常１０〜１１Ｖが限界である。
ポリシリコンゲート電極１０３の寸法を１μｍとした場
合、パンチスルーを抑えるためにドレインの薄い拡散層
であるオフセット拡散層１０４の不純物濃度は１０17〜
１０18ｃｍ-3程度に抑える必要がある。この場合、なん
らかの原因（例えば静電気ノイズ）で基板の電位が負方
向に上昇してしまった場合、ドレイン接合のダイオード
耐圧はこの構造では１５〜２０Ｖとなりゲート膜に対す
るストレスは、ダイオード耐圧まで印加されることにな
るために、その限界を越えてしまう値となる。そこでダ
イオード耐圧の値を約１０Ｖとするためにドレインの濃
い拡散層１０５の下に隣接するように１０６に示す濃い
Ｐ形カウンタードープ領域を不純物濃度で５ｘ１０17ｃ
ｍ-3程度で形成してある。この拡散層は本実施例では層
間絶縁膜１０７形成後コンタクトホールのエッチング穴
に対して真下に形成されているために薄いドレイン拡散
層の角の領域には濃いＰ形領域との接合は形成されな
い。また、濃いドレイン拡散層の深さが本実施例では
０．１μｍ、濃いＰ形領域が０．１５〜０．２μｍの位
置にあり薄いドレイン拡散層の深さは０．３μｍに位置
している。尚、１０８で示すのはアルミニュウム配線で
ある。
【００１４】以上の構造の形成方法に付いて図２に主要
工程の断面図を示し、以下に説明する。
工程の断面図を示し、以下に説明する。
【００１５】図２（Ａ）は通常よく知られている方法に
より形成されたＤＤＤ構造のソース・ドレインまで形成
されたトランジスタの断面図である。そこまでの作成手
順としては次のようになる。
より形成されたＤＤＤ構造のソース・ドレインまで形成
されたトランジスタの断面図である。そこまでの作成手
順としては次のようになる。
【００１６】（１）基板２００は＜１００＞面から約５
度の角度をずらした面を持つＰ形で不純物濃度は５ｘ１
０16ｃｍ-3の物を用いる。
度の角度をずらした面を持つＰ形で不純物濃度は５ｘ１
０16ｃｍ-3の物を用いる。
【００１７】（２）ＬＯＣＯＳ膜２０１の膜厚は２００
ｎｍに形成する。
ｎｍに形成する。
【００１８】（３）ゲート酸化膜２０２の膜厚は１５ｎ
ｍとする。
ｍとする。
【００１９】（４）ポリシリコンゲート２０３のチャネ
ル方向の長さは１μｍに形成する。
ル方向の長さは１μｍに形成する。
【００２０】（５）その後、燐を加速エネルギー１２０
〜１５０ＫｅＶ・ドーズ量１０13〜１０14ｃｍ-2でイオ
ン注入し、９００〜１０００℃で３０分程度のアニール
を行い薄いドレイン拡散層であるオフセット拡散層２０
４をつくり、さらにもう一度燐を加速エネルギー約５０
ＫｅＶ・ドーズ量１０14〜１０15ｃｍ-3でイオン注入し
濃いドレイン拡散層２０５を形成する。
〜１５０ＫｅＶ・ドーズ量１０13〜１０14ｃｍ-2でイオ
ン注入し、９００〜１０００℃で３０分程度のアニール
を行い薄いドレイン拡散層であるオフセット拡散層２０
４をつくり、さらにもう一度燐を加速エネルギー約５０
ＫｅＶ・ドーズ量１０14〜１０15ｃｍ-3でイオン注入し
濃いドレイン拡散層２０５を形成する。
【００２１】その次に、図２（Ｂ）に示すように残りの
層を作成する。
層を作成する。
【００２２】（６）層間膜をＣＶＤ法によりデポジショ
ンする。
ンする。
【００２３】（７）その後、フォトリソグラフィーとエ
ッチングによりコンタクトホール２０６を形成する。
ッチングによりコンタクトホール２０６を形成する。
【００２４】（８）そのままフォトレジスト２０７を除
去せずにボロンを加速エネルギー１５０ＫｅＶ・ドーズ
量３ｘ１０11ｃｍ-2の条件でイオン注入しカウンタード
ープ層２０８を形成する。この、イオン注入の注入角度
は基板表面に対して垂直に行なう。
去せずにボロンを加速エネルギー１５０ＫｅＶ・ドーズ
量３ｘ１０11ｃｍ-2の条件でイオン注入しカウンタード
ープ層２０８を形成する。この、イオン注入の注入角度
は基板表面に対して垂直に行なう。
【００２５】（９）その後、硫酸にてフォトレジストを
除去する。
除去する。
【００２６】（１０）そして、約１０００℃で３０秒ほ
どラピッドサーマルアニールを行い、燐とボロンの活性
化を行なう。
どラピッドサーマルアニールを行い、燐とボロンの活性
化を行なう。
【００２７】（１１）さらにアルミ配線のためのアルミ
ニュウムのスパッタ及びフォトリソグラフィー・エッチ
ングを行なうことにより図１に示す半導体装置が得られ
る。
ニュウムのスパッタ及びフォトリソグラフィー・エッチ
ングを行なうことにより図１に示す半導体装置が得られ
る。
【００２８】以上のようにして得られた本発明によるＭ
ＯＳトランジスタを図３に示すように半導体集積回路の
出力段のＮチャネルＭＯＳトランジスタ及び、入力端子
のゲート保護ダイオード用トランジスタのみに用いた場
合の二段ＣＭＯＳのバッファー回路の半導体集積回路の
平面図を示す。以下に、このバッファー回路についてそ
の工程順に説明する。使用しているシリコンウエハーは
不純物濃度５ｘ１０16ｃｍ-3のＮ形を用いて、ウエハー
中にＰウエル領域３００を不純物濃度５ｘ１０16ｃｍ-3
で形成する。
ＯＳトランジスタを図３に示すように半導体集積回路の
出力段のＮチャネルＭＯＳトランジスタ及び、入力端子
のゲート保護ダイオード用トランジスタのみに用いた場
合の二段ＣＭＯＳのバッファー回路の半導体集積回路の
平面図を示す。以下に、このバッファー回路についてそ
の工程順に説明する。使用しているシリコンウエハーは
不純物濃度５ｘ１０16ｃｍ-3のＮ形を用いて、ウエハー
中にＰウエル領域３００を不純物濃度５ｘ１０16ｃｍ-3
で形成する。
【００２９】そしてＬＯＣＯＳ分離を用いて、Ｎチャネ
ルトランジスタを形成するフィールド３０６とＰウエル
の電位を取るフィールド３０４をＰウエル領域に、Ｐチ
ャネルトランジスタを形成するフィールド３０７とＮ基
板の電位を取るフィールド３０３をＮ基板領域に形成す
る。
ルトランジスタを形成するフィールド３０６とＰウエル
の電位を取るフィールド３０４をＰウエル領域に、Ｐチ
ャネルトランジスタを形成するフィールド３０７とＮ基
板の電位を取るフィールド３０３をＮ基板領域に形成す
る。
【００３０】ゲート酸化膜を厚さ１５ｎｍに形成した
後、ポリシリコン電極３０５をチャネル長１μｍに形成
した後に、Ｎチャネルトランジスタ形成領域とＮ基板と
の電位を取る領域に、燐をイオン注入し残りの領域には
ボロンをイオン注入し、アニールにより燐・ボロンの拡
散を行い不純物濃度１０17〜１０18ｃｍ-3、深さ０．３
μｍに形成する。その後、同様に燐・ボロンのイオン注
入を行い、不純物濃度１０20〜１０21ｃｍ-3、深さ０．
１μｍの濃い拡散領域を形成する。
後、ポリシリコン電極３０５をチャネル長１μｍに形成
した後に、Ｎチャネルトランジスタ形成領域とＮ基板と
の電位を取る領域に、燐をイオン注入し残りの領域には
ボロンをイオン注入し、アニールにより燐・ボロンの拡
散を行い不純物濃度１０17〜１０18ｃｍ-3、深さ０．３
μｍに形成する。その後、同様に燐・ボロンのイオン注
入を行い、不純物濃度１０20〜１０21ｃｍ-3、深さ０．
１μｍの濃い拡散領域を形成する。
【００３１】その後、層間膜を形成して、コンタクトホ
ール３０６・３０７をフォトリソグラフィー・エッチン
グ工程にて形成し、３０６で示すコンタクトホール以外
をフォトレジストでマスクしコンタクトホールにボロン
を加速エネルギー１５０ＫｅＶ・ドーズ量３ｘ１０11ｃ
ｍ-2の条件でイオン注入しカウンタードープ層を形成す
る。
ール３０６・３０７をフォトリソグラフィー・エッチン
グ工程にて形成し、３０６で示すコンタクトホール以外
をフォトレジストでマスクしコンタクトホールにボロン
を加速エネルギー１５０ＫｅＶ・ドーズ量３ｘ１０11ｃ
ｍ-2の条件でイオン注入しカウンタードープ層を形成す
る。
【００３２】最後に、アルミニュウム配線３０８・３０
９・３１０・３１１・３１２を行い、目的のバッファー
回路が得られる。尚、ＶDD端子は３１０、ＶSS端子は３
０８、入力端子は３０９、出力端子は３１１で示してい
る。
９・３１０・３１１・３１２を行い、目的のバッファー
回路が得られる。尚、ＶDD端子は３１０、ＶSS端子は３
０８、入力端子は３０９、出力端子は３１１で示してい
る。
【００３３】この場合、入出力端子にノイズにより高電
圧が印加された時ドレインの接合耐圧がゲート酸化膜の
破壊電圧より容易に低くできるためにＩＣの故障を防ぐ
ことができる。また、本発明のＤＤＤ構造ＭＯＳトラン
ジスタのリーク電流はトランジスタのソース・ドレイン
直下に全面でカウンタードープ領域を形成せず、コンタ
クトホール直下のみにカウンタードープ領域を形成した
為にリーク電流の増加は抑えられているが、さらに図３
に示すように内部のトランジスタを従来の構造のままに
することにより、半導体集積回路全体の徒なリーク電流
の増加を防いでいる。
圧が印加された時ドレインの接合耐圧がゲート酸化膜の
破壊電圧より容易に低くできるためにＩＣの故障を防ぐ
ことができる。また、本発明のＤＤＤ構造ＭＯＳトラン
ジスタのリーク電流はトランジスタのソース・ドレイン
直下に全面でカウンタードープ領域を形成せず、コンタ
クトホール直下のみにカウンタードープ領域を形成した
為にリーク電流の増加は抑えられているが、さらに図３
に示すように内部のトランジスタを従来の構造のままに
することにより、半導体集積回路全体の徒なリーク電流
の増加を防いでいる。
【００３４】
【発明の効果】形成されたダイオードはコンタクトホー
ルにセルフアラインで形成されるために、接合面が平面
となり拡散層の角の効果が無視でき、さらにコンタクト
の穴直下に接合が形成されるために配線の効果の一定に
できるために、接合の耐圧が一定になる。これは、ホッ
トキャリアによるトランジスタ特性の劣化を緩和するた
めの構造であるＤＤＤ構造やＬＤＤ構造といった従来の
ドレイン構造を用いた場合、接合耐圧が非常に高くなる
ため、特に効果的に耐圧を下げられる手段となる。そし
て、濃い拡散層に依る接合をコンタクトホール直下に限
定できるために濃い拡散層による接合の面積を小さくで
き、従ってリーク電流を小さいまま接合耐圧を低下でき
る。
ルにセルフアラインで形成されるために、接合面が平面
となり拡散層の角の効果が無視でき、さらにコンタクト
の穴直下に接合が形成されるために配線の効果の一定に
できるために、接合の耐圧が一定になる。これは、ホッ
トキャリアによるトランジスタ特性の劣化を緩和するた
めの構造であるＤＤＤ構造やＬＤＤ構造といった従来の
ドレイン構造を用いた場合、接合耐圧が非常に高くなる
ため、特に効果的に耐圧を下げられる手段となる。そし
て、濃い拡散層に依る接合をコンタクトホール直下に限
定できるために濃い拡散層による接合の面積を小さくで
き、従ってリーク電流を小さいまま接合耐圧を低下でき
る。
【００３５】また、この構造を形成するために必要な工
程はトランジスタ形成後のコンタクトホール形成時のフ
ォトリソグラフィー工程をイオン注入時のマスクとして
兼用する事もでき本実施例のＤＤＤ構造ＭＯＳトランジ
スタの場合ではイオン注入工程を１工程追加するのみで
行える為に製造コストの増加も抑えられる。
程はトランジスタ形成後のコンタクトホール形成時のフ
ォトリソグラフィー工程をイオン注入時のマスクとして
兼用する事もでき本実施例のＤＤＤ構造ＭＯＳトランジ
スタの場合ではイオン注入工程を１工程追加するのみで
行える為に製造コストの増加も抑えられる。
【００３６】また、本発明をＭＯＳトランジスタ集積回
路に用いた場合にも、Ｐチャネルトランジスタ若しくは
Ｎチャネルトランジスタの少なくとも一方に行なえば耐
圧をさげたトランジスタの側で印加されたストレス電圧
を逃がしてやることができ、さらに耐圧を下げないチャ
ネルのトランジスタに対してコンタクトマスクに対して
注入される不純物は殆ど影響を与えないために、工程数
としてはイオン注入１工程の増加で済む。さらに、工程
数はフォトリソグラフィー工程が１工程増加するが静電
気ノイズの乗り易い入力端子の保護ダイオードや出力段
のトランジスタのみに本発明の構造を用いれば、濃度の
高い拡散層の接合で生じるリーク電流の増加が最小限に
抑えたままで静電気耐性の向上が可能である。
路に用いた場合にも、Ｐチャネルトランジスタ若しくは
Ｎチャネルトランジスタの少なくとも一方に行なえば耐
圧をさげたトランジスタの側で印加されたストレス電圧
を逃がしてやることができ、さらに耐圧を下げないチャ
ネルのトランジスタに対してコンタクトマスクに対して
注入される不純物は殆ど影響を与えないために、工程数
としてはイオン注入１工程の増加で済む。さらに、工程
数はフォトリソグラフィー工程が１工程増加するが静電
気ノイズの乗り易い入力端子の保護ダイオードや出力段
のトランジスタのみに本発明の構造を用いれば、濃度の
高い拡散層の接合で生じるリーク電流の増加が最小限に
抑えたままで静電気耐性の向上が可能である。
【００３７】そして、本実施例のようにイオン注入の角
度を基板に対して垂直にすることで、小さなコンタクト
ホールからのイオン注入に対しても不純物濃度のコント
ロールが再現性良く行なうことが出来る。
度を基板に対して垂直にすることで、小さなコンタクト
ホールからのイオン注入に対しても不純物濃度のコント
ロールが再現性良く行なうことが出来る。
【００３８】尚、本実施例のＤＤＤ構造トランジスタに
おいてはＮチャネルＭＯＳトランジスタを例に挙げて説
明したが、ＰチャネルＭＯＳトランジスタに於いても同
様な方法で作成可能であることは言うまでもない。ま
た、ドレイン構造もＤＤＤ構造に限らず、ＬＤＤ構造の
ような高耐圧となるドレイン構造をもつトランジスタに
ならば効果は変わらない。
おいてはＮチャネルＭＯＳトランジスタを例に挙げて説
明したが、ＰチャネルＭＯＳトランジスタに於いても同
様な方法で作成可能であることは言うまでもない。ま
た、ドレイン構造もＤＤＤ構造に限らず、ＬＤＤ構造の
ような高耐圧となるドレイン構造をもつトランジスタに
ならば効果は変わらない。
【図面の簡単な説明】
【図１】 本発明の１実施例の半導体装置の断面図。
【図２】（Ａ），（Ｂ） 本発明の１実施例の半導体装
置の主要工程の断面図。
置の主要工程の断面図。
【図３】 本発明の１実施例の半導体集積回路の平面
図。
図。
１００．．．Ｐ型基板 １０１．．．ＬＯＣＯＳ素子分離膜 １０２．．．ゲート絶縁膜 １０３．．．ポリシリコンゲート電極 １０４．．．オフセット拡散層 １０５．．．ドレインの濃い拡散層 １０６．．．Ｐ型カウンタードープ領域 １０７．．．層間絶縁膜 １０８．．．アルミニューム配線 ２００．．．Ｐ型基板 ２０１．．．ＬＯＣＯＳ素子分離膜 ２０２．．．ゲート絶縁膜 ２０３．．．ポリシリコンゲート電極 ２０４．．．オフセット拡散層 ２０５．．．ドレインの濃い拡散層 ２０６．．．コンタクトホール ２０７．．．フォトレジスト ２０８．．．Ｐ型カウンタードープ領域 ３００．．．Ｐウエル領域 ３０１．．．Ｐチャネルトランジスタフィールド ３０２．．．Ｎチャネルトランジスタフィールド ３０３．．．Ｎ基板電位を取るためのフィールド ３０４．．．Ｐウエル電位を取るためのフィールド ３０５．．．ポリシリコンゲート電極 ３０６．．．カウンタードープの行われるコンタクトホ
ール ３０７．．．カウンタードープの行われないコンタクト
ホール ３０８．．．ＶSSアルミニュウム配線 ３０９．．．入力端子アルミニュウム配線 ３１０．．．ＶDDアルミニュウム配線 ３１１．．．出力端子アルミニュウム配線
ール ３０７．．．カウンタードープの行われないコンタクト
ホール ３０８．．．ＶSSアルミニュウム配線 ３０９．．．入力端子アルミニュウム配線 ３１０．．．ＶDDアルミニュウム配線 ３１１．．．出力端子アルミニュウム配線
Claims (10)
- 【請求項１】 半導体装置に於て、第１の導電型基板表
面の所望の領域に形成された第２の導電型拡散領域と、
該第２の導電型拡散領域直下の１部分に隣接して形成さ
れた第１の導電型不純物濃度が基板より高濃度となる領
域と、を持つことを特徴とする半導体装置。 - 【請求項２】 ＭＯＳ形トランジスタであり、前記第２
の導電型拡散領域は少なくともドレインであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記請求項２記載のＭＯＳ形トランジス
タがダブル・ディフューズド・ドレイン（ＤＤＤ）構造
であることを特徴とする請求項１または請求項２記載の
半導体装置。 - 【請求項４】 前記請求項２記載のＭＯＳ形トランジス
タがライトリー・ドープド・ドレイン（ＬＤＤ）構造で
あることを特徴とする請求項１または請求項２記載の半
導体装置。 - 【請求項５】 半導体装置に於て、第１の導電型基板表
面の所望の領域に形成された第２の導電型拡散領域上に
作られた電極コンタクト穴に対して、コンタクト穴直下
のみの領域の第２の導電型拡散領域の下に隣接して部分
的に第１の導電型不純物濃度が基板より高濃度となる領
域を持つことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 ＭＯＳ形の半導体装置を集積した集積回
路に於て、その入力端子に、第１の導電型基板表面の所
望の領域に形成された第２の導電型拡散領域と該第２の
導電型拡散領域直下の一部分に隣接して形成された第１
の導電型不純物濃度が基板より高濃度となる領域を持つ
ゲート保護用ダイオ−ドを持つことを特徴とする半導体
集積回路。 - 【請求項７】 ＭＯＳ形の半導体装置を集積した集積回
路に於て、出力段のみに、第１の導電型のドレイン拡散
領域とその第１の導電型拡散領域直下の１部分隣接して
形成された第２の導電型不純物濃度が基板より高濃度と
なる領域を持つ構造のドレインを持つトランジスタを用
いることを特徴とする半導体集積回路。 - 【請求項８】 第１の導電型の半導体基板表面に第２の
導電型の拡散層を形成する工程と、絶縁膜を形成する工
程と、絶縁膜にコンタクトホールをフォトリソグラフィ
ー・エッチングにより形成する工程と、コンタクトホー
ル直下の第２導電型拡散領域の下に隣接する位置にイオ
ン注入を用いて第１の導電型不純物が基板濃度より高く
なるように自己整合的に形成する工程及びその後の配線
層形成工程から成ることを特徴とする半導体装置の製造
方法。 - 【請求項９】 第１の導電型の半導体基板上に第２の導
電型の拡散層を形成する工程と、絶縁膜を形成する工程
と、絶縁膜にコンタクトホールをフォトリソグラフィー
・エッチングにより形成する工程と、コンタクトホール
直下の第２導電型拡散領域に注入角度が基板に対して垂
直であるイオン注入を用いて第１の導電型不純物が基板
濃度より高くなるように自己整合的に形成する工程及び
その後の配線層形成工程から成ることを特徴とする請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 基板が、半導体結晶面に対し５〜１０
度の角度でずれているものを用いることを特徴とした請
求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952292A JPH05343668A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置、半導体集積回路、及びそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952292A JPH05343668A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置、半導体集積回路、及びそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343668A true JPH05343668A (ja) | 1993-12-24 |
Family
ID=15476981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952292A Pending JPH05343668A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置、半導体集積回路、及びそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
-
1992
- 1992-06-09 JP JP14952292A patent/JPH05343668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
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