JPH05343621A - 電流検出機能付トランジスタ - Google Patents
電流検出機能付トランジスタInfo
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- JPH05343621A JPH05343621A JP13231592A JP13231592A JPH05343621A JP H05343621 A JPH05343621 A JP H05343621A JP 13231592 A JP13231592 A JP 13231592A JP 13231592 A JP13231592 A JP 13231592A JP H05343621 A JPH05343621 A JP H05343621A
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Abstract
(57)【要約】
【目的】 本発明は、マルチベース・マルチエミッタ構
造を採るＰＮＰ型の電流検出機能付トランジスタに関す
るものであり、その目的は、高精度な電流検出が可能な
電流検出機能付トランジスタを提供することにある。 【構成】 本発明は、Ｎ型メインベース領域１３とＮ型
センスベース領域１４との間に位置するＰ型シリコン基
板１１の表面を酸化して得られるシリコン酸化膜１２の
表面に、Ｐ+ 型ポリシリコン膜１７を形成し、さらに、
このＰ+ 型ポリシリコン膜１７をＮ型メインベース領域
１３に電気的に接続して成ることを特徴とするものであ
る。
造を採るＰＮＰ型の電流検出機能付トランジスタに関す
るものであり、その目的は、高精度な電流検出が可能な
電流検出機能付トランジスタを提供することにある。 【構成】 本発明は、Ｎ型メインベース領域１３とＮ型
センスベース領域１４との間に位置するＰ型シリコン基
板１１の表面を酸化して得られるシリコン酸化膜１２の
表面に、Ｐ+ 型ポリシリコン膜１７を形成し、さらに、
このＰ+ 型ポリシリコン膜１７をＮ型メインベース領域
１３に電気的に接続して成ることを特徴とするものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電流検出機能付トラン
ジスタに関するものであり、詳しくは、マルチベース・
マルチエミッタ構造を採る電流検出機能付トランジスタ
に係わるものである。
ジスタに関するものであり、詳しくは、マルチベース・
マルチエミッタ構造を採る電流検出機能付トランジスタ
に係わるものである。
【０００２】
【従来の技術】一般に、大電力スイッチングや大電力増
幅などに用いられるようなトランジスタには、その用途
の性質上、定格値を上回る過電流が流れたときに、その
過電流によって自らが破壊されるのを未然に防止するた
めの機能が具備されている。そして、その一例として
は、主電流を流すメイントランジスタ部とともに電流検
出用のセンストランジスタ部を設け、このセンストラン
ジスタ部によって過電流の発生を検出するようにしたマ
ルチベース・マルチエミッタ構造を採る電流検出機能付
トランジスタが知られている。
幅などに用いられるようなトランジスタには、その用途
の性質上、定格値を上回る過電流が流れたときに、その
過電流によって自らが破壊されるのを未然に防止するた
めの機能が具備されている。そして、その一例として
は、主電流を流すメイントランジスタ部とともに電流検
出用のセンストランジスタ部を設け、このセンストラン
ジスタ部によって過電流の発生を検出するようにしたマ
ルチベース・マルチエミッタ構造を採る電流検出機能付
トランジスタが知られている。
【０００３】図５は、従来のマルチベース・マルチエミ
ッタ構造を採るＰＮＰ型の電流検出機能付トランジスタ
の内部構造を示す縦断面図である。同図に示すように、
従来の電流検出機能付トランジスタは、Ｐ型不純物を所
定濃度に含有して成るＰ型シリコン基板１を母材として
構成されている。ただし、このＰ型シリコン基板１は、
原材料となるＰ型シリコンウェハの上方にエピタキシャ
ル成長を施すことによって得られたものである。そし
て、こうした状態を採るＰ型シリコン基板１は、実質的
に、この電流検出機能付トランジスタ全体のＰ型コレク
タ領域を成しており、そのＰ型シリコン基板１の裏面か
らはコレクタ端子Ｃが引き出されている。
ッタ構造を採るＰＮＰ型の電流検出機能付トランジスタ
の内部構造を示す縦断面図である。同図に示すように、
従来の電流検出機能付トランジスタは、Ｐ型不純物を所
定濃度に含有して成るＰ型シリコン基板１を母材として
構成されている。ただし、このＰ型シリコン基板１は、
原材料となるＰ型シリコンウェハの上方にエピタキシャ
ル成長を施すことによって得られたものである。そし
て、こうした状態を採るＰ型シリコン基板１は、実質的
に、この電流検出機能付トランジスタ全体のＰ型コレク
タ領域を成しており、そのＰ型シリコン基板１の裏面か
らはコレクタ端子Ｃが引き出されている。
【０００４】これに対し、Ｐ型シリコン基板１の表層部
には、Ｎ型不純物を所定濃度に含有して成るＮ型メイン
ベース領域２が所定の深度で形成されており、さらに、
そのＮ型メインベース領域２の表層部には、Ｐ型不純物
を高濃度に含有して成るＰ+型メインエミッタ領域３が
先のＮ型メインベース領域２の深度よりも浅い深度で形
成されている。そして、Ｎ型メインベース領域２の表面
からはメインベース端子ＢM が、Ｐ+ 型メインエミッタ
領域３の表面からはメインエミッタ端子ＥM がそれぞれ
引き出されており、以上のＰ型シリコン基板１（Ｐ型コ
レクタ領域）、Ｎ型メインベース領域２及びＰ+ 型メイ
ンエミッタ領域３を以って、この電流検出機能付トラン
ジスタに、主電流を流すＰＮＰ型のメイントランジスタ
部ＴM が構成されるようになる。
には、Ｎ型不純物を所定濃度に含有して成るＮ型メイン
ベース領域２が所定の深度で形成されており、さらに、
そのＮ型メインベース領域２の表層部には、Ｐ型不純物
を高濃度に含有して成るＰ+型メインエミッタ領域３が
先のＮ型メインベース領域２の深度よりも浅い深度で形
成されている。そして、Ｎ型メインベース領域２の表面
からはメインベース端子ＢM が、Ｐ+ 型メインエミッタ
領域３の表面からはメインエミッタ端子ＥM がそれぞれ
引き出されており、以上のＰ型シリコン基板１（Ｐ型コ
レクタ領域）、Ｎ型メインベース領域２及びＰ+ 型メイ
ンエミッタ領域３を以って、この電流検出機能付トラン
ジスタに、主電流を流すＰＮＰ型のメイントランジスタ
部ＴM が構成されるようになる。
【０００５】一方、メイントランジスタ部ＴM の側方
（図の左方）におけるＰ型シリコン基板１の表層部に
は、Ｎ型不純物を所定濃度に含有して成るＮ型センスベ
ース領域４が先のＮ型メインベース領域２と同等な形態
で形成されており、さらに、そのＮ型センスベース領域
４の表層部には、Ｐ型不純物を高濃度に含有して成るＰ
+型センスエミッタ領域５が先のＰ+ 型メインエミッタ
領域３と同等な形態で形成されている。そして、先のメ
イントランジスタ部ＴM における形態と同様に、Ｎ型セ
ンスベース領域４の表面からはセンスベース端子Ｂ
S が、Ｐ+ 型センスエミッタ領域５の表面からはセンス
エミッタ端子ＥS がそれぞれ引き出されており、以上の
Ｐ型シリコン基板１（Ｐ型コレクタ領域）、Ｎ型センス
ベース領域４及びＰ+ 型センスエミッタ領域５を以っ
て、電流検出用のＰＮＰ型のセンストランジスタ部ＴS
が構成されるようになる。
（図の左方）におけるＰ型シリコン基板１の表層部に
は、Ｎ型不純物を所定濃度に含有して成るＮ型センスベ
ース領域４が先のＮ型メインベース領域２と同等な形態
で形成されており、さらに、そのＮ型センスベース領域
４の表層部には、Ｐ型不純物を高濃度に含有して成るＰ
+型センスエミッタ領域５が先のＰ+ 型メインエミッタ
領域３と同等な形態で形成されている。そして、先のメ
イントランジスタ部ＴM における形態と同様に、Ｎ型セ
ンスベース領域４の表面からはセンスベース端子Ｂ
S が、Ｐ+ 型センスエミッタ領域５の表面からはセンス
エミッタ端子ＥS がそれぞれ引き出されており、以上の
Ｐ型シリコン基板１（Ｐ型コレクタ領域）、Ｎ型センス
ベース領域４及びＰ+ 型センスエミッタ領域５を以っ
て、電流検出用のＰＮＰ型のセンストランジスタ部ＴS
が構成されるようになる。
【０００６】なお、Ｐ型シリコン基板１の表面に選択的
に設置されているシリコン酸化膜６は、上述のＮ型メイ
ンベース領域２、Ｐ+ 型メインエミッタ領域３、Ｎ型セ
ンスベース領域４及びＰ+ 型センスエミッタ領域５を不
純物の熱拡散やイオン打込みなどによって部分的に形成
する際のマスクの役目もするものである。
に設置されているシリコン酸化膜６は、上述のＮ型メイ
ンベース領域２、Ｐ+ 型メインエミッタ領域３、Ｎ型セ
ンスベース領域４及びＰ+ 型センスエミッタ領域５を不
純物の熱拡散やイオン打込みなどによって部分的に形成
する際のマスクの役目もするものである。
【０００７】ここで、このようにメイントランジスタ部
ＴM とセンストランジスタ部ＴS とが構成されたＰＮＰ
型の電流検出機能付トランジスタは、さらに、そのメイ
ンエミッタ端子ＥM とセンスエミッタ端子ＥS との間に
所定の抵抗値を有するセンス抵抗ＲS を接続して初めて
電流検出機能が付加されるようになる。すなわち、この
電流検出機能付トランジスタの実動作時にセンス抵抗Ｒ
S の端子間電圧を実測し、その実測に基づく端子間電圧
によって電流が検出されるようになる。そして、以上に
より、マルチベース・マルチエミッタ構造を採るＰＮＰ
型の電流検出機能付トランジスタが構成されるようにな
る。
ＴM とセンストランジスタ部ＴS とが構成されたＰＮＰ
型の電流検出機能付トランジスタは、さらに、そのメイ
ンエミッタ端子ＥM とセンスエミッタ端子ＥS との間に
所定の抵抗値を有するセンス抵抗ＲS を接続して初めて
電流検出機能が付加されるようになる。すなわち、この
電流検出機能付トランジスタの実動作時にセンス抵抗Ｒ
S の端子間電圧を実測し、その実測に基づく端子間電圧
によって電流が検出されるようになる。そして、以上に
より、マルチベース・マルチエミッタ構造を採るＰＮＰ
型の電流検出機能付トランジスタが構成されるようにな
る。
【０００８】また、図６は、図５に示すトランジスタと
は導電型を反対として形成される、従来のマルチベース
・マルチエミッタ構造を採るＮＰＮ型の電流検出機能付
トランジスタの内部構造を示す縦断面図である。
は導電型を反対として形成される、従来のマルチベース
・マルチエミッタ構造を採るＮＰＮ型の電流検出機能付
トランジスタの内部構造を示す縦断面図である。
【０００９】同図に示すように、この電流検出機能付ト
ランジスタ全体のＮ型コレクタ領域を形成するＮ型シリ
コン基板２１の一方の表層部にはＰ型メインベース領域
２２が形成され、Ｐ型メインベース領域２２の表層部に
はＮ+ 型メインエミッタ領域２３が形成されている。そ
して、Ｎ型シリコン基板２１の他方の表層部には、Ｐ型
センスベース領域２４が形成され、Ｐ型センスベース領
域２４の表層部にはＮ + 型センスエミッタ領域２５が形
成されている。
ランジスタ全体のＮ型コレクタ領域を形成するＮ型シリ
コン基板２１の一方の表層部にはＰ型メインベース領域
２２が形成され、Ｐ型メインベース領域２２の表層部に
はＮ+ 型メインエミッタ領域２３が形成されている。そ
して、Ｎ型シリコン基板２１の他方の表層部には、Ｐ型
センスベース領域２４が形成され、Ｐ型センスベース領
域２４の表層部にはＮ + 型センスエミッタ領域２５が形
成されている。
【００１０】以上のＮ型シリコン基板２１（Ｎ型コレク
タ領域）、Ｐ型メインベース領域２２及びＮ+ 型メイン
エミッタ領域２３を以って、ＮＰＮ型のメイントランジ
スタ部ＴM が構成され、Ｎ型シリコン基板２１、Ｐ型セ
ンスベース領域２４及びＮ+型センスエミッタ領域２５
を以ってＮＰＮ型のセンストランジスタ部ＴS が構成さ
れている。
タ領域）、Ｐ型メインベース領域２２及びＮ+ 型メイン
エミッタ領域２３を以って、ＮＰＮ型のメイントランジ
スタ部ＴM が構成され、Ｎ型シリコン基板２１、Ｐ型セ
ンスベース領域２４及びＮ+型センスエミッタ領域２５
を以ってＮＰＮ型のセンストランジスタ部ＴS が構成さ
れている。
【００１１】また、各種半導体領域が形成されたＮ型シ
リコン基板２１の表面には、コンタクトホールを有する
シリコン酸化膜２６が選択的に設置されている。そし
て、Ｐ型メインベース領域２２の上面及びその周辺のシ
リコン酸化膜２６を覆ってメインベース電極２７が、Ｎ
+ 型メインエミッタ領域２３の上面及びその周辺のシリ
コン酸化膜２６を覆ってメインエミッタ電極２８が、Ｐ
型センスベース領域２４の上面及びその周辺のシリコン
酸化膜２６を覆ってセンスベース電極２９が、Ｎ + 型セ
ンスエミッタ領域２５の上面及びその周辺シリコン酸化
膜２６を覆ってセンスエミッタ電極３０が、各々アルミ
ニウムを用いて設置されている。
リコン基板２１の表面には、コンタクトホールを有する
シリコン酸化膜２６が選択的に設置されている。そし
て、Ｐ型メインベース領域２２の上面及びその周辺のシ
リコン酸化膜２６を覆ってメインベース電極２７が、Ｎ
+ 型メインエミッタ領域２３の上面及びその周辺のシリ
コン酸化膜２６を覆ってメインエミッタ電極２８が、Ｐ
型センスベース領域２４の上面及びその周辺のシリコン
酸化膜２６を覆ってセンスベース電極２９が、Ｎ + 型セ
ンスエミッタ領域２５の上面及びその周辺シリコン酸化
膜２６を覆ってセンスエミッタ電極３０が、各々アルミ
ニウムを用いて設置されている。
【００１２】メインベース電極２７からはメインベース
端子ＢM が、メインエミッタ電極２８からはメインエミ
ッタ端子ＥM が、センスベース電極２９からはセンスベ
ース電極ＢS が、センスエミッタ電極３０からはセンス
エミッタ端子ＥS が、各々引き出されており、センスエ
ミッタ端子ＥS とメインエミッタ端子ＥM は、それらの
間に所定の抵抗値を有するセンス抵抗ＲS が接続される
とともに共通のエミッタ端子Ｅに接続され、Ｎ型シリコ
ン基板２１の裏面からは、コレクタ端子Ｃが引き出され
ている。
端子ＢM が、メインエミッタ電極２８からはメインエミ
ッタ端子ＥM が、センスベース電極２９からはセンスベ
ース電極ＢS が、センスエミッタ電極３０からはセンス
エミッタ端子ＥS が、各々引き出されており、センスエ
ミッタ端子ＥS とメインエミッタ端子ＥM は、それらの
間に所定の抵抗値を有するセンス抵抗ＲS が接続される
とともに共通のエミッタ端子Ｅに接続され、Ｎ型シリコ
ン基板２１の裏面からは、コレクタ端子Ｃが引き出され
ている。
【００１３】以上により、マルチベース・マルチエミッ
タ構造を採るＮＰＮ型の電流検出機能付トランジスタが
構成され、センス抵抗ＲS の端子間電圧を実測し、その
実測に基づく端子間電圧によって電流が検出される。
タ構造を採るＮＰＮ型の電流検出機能付トランジスタが
構成され、センス抵抗ＲS の端子間電圧を実測し、その
実測に基づく端子間電圧によって電流が検出される。
【００１４】
【発明が解決しようとする課題】ところで、図５に示し
た従来のマルチベース・マルチエミッタ構造を採るＰＮ
Ｐ型の電流検出機能付トランジスタでは、そのＰ型シリ
コン基板１のＰ型不純物の表面濃度は低く、しかも、Ｐ
型シリコン基板１とその表面に設置されているシリコン
酸化膜６との界面の表面準位密度ＱSSは通常プラスの値
をとることから、Ｐ型シリコン基板１の表面近傍はＰ型
からＮ型へと反転した状態となっている。このため、Ｎ
型メインベース領域２とＮ型センスベース領域４との間
に位置するＰ型シリコン基板１の表面近傍には、デプレ
ッション型の寄生ＮチャネルＭＯＳトランジスタ（図示
せず）が生成されてしまう。
た従来のマルチベース・マルチエミッタ構造を採るＰＮ
Ｐ型の電流検出機能付トランジスタでは、そのＰ型シリ
コン基板１のＰ型不純物の表面濃度は低く、しかも、Ｐ
型シリコン基板１とその表面に設置されているシリコン
酸化膜６との界面の表面準位密度ＱSSは通常プラスの値
をとることから、Ｐ型シリコン基板１の表面近傍はＰ型
からＮ型へと反転した状態となっている。このため、Ｎ
型メインベース領域２とＮ型センスベース領域４との間
に位置するＰ型シリコン基板１の表面近傍には、デプレ
ッション型の寄生ＮチャネルＭＯＳトランジスタ（図示
せず）が生成されてしまう。
【００１５】その結果、この電流検出機能付トランジス
タの使用形態がＮ型メインベース領域２とＮ型センスベ
ース領域４との間に電位差を生じさせるような場合、例
えばターンオン時，ターンオフ時にあっては、それら双
方の間に、上述のデプレッション型の寄生ＮチャネルＭ
ＯＳトランジスタを介して不要なリーク電流が流れてし
まい、これに伴い、Ｎ型メインベース領域２及びＮ型セ
ンスベース領域４に流れるベース電流も共に変化してし
まうことになる。これでは、この電流検出機能付トラン
ジスタによっては高精度な電流検出を期待することがで
きず、定格値を上回る過電流が流れたときにこれに充分
に対処することも不可能となる。
タの使用形態がＮ型メインベース領域２とＮ型センスベ
ース領域４との間に電位差を生じさせるような場合、例
えばターンオン時，ターンオフ時にあっては、それら双
方の間に、上述のデプレッション型の寄生ＮチャネルＭ
ＯＳトランジスタを介して不要なリーク電流が流れてし
まい、これに伴い、Ｎ型メインベース領域２及びＮ型セ
ンスベース領域４に流れるベース電流も共に変化してし
まうことになる。これでは、この電流検出機能付トラン
ジスタによっては高精度な電流検出を期待することがで
きず、定格値を上回る過電流が流れたときにこれに充分
に対処することも不可能となる。
【００１６】上記においては、表面準位密度ＱSSがプラ
スの値をとる通常の場合を例示したが、製造工程におい
てバラツキが生じ、表面準位密度ＱSSがマイナスの値を
とることがある。
スの値をとる通常の場合を例示したが、製造工程におい
てバラツキが生じ、表面準位密度ＱSSがマイナスの値を
とることがある。
【００１７】このような場合には、図６に示したＮＰＮ
型の電流検出機能付トランジスタでは、Ｐ型メインベー
ス領域２２とＰ型センスベース領域２４との間に位置す
るＮ型シリコン基板２１の表面近傍は、Ｎ型からＰ型へ
と反転した状態となり、通常はエンハンスメント型であ
った寄生ＭＯＳトランジスタがデプレション型のＰチャ
ネルＭＯＳトランジスタとなってしまうことがある。
型の電流検出機能付トランジスタでは、Ｐ型メインベー
ス領域２２とＰ型センスベース領域２４との間に位置す
るＮ型シリコン基板２１の表面近傍は、Ｎ型からＰ型へ
と反転した状態となり、通常はエンハンスメント型であ
った寄生ＭＯＳトランジスタがデプレション型のＰチャ
ネルＭＯＳトランジスタとなってしまうことがある。
【００１８】このため、例えばターンオン時，ターンオ
フ時にＰ型メインベース領域２２とＰ型センスベース領
域２４との間に電位差が生じると、過渡的に上述のデプ
レッション型の寄生ＰチャネルＭＯＳトランジスタを介
して不要なリーク電流が流れてしまい、結局図５に示し
た従来例と同様に、高精度な電流検出ができないことが
あった。
フ時にＰ型メインベース領域２２とＰ型センスベース領
域２４との間に電位差が生じると、過渡的に上述のデプ
レッション型の寄生ＰチャネルＭＯＳトランジスタを介
して不要なリーク電流が流れてしまい、結局図５に示し
た従来例と同様に、高精度な電流検出ができないことが
あった。
【００１９】本発明は、このような実情に鑑みて為され
たものであり、その目的は、高精度な電流検出が可能な
電流検出機能付トランジスタを提供することにある。
たものであり、その目的は、高精度な電流検出が可能な
電流検出機能付トランジスタを提供することにある。
【００２０】
【課題を解決するための手段】第１の発明は、Ｐ型不純
物を含有して成るシリコン基板の表層部に、Ｎ型不純物
を含有して成るメインベース領域及びセンスベース領域
を所定の距離を隔て所定の深度で形成するとともに、前
記メインベース領域及び前記センスベース領域の表層部
に前記シリコン基板の表層部におけるＰ型不純物の濃度
よりも充分に高い濃度のＰ型不純物を含有して成るメイ
ンエミッタ領域及びセンスエミッタ領域を所定の深度で
形成して成る電流検出機能付トランジスタにおいて、前
記メインベース領域と前記センスベース領域との間に位
置する前記シリコン基板の表面を酸化して得られるシリ
コン酸化膜の表面に、Ｐ型不純物を含有して成るポリシ
リコン膜を形成し、該ポリシリコン膜を接地電位となる
所定の半導体領域又はベース領域に電気的に接続して成
ることを特徴とする。
物を含有して成るシリコン基板の表層部に、Ｎ型不純物
を含有して成るメインベース領域及びセンスベース領域
を所定の距離を隔て所定の深度で形成するとともに、前
記メインベース領域及び前記センスベース領域の表層部
に前記シリコン基板の表層部におけるＰ型不純物の濃度
よりも充分に高い濃度のＰ型不純物を含有して成るメイ
ンエミッタ領域及びセンスエミッタ領域を所定の深度で
形成して成る電流検出機能付トランジスタにおいて、前
記メインベース領域と前記センスベース領域との間に位
置する前記シリコン基板の表面を酸化して得られるシリ
コン酸化膜の表面に、Ｐ型不純物を含有して成るポリシ
リコン膜を形成し、該ポリシリコン膜を接地電位となる
所定の半導体領域又はベース領域に電気的に接続して成
ることを特徴とする。
【００２１】また、第２の発明は、第１の導電型不純物
を含有して成るシリコン基板の表層部に第２の導電型不
純物を含有して成るメインベース領域及びセンスベース
領域を所定の距離を隔て所定の深度で形成するととも
に、前記メインベース領域及び前記センスベース領域の
表層部に前記シリコン基板の表層部における第１の導電
型不純物の濃度よりも充分に高い濃度の第１の導電型不
純物を含有して成るメインエミッタ領域及びセンスエミ
ッタ領域を所定の深度で形成して成る電流検出機能付ト
ランジスタにおいて、前記メインベース領域と前記セン
スベース領域との間に位置する前記シリコン基板の表面
を酸化して得られるシリコン酸化膜の表面に電極を形成
し、該電極を電源に電気的に接続して成ることを特徴と
する。
を含有して成るシリコン基板の表層部に第２の導電型不
純物を含有して成るメインベース領域及びセンスベース
領域を所定の距離を隔て所定の深度で形成するととも
に、前記メインベース領域及び前記センスベース領域の
表層部に前記シリコン基板の表層部における第１の導電
型不純物の濃度よりも充分に高い濃度の第１の導電型不
純物を含有して成るメインエミッタ領域及びセンスエミ
ッタ領域を所定の深度で形成して成る電流検出機能付ト
ランジスタにおいて、前記メインベース領域と前記セン
スベース領域との間に位置する前記シリコン基板の表面
を酸化して得られるシリコン酸化膜の表面に電極を形成
し、該電極を電源に電気的に接続して成ることを特徴と
する。
【００２２】さらに、第３の発明は、第１の導電型不純
物を含有して成るシリコン基板の表層部に第２の導電型
不純物を含有して成るメインベース領域及びセンスベー
ス領域を所定の距離を隔て所定の深度で形成するととも
に、前記メインベース領域及び前記センスベース領域の
表層部に前記シリコン基板の表層部における第１の導電
型不純物の濃度よりも充分に高い濃度の第１の導電型不
純物を含有して成るメインエミッタ領域及びセンスエミ
ッタ領域を所定の深度で形成し、その上部にメインベー
ス電極とセンスベース電極とメインエミッタ電極とセン
スエミッタ電極とを形成して成る電流検出機能付トラン
ジスタにおいて、前記メインベース領域と前記センスベ
ース領域との間に位置する前記シリコン基板の表面を酸
化して得られるシリコン酸化膜の表面に電極を形成し、
該電極を前記メインベース電極または前記センスベース
電極に短絡して成ることを特徴とする。
物を含有して成るシリコン基板の表層部に第２の導電型
不純物を含有して成るメインベース領域及びセンスベー
ス領域を所定の距離を隔て所定の深度で形成するととも
に、前記メインベース領域及び前記センスベース領域の
表層部に前記シリコン基板の表層部における第１の導電
型不純物の濃度よりも充分に高い濃度の第１の導電型不
純物を含有して成るメインエミッタ領域及びセンスエミ
ッタ領域を所定の深度で形成し、その上部にメインベー
ス電極とセンスベース電極とメインエミッタ電極とセン
スエミッタ電極とを形成して成る電流検出機能付トラン
ジスタにおいて、前記メインベース領域と前記センスベ
ース領域との間に位置する前記シリコン基板の表面を酸
化して得られるシリコン酸化膜の表面に電極を形成し、
該電極を前記メインベース電極または前記センスベース
電極に短絡して成ることを特徴とする。
【００２３】
【作用】第１の発明においては、メインベース領域とセ
ンスベース領域との間に位置するシリコン基板の上方に
形成されたポリシリコン膜によって当該領域のしきい値
電圧ＶTHがプラスの値となり、従来、その領域に生成さ
れていたデプレッション型の寄生ＮチャネルＭＯＳトラ
ンジスタがエンハンスメント型となる。この結果、メイ
ンベース領域とセンスベース領域との間に電位差が生じ
るような使用形態であっても、それら双方の間には不要
なリーク電流が流れなくなり、これに伴い、メインベー
ス領域及びセンスベース領域に流れるベース電流は変化
せずに共に安定するようになり、高精度な電流検出が可
能となる。
ンスベース領域との間に位置するシリコン基板の上方に
形成されたポリシリコン膜によって当該領域のしきい値
電圧ＶTHがプラスの値となり、従来、その領域に生成さ
れていたデプレッション型の寄生ＮチャネルＭＯＳトラ
ンジスタがエンハンスメント型となる。この結果、メイ
ンベース領域とセンスベース領域との間に電位差が生じ
るような使用形態であっても、それら双方の間には不要
なリーク電流が流れなくなり、これに伴い、メインベー
ス領域及びセンスベース領域に流れるベース電流は変化
せずに共に安定するようになり、高精度な電流検出が可
能となる。
【００２４】第２の発明においては、メインベース領域
とセンスベース領域との間に位置するシリコン基板の上
方に形成された電極が電源に電気的に接続されるから、
従来、その領域に生成されていた寄生ＭＯＳトランジス
タがデプレッション型からエンハンスメント型に戻る。
このため、第１の発明と同様に不要なリーク電流が流れ
なくなり、高精度な電流検出が可能となる。
とセンスベース領域との間に位置するシリコン基板の上
方に形成された電極が電源に電気的に接続されるから、
従来、その領域に生成されていた寄生ＭＯＳトランジス
タがデプレッション型からエンハンスメント型に戻る。
このため、第１の発明と同様に不要なリーク電流が流れ
なくなり、高精度な電流検出が可能となる。
【００２５】第３の発明においては、メインベース領域
とセンスベース領域との間に位置するシリコン基板の上
方に形成された電極がメインベース電極またはセンスベ
ース電極に短絡されるから、従来、その領域に生成され
ていた寄生ＭＯＳトランジスタがデプレッション型から
エンハンスメント型に戻る。このため、第１及び第２の
発明と同様に不要なリーク電流が流れなくなり、高精度
な電流検出が可能となる。
とセンスベース領域との間に位置するシリコン基板の上
方に形成された電極がメインベース電極またはセンスベ
ース電極に短絡されるから、従来、その領域に生成され
ていた寄生ＭＯＳトランジスタがデプレッション型から
エンハンスメント型に戻る。このため、第１及び第２の
発明と同様に不要なリーク電流が流れなくなり、高精度
な電流検出が可能となる。
【００２６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は、本発明の第１の実施例
に係るマルチベース・マルチエミッタ構造を採るＰＮＰ
型の電流検出機能付トランジスタの内部構造を示す縦断
面図である。なお、本図に示される各部位の大部分は既
に図５に示した各部位と共通しているが、ここでは、一
般的な製造工程に沿って該実施例の構造を説明するもの
とし、その関係上、本図に示される各部位には、図５に
示した各部位の符号とは異なる符号を付すものとする。
ながら詳細に説明する。図１は、本発明の第１の実施例
に係るマルチベース・マルチエミッタ構造を採るＰＮＰ
型の電流検出機能付トランジスタの内部構造を示す縦断
面図である。なお、本図に示される各部位の大部分は既
に図５に示した各部位と共通しているが、ここでは、一
般的な製造工程に沿って該実施例の構造を説明するもの
とし、その関係上、本図に示される各部位には、図５に
示した各部位の符号とは異なる符号を付すものとする。
【００２７】同図に示すように、この実施例の電流検出
機能付トランジスタは、従来と同様に、Ｐ型不純物を所
定濃度に含有して成るＰ型シリコンウェハの上方にエピ
タキシャル成長を施すことによって得られたＰ型シリコ
ン基板１１を母材として構成されている。そして、こう
した状態を採るＰ型シリコン基板１１は、実質的に、こ
の電流検出機能付トランジスタ全体のＰ型コレクタ領域
を成している。
機能付トランジスタは、従来と同様に、Ｐ型不純物を所
定濃度に含有して成るＰ型シリコンウェハの上方にエピ
タキシャル成長を施すことによって得られたＰ型シリコ
ン基板１１を母材として構成されている。そして、こう
した状態を採るＰ型シリコン基板１１は、実質的に、こ
の電流検出機能付トランジスタ全体のＰ型コレクタ領域
を成している。
【００２８】次に、Ｐ型シリコン基板１１の表層部に
は、その表面を酸化して得られるシリコン酸化膜１２を
所定の距離を隔てつつ選択的に除去し、さらに、そのシ
リコン酸化膜１２が除去された部分にＮ型不純物の熱拡
散やイオン打込みなどを行うことにより、共にＮ型不純
物を所定濃度に含有して成るＮ型メインベース領域１３
及びＮ型センスベース領域１４が所定の深度で同時に形
成される。なお、Ｎ型メインベース領域１３及びＮ型セ
ンスベース領域１４の形成時において表面にシリコン酸
化膜１２が存在していたＰ型シリコン基板１１の表面近
傍の状態は、この時点で、Ｐ型シリコン基板１１とシリ
コン酸化膜１２との界面における表面準位密度ＱSSの影
響によって既にＰ型からＮ型へと反転している。
は、その表面を酸化して得られるシリコン酸化膜１２を
所定の距離を隔てつつ選択的に除去し、さらに、そのシ
リコン酸化膜１２が除去された部分にＮ型不純物の熱拡
散やイオン打込みなどを行うことにより、共にＮ型不純
物を所定濃度に含有して成るＮ型メインベース領域１３
及びＮ型センスベース領域１４が所定の深度で同時に形
成される。なお、Ｎ型メインベース領域１３及びＮ型セ
ンスベース領域１４の形成時において表面にシリコン酸
化膜１２が存在していたＰ型シリコン基板１１の表面近
傍の状態は、この時点で、Ｐ型シリコン基板１１とシリ
コン酸化膜１２との界面における表面準位密度ＱSSの影
響によって既にＰ型からＮ型へと反転している。
【００２９】次に、Ｎ型メインベース領域１３及びＮ型
センスベース領域１４の表面を含むＰ型シリコン基板１
１の表面にはシリコン酸化膜１２が設置され、さらに、
そのシリコン酸化膜１２の表面には、ＣＶＤ法などによ
ってポリシリコン材料が被着される。そして、まず、Ｎ
型メインベース領域１３とＮ型センスベース領域１４と
の間に位置するＰ型シリコン基板１１の上方の部分を残
してポリシリコン材料が除去され、続いて、このポリシ
リコン材料の除去によって露出したシリコン酸化膜１２
がＮ型メインベース領域１３及びＮ型センスベース領域
１４のそれぞれの表面に位置する部分について選択的に
除去される。ただし、ポリシリコン材料を除去する際に
は、例えば、Ｎ型センスベース領域１４を周回状に包囲
する部分が残るような形態にするとよい。
センスベース領域１４の表面を含むＰ型シリコン基板１
１の表面にはシリコン酸化膜１２が設置され、さらに、
そのシリコン酸化膜１２の表面には、ＣＶＤ法などによ
ってポリシリコン材料が被着される。そして、まず、Ｎ
型メインベース領域１３とＮ型センスベース領域１４と
の間に位置するＰ型シリコン基板１１の上方の部分を残
してポリシリコン材料が除去され、続いて、このポリシ
リコン材料の除去によって露出したシリコン酸化膜１２
がＮ型メインベース領域１３及びＮ型センスベース領域
１４のそれぞれの表面に位置する部分について選択的に
除去される。ただし、ポリシリコン材料を除去する際に
は、例えば、Ｎ型センスベース領域１４を周回状に包囲
する部分が残るような形態にするとよい。
【００３０】次に、この状態において、今度はＰ型不純
物の熱拡散やイオン打込みなどを行うことにより、Ｎ型
メインベース領域１３及びＮ型センスベース領域１４の
表層部には、それぞれ、Ｐ型シリコン基板１１の表層部
におけるＰ型不純物の濃度よりも充分に高い濃度のＰ型
不純物を共に含有して成るＰ+ 型メインエミッタ領域１
５及びＰ+ 型センスエミッタ領域１６が、先のＮ型メイ
ンベース領域１３及びＮ型センスベース領域１４の深度
よりも浅い深度で形成され、これと同時に、周回状を成
すポリシリコン材料が、Ｐ+ 型メインエミッタ領域１５
及びＰ+ 型センスエミッタ領域１６におけるＰ型不純物
の濃度と同等な濃度のＰ型不純物を含有して成るＰ+ 型
ポリシリコン膜１７へと変成させられる。そして、Ｐ+
型ポリシリコン膜１７は、さらに、Ｎ型メインベース領
域１３に電気的に接続される。なお、このＰ+ 型ポリシ
リコン膜１７は、Ｎ型メインベース領域１３に接続する
以外にも、例えば、Ｎ型センスベース領域１４や、Ｐ+
型メインエミッタ領域１５又はＰ+ 型センスエミッタ領
域１６などに接続してもよい。
物の熱拡散やイオン打込みなどを行うことにより、Ｎ型
メインベース領域１３及びＮ型センスベース領域１４の
表層部には、それぞれ、Ｐ型シリコン基板１１の表層部
におけるＰ型不純物の濃度よりも充分に高い濃度のＰ型
不純物を共に含有して成るＰ+ 型メインエミッタ領域１
５及びＰ+ 型センスエミッタ領域１６が、先のＮ型メイ
ンベース領域１３及びＮ型センスベース領域１４の深度
よりも浅い深度で形成され、これと同時に、周回状を成
すポリシリコン材料が、Ｐ+ 型メインエミッタ領域１５
及びＰ+ 型センスエミッタ領域１６におけるＰ型不純物
の濃度と同等な濃度のＰ型不純物を含有して成るＰ+ 型
ポリシリコン膜１７へと変成させられる。そして、Ｐ+
型ポリシリコン膜１７は、さらに、Ｎ型メインベース領
域１３に電気的に接続される。なお、このＰ+ 型ポリシ
リコン膜１７は、Ｎ型メインベース領域１３に接続する
以外にも、例えば、Ｎ型センスベース領域１４や、Ｐ+
型メインエミッタ領域１５又はＰ+ 型センスエミッタ領
域１６などに接続してもよい。
【００３１】この結果、Ｐ+ 型ポリシリコン膜１７が形
成される以前にＰ型からＮ型へと反転していたＰ型シリ
コン基板１１の表面近傍の状態は、そのＰ+ 型ポリシリ
コン膜１７が形成された領域付近において、しきい値電
圧ＶTHがプラスの値となり、従来、その領域に生成され
ていたデプレッション型の寄生ＮチャネルＭＯＳトラン
ジスタがエンハンスメント型となる。これにより、Ｎ型
メインベース領域１３とＮ型センスベース領域１４との
間に電位差が生じることがあっても、それら双方の間に
は不要なリーク電流が流れなくなり、これに伴い、Ｎ型
メインベース領域１３及びＮ型センスベース領域１４に
流れるベース電流が共に安定するようになる。なお、付
言すれば、Ｐ+ 型ポリシリコン膜１７は、Ｐ+ 型メイン
エミッタ領域１５及びＰ+ 型センスエミッタ領域１６と
同時に形成されるので、これを付加することによって工
程が特に複雑化することはない。
成される以前にＰ型からＮ型へと反転していたＰ型シリ
コン基板１１の表面近傍の状態は、そのＰ+ 型ポリシリ
コン膜１７が形成された領域付近において、しきい値電
圧ＶTHがプラスの値となり、従来、その領域に生成され
ていたデプレッション型の寄生ＮチャネルＭＯＳトラン
ジスタがエンハンスメント型となる。これにより、Ｎ型
メインベース領域１３とＮ型センスベース領域１４との
間に電位差が生じることがあっても、それら双方の間に
は不要なリーク電流が流れなくなり、これに伴い、Ｎ型
メインベース領域１３及びＮ型センスベース領域１４に
流れるベース電流が共に安定するようになる。なお、付
言すれば、Ｐ+ 型ポリシリコン膜１７は、Ｐ+ 型メイン
エミッタ領域１５及びＰ+ 型センスエミッタ領域１６と
同時に形成されるので、これを付加することによって工
程が特に複雑化することはない。
【００３２】次に、このように各種半導体領域が形成さ
れると、先のＮ型メインベース領域１３及びＮ型センス
ベース領域１４のそれぞれの表面に設置されているシリ
コン酸化膜１２が選択的に除去され、これによって外部
に露出したＮ型メインベース領域１３の表面からはメイ
ンベース端子ＢM が、Ｎ型センスベース領域１４の表面
からはセンスベース端子ＢS がそれぞれ引き出される。
また、前工程で既に外部に露出しているＰ+ 型メインエ
ミッタ領域１５の表面からはメインエミッタ端子Ｅ
M が、Ｐ+ 型センスエミッタ領域１６の表面からはセン
スエミッタ端子ＥSが、Ｐ型シリコン基板１１の裏面か
らはコレクタ端子Ｃがそれぞれ引き出され、さらに、メ
インエミッタ端子ＥM とセンスエミッタ端子ＥS との間
には、所定の抵抗値を有するセンス抵抗ＲS が接続され
る。
れると、先のＮ型メインベース領域１３及びＮ型センス
ベース領域１４のそれぞれの表面に設置されているシリ
コン酸化膜１２が選択的に除去され、これによって外部
に露出したＮ型メインベース領域１３の表面からはメイ
ンベース端子ＢM が、Ｎ型センスベース領域１４の表面
からはセンスベース端子ＢS がそれぞれ引き出される。
また、前工程で既に外部に露出しているＰ+ 型メインエ
ミッタ領域１５の表面からはメインエミッタ端子Ｅ
M が、Ｐ+ 型センスエミッタ領域１６の表面からはセン
スエミッタ端子ＥSが、Ｐ型シリコン基板１１の裏面か
らはコレクタ端子Ｃがそれぞれ引き出され、さらに、メ
インエミッタ端子ＥM とセンスエミッタ端子ＥS との間
には、所定の抵抗値を有するセンス抵抗ＲS が接続され
る。
【００３３】そして、以上により、Ｐ型シリコン基板１
１（Ｐ型コレクタ領域）、Ｎ型メインベース領域１３及
びＰ+ 型メインエミッタ領域１５から成る主電流を流す
ＰＮＰ型のメイントランジスタ部ＴM とともに、Ｐ型シ
リコン基板１１（Ｐ型コレクタ領域）、Ｎ型センスベー
ス領域１４及びＰ+ 型センスエミッタ領域１６から成る
電流検出用のＰＮＰ型のセンストランジスタ部ＴS を設
けて成るマルチベース・マルチエミッタ構造を採るＰＮ
Ｐ型の電流検出機能付トランジスタが構成されるように
なる。
１（Ｐ型コレクタ領域）、Ｎ型メインベース領域１３及
びＰ+ 型メインエミッタ領域１５から成る主電流を流す
ＰＮＰ型のメイントランジスタ部ＴM とともに、Ｐ型シ
リコン基板１１（Ｐ型コレクタ領域）、Ｎ型センスベー
ス領域１４及びＰ+ 型センスエミッタ領域１６から成る
電流検出用のＰＮＰ型のセンストランジスタ部ＴS を設
けて成るマルチベース・マルチエミッタ構造を採るＰＮ
Ｐ型の電流検出機能付トランジスタが構成されるように
なる。
【００３４】以上のように第１の実施例によれば、Ｎ型
メインベース領域１３とＮ型センスベース領域１４との
間に位置するＰ型シリコン基板１１の上方に形成された
Ｐ+型ポリシリコン膜１７の作用により、従来、その領
域に生成されていたデプレッション型の寄生Ｎチャネル
ＭＯＳトランジスタがエンハンスメント型となる。この
結果、メインベース領域とセンスベース領域との間に電
位差が生じることがあっても、それら双方の間には不要
なリーク電流が一切流れなくなり、これに伴い、メイン
ベース領域及びセンスベース領域に流れるベース電流が
共に安定して高精度な電流検出ができるようになる。ま
た、Ｐ+ 型ポリシリコン膜１７の形成にあたり、特に工
程が複雑化することはない。
メインベース領域１３とＮ型センスベース領域１４との
間に位置するＰ型シリコン基板１１の上方に形成された
Ｐ+型ポリシリコン膜１７の作用により、従来、その領
域に生成されていたデプレッション型の寄生Ｎチャネル
ＭＯＳトランジスタがエンハンスメント型となる。この
結果、メインベース領域とセンスベース領域との間に電
位差が生じることがあっても、それら双方の間には不要
なリーク電流が一切流れなくなり、これに伴い、メイン
ベース領域及びセンスベース領域に流れるベース電流が
共に安定して高精度な電流検出ができるようになる。ま
た、Ｐ+ 型ポリシリコン膜１７の形成にあたり、特に工
程が複雑化することはない。
【００３５】図２は、本発明の第２の実施例に係るマル
チベース・マルチエミッタ構造を採るＮＰＮ型電流検出
機能付トランジスタの内部構造を示す縦断面図である。
本図に示される各部位で、図６に示される従来例の各部
位と同一部位には同一の符号を付して重複説明を省略
し、また製造工程についても特に詳しい説明はしない。
チベース・マルチエミッタ構造を採るＮＰＮ型電流検出
機能付トランジスタの内部構造を示す縦断面図である。
本図に示される各部位で、図６に示される従来例の各部
位と同一部位には同一の符号を付して重複説明を省略
し、また製造工程についても特に詳しい説明はしない。
【００３６】本実施例においては、Ｐ型メインベース領
域２２とＰセンスベース領域２４とこれら両領域間に位
置するＮ型シリコン基板２１の上部に設置されるシリコ
ン酸化膜２６上部に、アルミニウムを用いてゲート電極
３１が設置される。そして、該ゲート電極３１は、その
上部に図示しないパッドが設けられ、該パッド上部より
引き出されたゲート端子Ｇは、ワイヤボンディング等に
よって電源ＶCC（例えば、約１２Ｖ）と接続されてい
る。
域２２とＰセンスベース領域２４とこれら両領域間に位
置するＮ型シリコン基板２１の上部に設置されるシリコ
ン酸化膜２６上部に、アルミニウムを用いてゲート電極
３１が設置される。そして、該ゲート電極３１は、その
上部に図示しないパッドが設けられ、該パッド上部より
引き出されたゲート端子Ｇは、ワイヤボンディング等に
よって電源ＶCC（例えば、約１２Ｖ）と接続されてい
る。
【００３７】従って、例えば製造工程のある過程でバラ
ツキが生じ、Ｐ型メインベース領域２２とＰ型センスベ
ース領域２４との間に位置するＮ型シリコン基板２１と
その表面に位置するシリコン酸化膜２６との界面の表面
準位密度ＱSSがマイナスの値となり、上記Ｎ型シリコン
基板２１の表面近傍がＮ型からＰ型へと反転した状態と
なり、デプレッション型の寄生ＰチャネルＭＯＳトラン
ジスタが生成されていたとしても、ゲート電極３１は電
源ＶCCと接続されて該電源ＶCCと等電位（約１２Ｖ）に
される。よって、表面準位密度ＱSSがマイナスとなって
いたことによる影響は打ち消されてしまい、上記Ｎ型シ
リコン基板２１の表面近傍の反転状態は解消される。
ツキが生じ、Ｐ型メインベース領域２２とＰ型センスベ
ース領域２４との間に位置するＮ型シリコン基板２１と
その表面に位置するシリコン酸化膜２６との界面の表面
準位密度ＱSSがマイナスの値となり、上記Ｎ型シリコン
基板２１の表面近傍がＮ型からＰ型へと反転した状態と
なり、デプレッション型の寄生ＰチャネルＭＯＳトラン
ジスタが生成されていたとしても、ゲート電極３１は電
源ＶCCと接続されて該電源ＶCCと等電位（約１２Ｖ）に
される。よって、表面準位密度ＱSSがマイナスとなって
いたことによる影響は打ち消されてしまい、上記Ｎ型シ
リコン基板２１の表面近傍の反転状態は解消される。
【００３８】即ち、寄生ＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶTHが表面準位密度ＱSSのマイナスの値
によって変化させられてデプレッション型となっていた
寄生ＰチャネルＭＯＳトランジスタは通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
のしきい値電圧ＶTHが表面準位密度ＱSSのマイナスの値
によって変化させられてデプレッション型となっていた
寄生ＰチャネルＭＯＳトランジスタは通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
【００３９】以上のように第２の実施例によれば、電源
ＶCCと接続されたゲート電極３１の作用により寄生ＭＯ
Ｓトランジスタはデプレッション型からエンハンスメン
ト型に戻るので、Ｐ型メインベース領域２２とＰ型セン
スベース領域２４との間に電位差が生じることがあって
も、これらの双方の間には不要なリーク電流が流れなく
なり、これに伴い、Ｐ型メインベース領域２２及びＰ型
センスベース領域２４に流れるベース電流がともに安定
するようになり、高精度な電流検出ができるようにな
る。また、上記において、ゲート電極３１は、メインベ
ース電極２７、メインエミッタ電極２８、センスベース
電極２９及びセンスエミッタ電極３０と同時に形成され
るので、特に工程が複雑化するとこはない。
ＶCCと接続されたゲート電極３１の作用により寄生ＭＯ
Ｓトランジスタはデプレッション型からエンハンスメン
ト型に戻るので、Ｐ型メインベース領域２２とＰ型セン
スベース領域２４との間に電位差が生じることがあって
も、これらの双方の間には不要なリーク電流が流れなく
なり、これに伴い、Ｐ型メインベース領域２２及びＰ型
センスベース領域２４に流れるベース電流がともに安定
するようになり、高精度な電流検出ができるようにな
る。また、上記において、ゲート電極３１は、メインベ
ース電極２７、メインエミッタ電極２８、センスベース
電極２９及びセンスエミッタ電極３０と同時に形成され
るので、特に工程が複雑化するとこはない。
【００４０】図３は、本発明の第３の実施例に係るマル
チベース・マルチエミッタ構造を採るＮＰＮ型の電流検
出機能付トランジスタの内部構造を示す縦断面図であ
る。本図に示される各部位で、図２に示される第２の実
施例の各部位と同一部位には同一の符号を付して重複説
明を省略し、また製造工程についても詳しい説明はしな
い。
チベース・マルチエミッタ構造を採るＮＰＮ型の電流検
出機能付トランジスタの内部構造を示す縦断面図であ
る。本図に示される各部位で、図２に示される第２の実
施例の各部位と同一部位には同一の符号を付して重複説
明を省略し、また製造工程についても詳しい説明はしな
い。
【００４１】本実施例においては、図２に示される第２
の実施例におけるゲート電極３１は、メインベース電極
とショートされる構成である。例えば図３に示すように
メインベース電極２７′は、Ｐ型メインベース領域２２
とＰ型センスベース領域２４とこれら両領域間に位置す
るＮ型シリコン基板２１の上部に設置されるシリコン酸
化膜２６上部にまで延設され、ゲート電極を兼ねてい
る。
の実施例におけるゲート電極３１は、メインベース電極
とショートされる構成である。例えば図３に示すように
メインベース電極２７′は、Ｐ型メインベース領域２２
とＰ型センスベース領域２４とこれら両領域間に位置す
るＮ型シリコン基板２１の上部に設置されるシリコン酸
化膜２６上部にまで延設され、ゲート電極を兼ねてい
る。
【００４２】従って、第２の実施例と同様に、表面準位
密度ＱSSがマイナスの値となり、上記Ｎ型シリコン基板
２１の表面近傍がＮ型からＰ型へと反転した状態となっ
てデプレッション型の寄生ＰチャネルＭＯＳトランジス
タが生成されていたとしても、ゲート電極は、メインベ
ース電極２７′が延設されて形成されているから、該ゲ
ート電極には電流検出機能付トランジスタの導通時はＰ
型メインベース領域２２とＮ+ 型メインエミッタ領域２
３とのＰＮ接合が作る電位差（約 0.7Ｖ）の分のプラス
の電位が印加されることになる。よって、表面準位密度
ＱSSがマイナスとなっていたことによる影響は打ち消さ
れてしまい、上記Ｎ型シリコン基板２１の表面近傍の反
転状態は解消される。
密度ＱSSがマイナスの値となり、上記Ｎ型シリコン基板
２１の表面近傍がＮ型からＰ型へと反転した状態となっ
てデプレッション型の寄生ＰチャネルＭＯＳトランジス
タが生成されていたとしても、ゲート電極は、メインベ
ース電極２７′が延設されて形成されているから、該ゲ
ート電極には電流検出機能付トランジスタの導通時はＰ
型メインベース領域２２とＮ+ 型メインエミッタ領域２
３とのＰＮ接合が作る電位差（約 0.7Ｖ）の分のプラス
の電位が印加されることになる。よって、表面準位密度
ＱSSがマイナスとなっていたことによる影響は打ち消さ
れてしまい、上記Ｎ型シリコン基板２１の表面近傍の反
転状態は解消される。
【００４３】即ち、寄生ＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶTHが表面準位密度ＱSSのマイナスの値
によって変化させられデプレッション型となっていた寄
生ＰチャネルＭＯＳトランジスタは、通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
のしきい値電圧ＶTHが表面準位密度ＱSSのマイナスの値
によって変化させられデプレッション型となっていた寄
生ＰチャネルＭＯＳトランジスタは、通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
【００４４】以上のように第３の実施例によれば、メイ
ンベース電極とショートされたゲート電極の作用によ
り、第２の実施例と同様にＰ型メインベース領域２２と
Ｐ型センスベース領域２４との間に不要なリーク電流が
流れなくなり、高精度な電流検出ができるようになる。
また、ゲート電極の形成に特に工程が複雑化することは
ない。
ンベース電極とショートされたゲート電極の作用によ
り、第２の実施例と同様にＰ型メインベース領域２２と
Ｐ型センスベース領域２４との間に不要なリーク電流が
流れなくなり、高精度な電流検出ができるようになる。
また、ゲート電極の形成に特に工程が複雑化することは
ない。
【００４５】図４は、本発明の第４の実施例に係るマル
チベース・マルチエミッタ構造を採るＮＰＮ型電流検出
機能付トランジスタの内部構造を示す縦断面図である。
本図に示される各部位で、図２に示される第２の実施例
の各部位と同一部位には同一の符号を付して重複説明を
省略し、また製造工程についても詳しい説明はしない。
チベース・マルチエミッタ構造を採るＮＰＮ型電流検出
機能付トランジスタの内部構造を示す縦断面図である。
本図に示される各部位で、図２に示される第２の実施例
の各部位と同一部位には同一の符号を付して重複説明を
省略し、また製造工程についても詳しい説明はしない。
【００４６】本実施例においては、図２に示される第２
の実施例におけるゲート電極３１は、センスベース電極
とショートされる構成である。例えば、図４に示すよう
に、センスベース電極２９′は、Ｐ型メインベース領域
２２とＰ型センスベース領域２４とこれら両領域間に位
置するＮ型シリコン基板２１の上部に設置されるシリコ
ン酸化膜２６上部にまで延設され、ゲート電極を兼ねて
いる。
の実施例におけるゲート電極３１は、センスベース電極
とショートされる構成である。例えば、図４に示すよう
に、センスベース電極２９′は、Ｐ型メインベース領域
２２とＰ型センスベース領域２４とこれら両領域間に位
置するＮ型シリコン基板２１の上部に設置されるシリコ
ン酸化膜２６上部にまで延設され、ゲート電極を兼ねて
いる。
【００４７】従って、第２の実施例と同様に、表面準位
密度ＱSSがマイナスの値となり、上記Ｎ型シリコン基板
２１の表面近傍がＮ型からＰ型へと反転した状態となっ
てデプレッション型の寄生ＰチャネルＭＯＳトランジス
タが生成されていたとしても、ゲート電極はセンスベー
ス電極２９′が延設されて形成されているから、該ゲー
ト電極には電流検出機能付トランジスタの導通時はＰ型
センスベース領域２４とＮ+ 型センスエミッタ領域２５
とのＰＮ接合が作る電位差（約 0.7Ｖ）の分のプラスの
電位が印加されることになる。よって、表面準位密度Ｑ
SSがマイナスの値となっていたことによる影響は打ち消
されてしまい、上記Ｎ型シリコン基板２１の表面近傍の
反転状態は解消される。
密度ＱSSがマイナスの値となり、上記Ｎ型シリコン基板
２１の表面近傍がＮ型からＰ型へと反転した状態となっ
てデプレッション型の寄生ＰチャネルＭＯＳトランジス
タが生成されていたとしても、ゲート電極はセンスベー
ス電極２９′が延設されて形成されているから、該ゲー
ト電極には電流検出機能付トランジスタの導通時はＰ型
センスベース領域２４とＮ+ 型センスエミッタ領域２５
とのＰＮ接合が作る電位差（約 0.7Ｖ）の分のプラスの
電位が印加されることになる。よって、表面準位密度Ｑ
SSがマイナスの値となっていたことによる影響は打ち消
されてしまい、上記Ｎ型シリコン基板２１の表面近傍の
反転状態は解消される。
【００４８】即ち、寄生ＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶTHが表面順位密度ＱSSのマイナスの値
によって変化させられデプレッション型となっていた寄
生ＰチャネルＭＯＳトランジスタは、通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
のしきい値電圧ＶTHが表面順位密度ＱSSのマイナスの値
によって変化させられデプレッション型となっていた寄
生ＰチャネルＭＯＳトランジスタは、通常のエンハンス
メント型に戻ってしまい、該ＰチャネルＭＯＳトランジ
スタはオフ状態を保つことになる。
【００４９】以上のように第４の実施例によれば、セン
スベース電極とショートされたゲート電極の作用によ
り、第２の実施例と同様にＰ型メインベース領域２２と
Ｐ型センスベース領域２４との間に不要なリーク電流が
流れなくなり、高精度な電流検出ができるようになる。
また、ゲート電極の形成に特に工程が複雑化することは
ない。
スベース電極とショートされたゲート電極の作用によ
り、第２の実施例と同様にＰ型メインベース領域２２と
Ｐ型センスベース領域２４との間に不要なリーク電流が
流れなくなり、高精度な電流検出ができるようになる。
また、ゲート電極の形成に特に工程が複雑化することは
ない。
【００５０】尚、上記において、第２乃至第４の実施例
についてはＮＰＮ型のトランジスタを例にとって説明し
たが、これに限られることはなく本発明は導電型を反対
として構成したＰＮＰ型のトランジスタについても勿論
適用可能である。また、これらの場合に、各電極の材料
はアルミニウムに限られることはなく、他の電極材質が
用いられても良い。
についてはＮＰＮ型のトランジスタを例にとって説明し
たが、これに限られることはなく本発明は導電型を反対
として構成したＰＮＰ型のトランジスタについても勿論
適用可能である。また、これらの場合に、各電極の材料
はアルミニウムに限られることはなく、他の電極材質が
用いられても良い。
【００５１】
【発明の効果】以上詳細に説明したように、第１の発明
乃至第３の発明の何れにおいても、メインベース領域と
センスベース領域との間の領域に形成されていた寄生Ｍ
ＯＳトランジスタがデプレッション型からエンハンスメ
ント型となる。この結果、メインベース領域とセンスベ
ース領域との間に電位差が生じることがあっても寄生Ｍ
ＯＳトランジスタはオフ状態を保つから、これら双方の
領域間に不要なリーク電流が一切流れなくなり、そのた
めベース電流が安定して流れることになって、高精度な
電流検出ができるようになる。この場合、製造工程が特
に複雑化することもない。
乃至第３の発明の何れにおいても、メインベース領域と
センスベース領域との間の領域に形成されていた寄生Ｍ
ＯＳトランジスタがデプレッション型からエンハンスメ
ント型となる。この結果、メインベース領域とセンスベ
ース領域との間に電位差が生じることがあっても寄生Ｍ
ＯＳトランジスタはオフ状態を保つから、これら双方の
領域間に不要なリーク電流が一切流れなくなり、そのた
めベース電流が安定して流れることになって、高精度な
電流検出ができるようになる。この場合、製造工程が特
に複雑化することもない。
【図１】本発明の第１の実施例に係るマルチベース・マ
ルチエミッタ構造を採るＰＮＰ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
ルチエミッタ構造を採るＰＮＰ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
【図２】本発明の第２の実施例に係るマルチベース・マ
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
【図３】本発明の第３の実施例に係るマルチベース・マ
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す断面図である。
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す断面図である。
【図４】本発明の第４の実施例に係るマルチベース・マ
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
ルチエミッタ構造を採るＮＰＮ型の電流検出機能付トラ
ンジスタの内部構造を示す縦断面図である。
【図５】従来のマルチベース・マルチエミッタ構造を採
るＰＮＰ型の電流検出機能付トランジスタの内部構造を
示す縦断面図である。
るＰＮＰ型の電流検出機能付トランジスタの内部構造を
示す縦断面図である。
【図６】従来のマルチベース・マルチエミッタ構造を採
るＮＰＮ型の電流検出機能付トランジスタの内部構造を
示す縦断面図である。
るＮＰＮ型の電流検出機能付トランジスタの内部構造を
示す縦断面図である。
１１ Ｐ型シリコン基板（Ｐ型コレクタ領域） １２ シリコン酸化膜 １３ Ｎ型メインベース領域 １４ Ｎ型センスベース領域 １５ Ｐ+ 型メインエミッタ領域 １６ Ｐ+ 型センスエミッタ領域 １７ Ｐ+ 型ポリシリコン膜 ２１ Ｎ型シリコン基板（Ｎ型コレクタ領域） ２２ Ｐ型メインベース領域 ２３ Ｎ+ 型メインエミッタ領域 ２４ Ｐ型センスベース領域 ２５ Ｎ+ 型センスエミッタ領域 ２６ シリコン酸化膜 ２７ メインベース電極 ２８ メインエミッタ電極 ２９ センスベース電極 ３０ センスエミッタ電極 ３１ ゲート電極 ＶCC 電源
Claims (3)
- 【請求項１】 Ｐ型不純物を含有して成るシリコン基板
の表層部に、Ｎ型不純物を含有して成るメインベース領
域及びセンスベース領域を所定の距離を隔て所定の深度
で形成するとともに、前記メインベース領域及び前記セ
ンスベース領域の表層部に前記シリコン基板の表層部に
おけるＰ型不純物の濃度よりも充分に高い濃度のＰ型不
純物を含有して成るメインエミッタ領域及びセンスエミ
ッタ領域を所定の深度で形成して成る電流検出機能付ト
ランジスタにおいて、 前記メインベース領域と前記センスベース領域との間に
位置する前記シリコン基板の表面を酸化して得られるシ
リコン酸化膜の表面に、Ｐ型不純物を含有して成るポリ
シリコン膜を形成し、該ポリシリコン膜を接地電位とな
る所定の半導体領域又はベース領域に電気的に接続して
成ることを特徴とする電流検出機能付トランジスタ。 - 【請求項２】 第１の導電型不純物を含有して成るシリ
コン基板の表層部に第２の導電型不純物を含有して成る
メインベース領域及びセンスベース領域を所定の距離を
隔て所定の深度で形成するとともに、前記メインベース
領域及び前記センスベース領域の表層部に前記シリコン
基板の表層部における第１の導電型不純物の濃度よりも
充分に高い濃度の第１の導電型不純物を含有して成るメ
インエミッタ領域及びセンスエミッタ領域を所定の深度
で形成して成る電流検出機能付トランジスタにおいて、 前記メインベース領域と前記センスベース領域との間に
位置する前記シリコン基板の表面を酸化して得られるシ
リコン酸化膜の表面に電極を形成し、該電極を電源に電
気的に接続して成ることを特徴とする電流検出機能付ト
ランジスタ。 - 【請求項３】 第１の導電型不純物を含有して成るシリ
コン基板の表層部に第２の導電型不純物を含有して成る
メインベース領域及びセンスベース領域を所定の距離を
隔て所定の深度で形成するとともに、前記メインベース
領域及び前記センスベース領域の表層部に前記シリコン
基板の表層部における第１の導電型不純物の濃度よりも
充分に高い濃度の第１の導電型不純物を含有して成るメ
インエミッタ領域及びセンスエミッタ領域を所定の深度
で形成し、その上部にメインベース電極とセンスベース
電極とメインエミッタ電極とセンスエミッタ電極とを形
成して成る電流検出機能付トランジスタにおいて、 前記メインベース領域と前記センスベース領域との間に
位置する前記シリコン基板の表面を酸化して得られるシ
リコン酸化膜の表面に電極を形成し、該電極を前記メイ
ンベース電極または前記センスベース電極に短絡して成
ることを特徴とする電流検出機能付トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13231592A JPH05343621A (ja) | 1992-04-09 | 1992-05-25 | 電流検出機能付トランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8908192 | 1992-04-09 | ||
| JP4-89081 | 1992-04-09 | ||
| JP13231592A JPH05343621A (ja) | 1992-04-09 | 1992-05-25 | 電流検出機能付トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343621A true JPH05343621A (ja) | 1993-12-24 |
Family
ID=26430517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13231592A Withdrawn JPH05343621A (ja) | 1992-04-09 | 1992-05-25 | 電流検出機能付トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323008B1 (ko) * | 1998-01-13 | 2002-02-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그의 제조 방법 |
-
1992
- 1992-05-25 JP JP13231592A patent/JPH05343621A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323008B1 (ko) * | 1998-01-13 | 2002-02-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |