JPH03171749A - プローブカード及び半導体試験装置 - Google Patents
プローブカード及び半導体試験装置Info
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- JPH03171749A JPH03171749A JP1311355A JP31135589A JPH03171749A JP H03171749 A JPH03171749 A JP H03171749A JP 1311355 A JP1311355 A JP 1311355A JP 31135589 A JP31135589 A JP 31135589A JP H03171749 A JPH03171749 A JP H03171749A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明はプローブカード及び半導体試験装置に関するも
ので、特にウェーハの状態でバーンイン(burn
in)を行うためのウェーハプローピング装置(ブロー
バ)に係わるものである。
ので、特にウェーハの状態でバーンイン(burn
in)を行うためのウェーハプローピング装置(ブロー
バ)に係わるものである。
(従来の技術)
一般に、半導体製品の信頼性向上のためのバーンインテ
ストは、パッケージ封止後に行われている。ところが、
近年、集積回路を始めとする半導体製品は多様化されて
おり、それに伴ってパッケージも様々な種類のものが開
発されている。このため、バーンインテストでは、それ
ぞれのパッケージに合わせたソケット、オーブン等が必
要となり、装置の多大化、大型化、複雑化等によるテス
トコストが増大するという欠点がある。
ストは、パッケージ封止後に行われている。ところが、
近年、集積回路を始めとする半導体製品は多様化されて
おり、それに伴ってパッケージも様々な種類のものが開
発されている。このため、バーンインテストでは、それ
ぞれのパッケージに合わせたソケット、オーブン等が必
要となり、装置の多大化、大型化、複雑化等によるテス
トコストが増大するという欠点がある。
一方、ウェーハ又はチップの状態においてバーンインテ
ストを行う場合には、ブローブヵードと呼ばれる探針、
例えば1チップ上に形成される数百ビン程度の針の束に
よってウェーハ又はチップ電極へのコンタクトをとる方
法が用いられている。ところが、ウェーハのバーンイン
に必要な針の数は、数千乃至数十万本である。このため
、複数チップ又は全チップに同時にコンタクトすること
ができないという欠点がある。
ストを行う場合には、ブローブヵードと呼ばれる探針、
例えば1チップ上に形成される数百ビン程度の針の束に
よってウェーハ又はチップ電極へのコンタクトをとる方
法が用いられている。ところが、ウェーハのバーンイン
に必要な針の数は、数千乃至数十万本である。このため
、複数チップ又は全チップに同時にコンタクトすること
ができないという欠点がある。
(発明が解決しようとする課題)
このように、従来では、パッケージの多様化に伴い、バ
ーンインテストのコストの増大という欠点があった。ま
た、ウェーハ又はチップの状態におけるバーンインテス
トでは、複数チップ又は全チップに同時にコンタクトす
ることができないという欠点があった。
ーンインテストのコストの増大という欠点があった。ま
た、ウェーハ又はチップの状態におけるバーンインテス
トでは、複数チップ又は全チップに同時にコンタクトす
ることができないという欠点があった。
よって、本発明は、ウェーハ又はチップの状態において
バーンインテストを行う際に、複数チップ又は全チップ
に同時にコンタクトすることができるようなプローブカ
ード及び半導体試験装置を提供することを目的とする。
バーンインテストを行う際に、複数チップ又は全チップ
に同時にコンタクトすることができるようなプローブカ
ード及び半導体試験装置を提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、本発明のプローブカードは
、複数の半導体チップ領域を有するウ工一ハに対し、ウ
ェーハの状態のままでそのウ工一ハ内の任意の又は全て
の半導体チップ領域に同峙にバーンインを行うものであ
って、半導体ウェーハと、前記半導体ウェーハ上の所定
の位置に形成され、前記任意の又は全ての半導体チップ
領域の全電極にそれぞれコンタクトする複数のバンプと
、前記半導体ウェーハに形成され、前記複数のバンプに
それぞれ接続される所定の配線とを有している。
、複数の半導体チップ領域を有するウ工一ハに対し、ウ
ェーハの状態のままでそのウ工一ハ内の任意の又は全て
の半導体チップ領域に同峙にバーンインを行うものであ
って、半導体ウェーハと、前記半導体ウェーハ上の所定
の位置に形成され、前記任意の又は全ての半導体チップ
領域の全電極にそれぞれコンタクトする複数のバンプと
、前記半導体ウェーハに形成され、前記複数のバンプに
それぞれ接続される所定の配線とを有している。
また、本発明の半導体試験装置は、バンプ方式のブロー
プカードを取り付ける第1のステージと、複数の半導体
チップ領域を有するウェーハを取り付ける第2のステー
ジと、前記プローブカードと前記ウェーハとの位置合せ
を行うアライメント手段と、前記ブロープカードのバン
プと前記ウ工一ハの電極とを安定にコンタクトさせる接
合手段と、前記ウェーハに所望の動作条件を与える条件
設定手段とを有している。
プカードを取り付ける第1のステージと、複数の半導体
チップ領域を有するウェーハを取り付ける第2のステー
ジと、前記プローブカードと前記ウェーハとの位置合せ
を行うアライメント手段と、前記ブロープカードのバン
プと前記ウ工一ハの電極とを安定にコンタクトさせる接
合手段と、前記ウェーハに所望の動作条件を与える条件
設定手段とを有している。
(作 用)
このような構成によれば、パンプカードには、試験を行
うウェーハ内の複数の半導体チップ領域のうち、任意の
又は全ての半導体チップ領域の全電極にコンタクトする
複数のバンプが形成されている。また、前記バンプカー
ドには、バーンインに必要な所定の配線が施されている
。さらに、前記パンプカードと前記ウェーハとを完全に
コンタクトさせ、バーンインテストを行う駆動装置とし
ての半導体試験装置が構成されている。このため、ウェ
ーハ又はチップの状態においてバーンインを行う際、ウ
ェーハ内の複数チップ又は全チップに同時にコンタクト
することが可能となる。
うウェーハ内の複数の半導体チップ領域のうち、任意の
又は全ての半導体チップ領域の全電極にコンタクトする
複数のバンプが形成されている。また、前記バンプカー
ドには、バーンインに必要な所定の配線が施されている
。さらに、前記パンプカードと前記ウェーハとを完全に
コンタクトさせ、バーンインテストを行う駆動装置とし
ての半導体試験装置が構成されている。このため、ウェ
ーハ又はチップの状態においてバーンインを行う際、ウ
ェーハ内の複数チップ又は全チップに同時にコンタクト
することが可能となる。
(実施例)
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
!f!1図は本発明の一実施例に係わるウェーハブロー
ピング装置を示すものである。ここで、■はバンプ(B
ump)カード、2はパンプヵード取付けステージ、3
はバーンインテスト用のウ工−ハ、4はプローバ2ステ
ージ、5は電源及び信号供給部、6はバンプカード取付
けステージX軸駆動モータ、7はパンブカード取付けス
テージY軸駆動モータ、8はヒータ用ライン、9は空冷
又は液冷用配管、10はブローバ2ステージ駆動部、1
1は超音波振動器をそれぞれ示している。
ピング装置を示すものである。ここで、■はバンプ(B
ump)カード、2はパンプヵード取付けステージ、3
はバーンインテスト用のウ工−ハ、4はプローバ2ステ
ージ、5は電源及び信号供給部、6はバンプカード取付
けステージX軸駆動モータ、7はパンブカード取付けス
テージY軸駆動モータ、8はヒータ用ライン、9は空冷
又は液冷用配管、10はブローバ2ステージ駆動部、1
1は超音波振動器をそれぞれ示している。
即ち、パンブカード(バンプ方式のプローブカードをい
う。以下同じ。)lは、パンプヵード取付けステージ(
第1のステージ)2に取り付けられている。また、複数
の半導体チップ領域を有するバーンインテスト用のウェ
ーハ3は、ブローバ2ステージ(第2のステージ)4上
に配置されている。パンプカードlには、バーンインテ
スト用のウェーハ3の任意の又は全ての半導体チップ領
域の全電極にコンタクトが取れるように突起(バンプ)
la, tb・・・が設けられている。また、バンプ
カード取付けステージ2には、パンブヵード1とバーン
インテスト用のウェーハ3との位置合せを行うアライメ
ント(整合)手段として、バンプカード取付lナステー
ジX軸駆動モータ8及びパンブカード取付けステージY
軸駆動モータ7が設けられている。さらに、バーンイン
テスト用のウ工−ハ3に所望の動作条件を与える条件設
定手段として、パンブカードlには、電源及び信号供給
部5が接続され、又ブローバZステージ4には、バーン
インテスト用のウェーハ3の温度昇降(25〜200℃
)が短時間で行えるように、ヒータ用ライン8及び空冷
又は液冷用配管9が設けられている。また、パンブカー
ド1の突起1a, lb・・・とバーンインテスト用の
ウェーハ3の電極とを安定にコンタクトさせる接合手段
として、ブローバZステージ4には、ブローバZステー
ジ駆動部lOが設けられ、又バンプヵード取付けステー
ジ2及びプローバZステージ4には、超音波振動器1l
が設けられている。
う。以下同じ。)lは、パンプヵード取付けステージ(
第1のステージ)2に取り付けられている。また、複数
の半導体チップ領域を有するバーンインテスト用のウェ
ーハ3は、ブローバ2ステージ(第2のステージ)4上
に配置されている。パンプカードlには、バーンインテ
スト用のウェーハ3の任意の又は全ての半導体チップ領
域の全電極にコンタクトが取れるように突起(バンプ)
la, tb・・・が設けられている。また、バンプ
カード取付けステージ2には、パンブヵード1とバーン
インテスト用のウェーハ3との位置合せを行うアライメ
ント(整合)手段として、バンプカード取付lナステー
ジX軸駆動モータ8及びパンブカード取付けステージY
軸駆動モータ7が設けられている。さらに、バーンイン
テスト用のウ工−ハ3に所望の動作条件を与える条件設
定手段として、パンブカードlには、電源及び信号供給
部5が接続され、又ブローバZステージ4には、バーン
インテスト用のウェーハ3の温度昇降(25〜200℃
)が短時間で行えるように、ヒータ用ライン8及び空冷
又は液冷用配管9が設けられている。また、パンブカー
ド1の突起1a, lb・・・とバーンインテスト用の
ウェーハ3の電極とを安定にコンタクトさせる接合手段
として、ブローバZステージ4には、ブローバZステー
ジ駆動部lOが設けられ、又バンプヵード取付けステー
ジ2及びプローバZステージ4には、超音波振動器1l
が設けられている。
第2図乃至第4図は、パンプヵ−ドIとバ−?インテス
ト用のウェーハ3とを対照しながら示すものである。
ト用のウェーハ3とを対照しながら示すものである。
パンブカードlは、バーンインテスト用のウ工−ハ3の
半導体チップ領域3■I+ a−2・・・31に対応
して、半導体チップ領域1−1. 1−2・・・1−
.を有する半導体ウェーハにより構或されている(第2
図参照)。また、パンブカードlの半導体チップ領域1
−1. 1−2・・・ l1には、バーンインテスト
用のウェーハ3の任意の又は全ての半導体チップ領域3
−1. 3−2・・・31の全電極3−.−,,
3■..2.・・・にコンタクトが取れる突起1−s−
1+ 1−s−2+ ・..が設けられている。即ち
、パンブカードlの半導体チップ領域1−i t−2
・・・ 1■の突起1−*−1+1−@−2+ ・・・
と、バーンインテスト用のウェーハ3の半導体チップ領
域3−1. 3−2・・・ 3■の電極3 ,− s
− + + 3 − n − 2 1 ・・・とは
、対称的になるように設けられている。(第3図及び第
4図参照)。なお、この突起1−−−1. 1−−−
2,・・・は、バーンインテスト用のウェーハ3の電極
3■−1+ 3−@−2+ ・・・と安定なコンタク
トが取れるような材質、例えば金、半田、アルミ等によ
り構成されている。また、パンプカードl内部では、バ
ーンインに必要な所定の配線がなされており、前記所定
の配線は突起1−a−1+ 1−#−2+ ・・・に
接続されている。
半導体チップ領域3■I+ a−2・・・31に対応
して、半導体チップ領域1−1. 1−2・・・1−
.を有する半導体ウェーハにより構或されている(第2
図参照)。また、パンブカードlの半導体チップ領域1
−1. 1−2・・・ l1には、バーンインテスト
用のウェーハ3の任意の又は全ての半導体チップ領域3
−1. 3−2・・・31の全電極3−.−,,
3■..2.・・・にコンタクトが取れる突起1−s−
1+ 1−s−2+ ・..が設けられている。即ち
、パンブカードlの半導体チップ領域1−i t−2
・・・ 1■の突起1−*−1+1−@−2+ ・・・
と、バーンインテスト用のウェーハ3の半導体チップ領
域3−1. 3−2・・・ 3■の電極3 ,− s
− + + 3 − n − 2 1 ・・・とは
、対称的になるように設けられている。(第3図及び第
4図参照)。なお、この突起1−−−1. 1−−−
2,・・・は、バーンインテスト用のウェーハ3の電極
3■−1+ 3−@−2+ ・・・と安定なコンタク
トが取れるような材質、例えば金、半田、アルミ等によ
り構成されている。また、パンプカードl内部では、バ
ーンインに必要な所定の配線がなされており、前記所定
の配線は突起1−a−1+ 1−#−2+ ・・・に
接続されている。
第5図は本発明によりバーンインテストを行う際のパン
ブカード1及びバーンインテスト用のウェーハ3の等価
回路を示すものである。
ブカード1及びバーンインテスト用のウェーハ3の等価
回路を示すものである。
バーンインテスト用のウェーハ3の半導体チップ領域3
−1. 3−2・・・3〜.の電極に印加する電気信
号は、各々の半導体チップ領域3−1. 3−2・・
・3−。に対応したパンブカード1の半導体チップ領域
1−+. 1−2・・・ l−.から与えられる。ま
た、バーンインに必要な所定の配線は、バンプカード1
内部で形成されている。さらに、バンプカード1からの
電源VDD%接地GND,クロックパルスCPの引出し
線は、同様にバンプ方式により行われ、電源及び信号供
給部5に接続されている。即ち、バーンインテスト用の
ウェーハ3毎にパンブカードlが異なることになる。
−1. 3−2・・・3〜.の電極に印加する電気信
号は、各々の半導体チップ領域3−1. 3−2・・
・3−。に対応したパンブカード1の半導体チップ領域
1−+. 1−2・・・ l−.から与えられる。ま
た、バーンインに必要な所定の配線は、バンプカード1
内部で形成されている。さらに、バンプカード1からの
電源VDD%接地GND,クロックパルスCPの引出し
線は、同様にバンプ方式により行われ、電源及び信号供
給部5に接続されている。即ち、バーンインテスト用の
ウェーハ3毎にパンブカードlが異なることになる。
次に、前記第1図乃至第5図を参照しながら本発明の一
実施例に係わるウェーハブロービング装置の動作につい
て詳細に説明する。
実施例に係わるウェーハブロービング装置の動作につい
て詳細に説明する。
まず、パンブカードiをバンプカード取付けステージ2
に取り付ける。また、レーザ、CCDカメラ等の自動ア
ライメント(整合)方式により、パンブカード取付けス
テージX軸駆動モータ 8及びパンブカード取付けステ
ージY軸駆動モータ7を駆動し、バンプカード1の位置
決定を行う。次に、バーンインテスト用のウェーハ3を
プローバZステージ4上に載せる。そして、バンプカー
ド1との位置合わせを行った後、ブローバZステージ駆
動部IOによりブローバZステージ4を上昇させ、バン
プカード1の突起とバーンインテスト用のウェーハ3の
電極とのコンタクトを取る。次に、パンブカード取付け
ステージ2側、及びプローバ2ステージ4側にそれぞれ
設けられた超音波振動器1lにより、パンブカードl及
びバーンインテスト用のウェーハ3を振動させ、バンプ
ヵード1の突起とバーンインテスト用のウェーハ3の電
極とのコンタクト状態を完全なものとする。次に、電源
及び信号供給部5の電源VDD等のスイッチをオン状態
にし、バーンインテスト用のウェーハ3の半導体チップ
領域L,, L2・・・3−.に電気信号を印加する
。この後、ヒータ用ライン8によりバーンインテスト用
のウェーハ3を設定温度(150℃以上)まで上昇させ
、かつ、設定時間まで前記電気信号を印加させ、バーン
インテストを行う。
に取り付ける。また、レーザ、CCDカメラ等の自動ア
ライメント(整合)方式により、パンブカード取付けス
テージX軸駆動モータ 8及びパンブカード取付けステ
ージY軸駆動モータ7を駆動し、バンプカード1の位置
決定を行う。次に、バーンインテスト用のウェーハ3を
プローバZステージ4上に載せる。そして、バンプカー
ド1との位置合わせを行った後、ブローバZステージ駆
動部IOによりブローバZステージ4を上昇させ、バン
プカード1の突起とバーンインテスト用のウェーハ3の
電極とのコンタクトを取る。次に、パンブカード取付け
ステージ2側、及びプローバ2ステージ4側にそれぞれ
設けられた超音波振動器1lにより、パンブカードl及
びバーンインテスト用のウェーハ3を振動させ、バンプ
ヵード1の突起とバーンインテスト用のウェーハ3の電
極とのコンタクト状態を完全なものとする。次に、電源
及び信号供給部5の電源VDD等のスイッチをオン状態
にし、バーンインテスト用のウェーハ3の半導体チップ
領域L,, L2・・・3−.に電気信号を印加する
。この後、ヒータ用ライン8によりバーンインテスト用
のウェーハ3を設定温度(150℃以上)まで上昇させ
、かつ、設定時間まで前記電気信号を印加させ、バーン
インテストを行う。
バーンインテストが終了したら、液冷又は空冷用配管9
によりプローバ2ステージ4を冷却し、バーンインテス
ト用のウェーハ3を冷却する。所定の温度まで冷却でき
たら、電源及び信号供給部5の電源VDD等のスイッチ
をオフ状態にし、バーンインテスト用のウェーハ3の半
導体チップ領域3−1. 3−2・・・3−,に印加
されている電気信号を遮断する。また、プローバZステ
ージ駆動部lOによりプローバ2ステージ4を下降させ
た後、バーンインテスト用のウェーハ3を取り除く。
によりプローバ2ステージ4を冷却し、バーンインテス
ト用のウェーハ3を冷却する。所定の温度まで冷却でき
たら、電源及び信号供給部5の電源VDD等のスイッチ
をオフ状態にし、バーンインテスト用のウェーハ3の半
導体チップ領域3−1. 3−2・・・3−,に印加
されている電気信号を遮断する。また、プローバZステ
ージ駆動部lOによりプローバ2ステージ4を下降させ
た後、バーンインテスト用のウェーハ3を取り除く。
このような構威によれば、パンブカード1には、バーン
インテスト用のウェーハ3の半導体チップ領域のうち、
任意の又は全ての半導体チップ領域の全電極にコンタク
トする複数のバンプが形成されている。また、パンプカ
ードlには、バーンインテストに必要な所定の配線が形
成されている。さらに、バンプカードlの製造方法は、
半導体ウェーハの製造方法と同様にして形成することが
できる。また、パンプカード1とバーンインテスト用の
ウェーハ3とを完全にコンタクトさせ、バーンインテス
トを行う駆動装置としての半導体試験装置が構成されて
いる。このため、ウェーハ又はチップの状態においてバ
ーンインテストを行う際、複数チップ又は全チップに同
時にコンタクトすることが可能となる。よって、パッケ
ージ封止後に行うバーンインテストのような多種多様で
コストの高い装置が削減できる。また、半導体製品の組
立て工程前においてウェーハ起因による不良品を選別す
ることが可能となり、無駄を省くことができる。
インテスト用のウェーハ3の半導体チップ領域のうち、
任意の又は全ての半導体チップ領域の全電極にコンタク
トする複数のバンプが形成されている。また、パンプカ
ードlには、バーンインテストに必要な所定の配線が形
成されている。さらに、バンプカードlの製造方法は、
半導体ウェーハの製造方法と同様にして形成することが
できる。また、パンプカード1とバーンインテスト用の
ウェーハ3とを完全にコンタクトさせ、バーンインテス
トを行う駆動装置としての半導体試験装置が構成されて
いる。このため、ウェーハ又はチップの状態においてバ
ーンインテストを行う際、複数チップ又は全チップに同
時にコンタクトすることが可能となる。よって、パッケ
ージ封止後に行うバーンインテストのような多種多様で
コストの高い装置が削減できる。また、半導体製品の組
立て工程前においてウェーハ起因による不良品を選別す
ることが可能となり、無駄を省くことができる。
[発明の効果]
以上、説明したように、本発明のプローブカード及び半
導体試験装置によれば、次のような効果を奏する。
導体試験装置によれば、次のような効果を奏する。
パンプカードには、バーンインテスト用のウ工−ハの複
数の半導体チップ領域のうち、任意の又は全ての半導体
チップ領域の全電極に所望の電気信号を与えるための複
数のバンプが形成されている。また、バンプカードには
、バーンインテストに必要な所定の配線が施されている
。さらに、パンブカードを用いてバーンインテストを行
うためのプローバが構成されている。このため、ウ工−
ハ又はチップの状態においてバーンインテストを行う際
に、複数チップ又は全チップに同時にコンタクトするこ
とができる。
数の半導体チップ領域のうち、任意の又は全ての半導体
チップ領域の全電極に所望の電気信号を与えるための複
数のバンプが形成されている。また、バンプカードには
、バーンインテストに必要な所定の配線が施されている
。さらに、パンブカードを用いてバーンインテストを行
うためのプローバが構成されている。このため、ウ工−
ハ又はチップの状態においてバーンインテストを行う際
に、複数チップ又は全チップに同時にコンタクトするこ
とができる。
第1図は本発明の一実施例に係わるウエ− /\ブロー
ピング装置を示す概略図、第2図はパンブカード及びバ
ーンインテスト用のウェーハを対照しながら示す概略図
、第3図は前記第2図のバンプカード及びバーンインテ
スト用のウェーハの半導体チップ領域をそれぞれ示す拡
大平面図、第4図は前記第3図の半導体チップ領域の拡
大側面図、第5図はバーンインテストを行う際のパンブ
カード及びバーンインテスト用のウェーハの等価回路を
示す図である。 1・・・パンブカード、2・・・バンプカード取付けス
テージ、3・・・バーンインテスト用のウェーハ、4・
・・ブローバ2ステージ、5・・・電源及び信号供給部
、6・・・パンブカード取付けステージX軸駆動モータ
、7・・・パンブカード取付けステージY軸駆動モータ
、8・・・ヒータ用ライン、9・・・空冷又は液冷用配
管、10・・・プローバZステージ駆動部、11・・・
超音波振動器。
ピング装置を示す概略図、第2図はパンブカード及びバ
ーンインテスト用のウェーハを対照しながら示す概略図
、第3図は前記第2図のバンプカード及びバーンインテ
スト用のウェーハの半導体チップ領域をそれぞれ示す拡
大平面図、第4図は前記第3図の半導体チップ領域の拡
大側面図、第5図はバーンインテストを行う際のパンブ
カード及びバーンインテスト用のウェーハの等価回路を
示す図である。 1・・・パンブカード、2・・・バンプカード取付けス
テージ、3・・・バーンインテスト用のウェーハ、4・
・・ブローバ2ステージ、5・・・電源及び信号供給部
、6・・・パンブカード取付けステージX軸駆動モータ
、7・・・パンブカード取付けステージY軸駆動モータ
、8・・・ヒータ用ライン、9・・・空冷又は液冷用配
管、10・・・プローバZステージ駆動部、11・・・
超音波振動器。
Claims (2)
- (1)複数の半導体チップ領域を有するウェーハに対し
、ウェーハの状態のままでそのウェーハ内の任意の又は
全ての半導体チップ領域に同時にバーンインを行うため
のプローブカードであって、半導体ウェーハと、前記半
導体ウェーハ上の所定の位置に形成され、前記任意の又
は全ての半導体チップ領域の全電極にそれぞれコンタク
トする複数のバンプと、前記半導体ウェーハに形成され
、前記複数のバンプにそれぞれ接続される所定の配線と
を具備することを特徴とするバンプ方式のプローブカー
ド。 - (2)バンプ方式のプローブカードを取り付ける第1の
ステージと、複数の半導体チップ領域を有するウェーハ
を取り付ける第2のステージと、前記プローブカードと
前記ウェーハとの位置合せを行うアライメント手段と、
前記プローブカードのバンプと前記ウェーハの電極とを
安定にコンタクトさせる接合手段と、前記ウェーハに所
望の動作条件を与える条件設定手段とを具備することを
特徴とする半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311355A JPH03171749A (ja) | 1989-11-30 | 1989-11-30 | プローブカード及び半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311355A JPH03171749A (ja) | 1989-11-30 | 1989-11-30 | プローブカード及び半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03171749A true JPH03171749A (ja) | 1991-07-25 |
Family
ID=18016161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1311355A Pending JPH03171749A (ja) | 1989-11-30 | 1989-11-30 | プローブカード及び半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03171749A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05340964A (ja) * | 1992-06-05 | 1993-12-24 | Mitsubishi Electric Corp | ウエハ及びチップの試験装置 |
JPH08184612A (ja) * | 1994-12-28 | 1996-07-16 | Yamaichi Electron Co Ltd | 半導体ウェハの検査装置 |
JP2007526636A (ja) * | 2004-02-16 | 2007-09-13 | デルタ デザイン インコーポレーティッド | Icチップの温度を設定温度近くに維持するためのデュアルフィードバック制御システム |
CN103645429A (zh) * | 2013-12-18 | 2014-03-19 | 山东华冠智能卡有限公司 | 96联cob芯片检测仪 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5440082A (en) * | 1977-09-05 | 1979-03-28 | Toshiba Corp | Semiconductor test device |
JPS5599734A (en) * | 1979-01-26 | 1980-07-30 | Hitachi Ltd | Pattern-sheet for characteristic test of semiconductor element |
-
1989
- 1989-11-30 JP JP1311355A patent/JPH03171749A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5440082A (en) * | 1977-09-05 | 1979-03-28 | Toshiba Corp | Semiconductor test device |
JPS5599734A (en) * | 1979-01-26 | 1980-07-30 | Hitachi Ltd | Pattern-sheet for characteristic test of semiconductor element |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05340964A (ja) * | 1992-06-05 | 1993-12-24 | Mitsubishi Electric Corp | ウエハ及びチップの試験装置 |
JPH08184612A (ja) * | 1994-12-28 | 1996-07-16 | Yamaichi Electron Co Ltd | 半導体ウェハの検査装置 |
JP2007526636A (ja) * | 2004-02-16 | 2007-09-13 | デルタ デザイン インコーポレーティッド | Icチップの温度を設定温度近くに維持するためのデュアルフィードバック制御システム |
JP4651626B2 (ja) * | 2004-02-16 | 2011-03-16 | デルタ デザイン インコーポレーティッド | Icチップの温度を設定温度近くに維持するためのデュアルフィードバック制御システム |
CN103645429A (zh) * | 2013-12-18 | 2014-03-19 | 山东华冠智能卡有限公司 | 96联cob芯片检测仪 |
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