JPH07219796A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07219796A JPH07219796A JP6012893A JP1289394A JPH07219796A JP H07219796 A JPH07219796 A JP H07219796A JP 6012893 A JP6012893 A JP 6012893A JP 1289394 A JP1289394 A JP 1289394A JP H07219796 A JPH07219796 A JP H07219796A
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Abstract
(57)【要約】
【目的】 ＣＰＵにおいてエラーを発生した命令を再試
行する。 【構成】 ＣＰＵは１サイクル遅れでＳＶＲと同一の内
容を格納していくＣＳＶＲを含んで構成される。演算ユ
ニットでエラーが発生すると、エラーフラグがアクティ
ブになると同時に、ＳＶＲにはエラー発生時のデータが
書き込まれる。エラーフラグがアクティブになることに
よってＣＳＶＲへの書き込みが抑止される。この場合、
ＣＳＶＲの内容をＳＶＲにリストアすることによってエ
ラーを発生した命令を再試行する。一方、ＣＳＶＲにお
いてエラーが検出された場合には、ＳＶＲの内容をＣＳ
ＶＲにリストアして再試行する。エラー処理は診断プロ
セッサの制御の下で行われる。モードフラグの設定によ
って、診断プロセッサに制御を移すタイミング生成のた
めのファームウェアを仲介するか否かを、指示する。
行する。 【構成】 ＣＰＵは１サイクル遅れでＳＶＲと同一の内
容を格納していくＣＳＶＲを含んで構成される。演算ユ
ニットでエラーが発生すると、エラーフラグがアクティ
ブになると同時に、ＳＶＲにはエラー発生時のデータが
書き込まれる。エラーフラグがアクティブになることに
よってＣＳＶＲへの書き込みが抑止される。この場合、
ＣＳＶＲの内容をＳＶＲにリストアすることによってエ
ラーを発生した命令を再試行する。一方、ＣＳＶＲにお
いてエラーが検出された場合には、ＳＶＲの内容をＣＳ
ＶＲにリストアして再試行する。エラー処理は診断プロ
セッサの制御の下で行われる。モードフラグの設定によ
って、診断プロセッサに制御を移すタイミング生成のた
めのファームウェアを仲介するか否かを、指示する。
Description
【０００１】
【産業上の利用分野】本発明は、エラー復帰機構を有す
る情報処理装置に関し、特に、ソフトウェアに開放され
るレジスタ（ソフトウェアビジブルレジスタ、以下、Ｓ
ＶＲという）のエラー復帰機構を有する情報処理装置に
関する。
る情報処理装置に関し、特に、ソフトウェアに開放され
るレジスタ（ソフトウェアビジブルレジスタ、以下、Ｓ
ＶＲという）のエラー復帰機構を有する情報処理装置に
関する。
【０００２】
【従来の技術】従来の情報処理装置においては、中央処
理装置内で障害が発生した場合、障害の影響を受けたデ
ータを、ＳＶＲに書き込んでしまうと、障害発生時点か
らの命令の再試行が困難になる。なぜなら、障害の影響
を受けたデータをＳＶＲに書き込むことにより、再試行
に必要なデータが上書きされて失われてしまうからであ
る。
理装置内で障害が発生した場合、障害の影響を受けたデ
ータを、ＳＶＲに書き込んでしまうと、障害発生時点か
らの命令の再試行が困難になる。なぜなら、障害の影響
を受けたデータをＳＶＲに書き込むことにより、再試行
に必要なデータが上書きされて失われてしまうからであ
る。
【０００３】障害発生時にＳＶＲに書き込まないように
することは理論的には可能であるが、実際には中央処理
装置内の各部からエラー発生信号を集めてＳＶＲへの書
き込みを抑止しなければならず、この処理に時間がかか
ってしまう。特に、近年の情報処理装置は高速なクロッ
クの下で動作しており、ＳＶＲへの書込み抑止がさらに
困難になっている。
することは理論的には可能であるが、実際には中央処理
装置内の各部からエラー発生信号を集めてＳＶＲへの書
き込みを抑止しなければならず、この処理に時間がかか
ってしまう。特に、近年の情報処理装置は高速なクロッ
クの下で動作しており、ＳＶＲへの書込み抑止がさらに
困難になっている。
【０００４】この種の障害復帰機構は、例えば、米国特
許第4,996,687号に示されるように、中央処理装置とバ
スを介して接続しているメインメモリのメモリチップに
おけるソフトエラーからの復帰を目的とし、メインメモ
リと同一内容のバックアップメモリを設けて障害発生時
にこのバックアップメモリの内容をメインメモリに戻す
ように構成している。
許第4,996,687号に示されるように、中央処理装置とバ
スを介して接続しているメインメモリのメモリチップに
おけるソフトエラーからの復帰を目的とし、メインメモ
リと同一内容のバックアップメモリを設けて障害発生時
にこのバックアップメモリの内容をメインメモリに戻す
ように構成している。
【０００５】
【発明が解決しようとする課題】上述の従来技術では、
中央処理装置内の状態は適宜バックアップすることがで
きない。そのため、例えば演算器で発生したエラーによ
ってＳＶＲに誤ったデータが上書きされてしまったよう
な場合等には対処することができない、といった問題が
ある。
中央処理装置内の状態は適宜バックアップすることがで
きない。そのため、例えば演算器で発生したエラーによ
ってＳＶＲに誤ったデータが上書きされてしまったよう
な場合等には対処することができない、といった問題が
ある。
【０００６】また、上記エラー処理をする際に、ある命
令の処理途中に中央処理装置をリセットしてしまった場
合には、リセット後その命令の再試行をしても成功しな
いおそれがある。
令の処理途中に中央処理装置をリセットしてしまった場
合には、リセット後その命令の再試行をしても成功しな
いおそれがある。
【０００７】一方、緊急性が要求され、再試行すること
よりも即座に割り込みを起こす必要がある場合もある。
よりも即座に割り込みを起こす必要がある場合もある。
【０００８】本発明の目的は、上述のような問題を解消
し、中央処理装置内部のエラーによりＳＶＲに誤ったデ
ータが上書きされてしまった場合でも、エラー発生時点
からの命令の再試行を可能とし、耐故障性の高い情報処
理装置を実現するためのエラー復帰機構を提供すること
にある。さらに、このエラー復帰機構を柔軟に実現する
ことを目的とする。
し、中央処理装置内部のエラーによりＳＶＲに誤ったデ
ータが上書きされてしまった場合でも、エラー発生時点
からの命令の再試行を可能とし、耐故障性の高い情報処
理装置を実現するためのエラー復帰機構を提供すること
にある。さらに、このエラー復帰機構を柔軟に実現する
ことを目的とする。
【０００９】また、本発明の他の目的は、リセット後の
命令の再試行が成功する確率を高めるためにエラー処理
を起動するタイミングを調節することにある。さらに、
エラーの発生場所を特定して適切な状態から再試行させ
ることを目的とする。
命令の再試行が成功する確率を高めるためにエラー処理
を起動するタイミングを調節することにある。さらに、
エラーの発生場所を特定して適切な状態から再試行させ
ることを目的とする。
【００１０】さらに、本発明の他の目的は、再試行を優
先するか、緊急性を優先するかを、モード設定により選
択することにある。
先するか、緊急性を優先するかを、モード設定により選
択することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
本願発明では、少なくとも１つのワードからなる一群の
記憶手段を含む中央処理装置を有する情報処理装置にお
けるエラー復帰機構であって、その一群の記憶手段と同
一の構成を有しその記憶手段に対してあるデータが書き
込まれた時点以降に当該データを書き込まれる一群の予
備記憶手段を含んでもよい。また、中央処理装置で発生
したエラーを検出するエラー検出手段を含んでもよい。
さらに、そのエラー検出手段からのエラー通知に応じ
て、中央処理装置におけるエラーの処理を行い、中央処
理装置を復帰させるエラー処理手段を含んでもよい。
本願発明では、少なくとも１つのワードからなる一群の
記憶手段を含む中央処理装置を有する情報処理装置にお
けるエラー復帰機構であって、その一群の記憶手段と同
一の構成を有しその記憶手段に対してあるデータが書き
込まれた時点以降に当該データを書き込まれる一群の予
備記憶手段を含んでもよい。また、中央処理装置で発生
したエラーを検出するエラー検出手段を含んでもよい。
さらに、そのエラー検出手段からのエラー通知に応じ
て、中央処理装置におけるエラーの処理を行い、中央処
理装置を復帰させるエラー処理手段を含んでもよい。
【００１２】また、エラー処理手段は、中央処理装置に
おけるエラーの原因を解析して、記憶手段および予備記
憶手段の内容を退避領域に退避した後、中央処理装置を
リセットして、その退避領域の内容を記憶手段および予
備記憶手段にリストアするエラー処理プロセッサをさら
に含んでもよい。
おけるエラーの原因を解析して、記憶手段および予備記
憶手段の内容を退避領域に退避した後、中央処理装置を
リセットして、その退避領域の内容を記憶手段および予
備記憶手段にリストアするエラー処理プロセッサをさら
に含んでもよい。
【００１３】また、エラー処理手段は、エラー検出手段
からのエラー報告についてエラー処理の前準備を行い、
エラー復帰に適したタイミングを生成してそのタイミン
グで前記エラー処理プロセッサに対してエラー処理を開
始させるエラー処理ファームウェアをさらに含んでもよ
い。
からのエラー報告についてエラー処理の前準備を行い、
エラー復帰に適したタイミングを生成してそのタイミン
グで前記エラー処理プロセッサに対してエラー処理を開
始させるエラー処理ファームウェアをさらに含んでもよ
い。
【００１４】また、エラー検出手段は、前記一群の予備
記憶手段で発生したエラーを検出する予備記憶エラー検
出部を含んでもよい。さらにエラー処理手段は、その予
備記憶エラー検出部でエラーが発生したことを示す予備
記憶エラーフラグを含んでもよく、さらにエラー処理プ
ロセッサが、退避領域の内容を記憶手段および予備記憶
手段にリストアする際、予備記憶エラーフラグが”エラ
ー発生”を示していれば記憶手段に関する退避領域の内
容を記憶手段および予備記憶手段にリストアし、予備記
憶エラーフラグが”エラー未発生”を示していれば予備
記憶手段に関する退避領域の内容を記憶手段および予備
記憶手段にリストアしてもよい。
記憶手段で発生したエラーを検出する予備記憶エラー検
出部を含んでもよい。さらにエラー処理手段は、その予
備記憶エラー検出部でエラーが発生したことを示す予備
記憶エラーフラグを含んでもよく、さらにエラー処理プ
ロセッサが、退避領域の内容を記憶手段および予備記憶
手段にリストアする際、予備記憶エラーフラグが”エラ
ー発生”を示していれば記憶手段に関する退避領域の内
容を記憶手段および予備記憶手段にリストアし、予備記
憶エラーフラグが”エラー未発生”を示していれば予備
記憶手段に関する退避領域の内容を記憶手段および予備
記憶手段にリストアしてもよい。
【００１５】また、エラー処理手段は、エラー検出手段
で検出したエラーをエラー処理プロセッサに直接通知す
るモードと、エラー処理ファームウェアを介してエラー
処理プロセッサを起動するモードのいずれかを指定する
エラー処理モードフラグをさらに含んでもよい。
で検出したエラーをエラー処理プロセッサに直接通知す
るモードと、エラー処理ファームウェアを介してエラー
処理プロセッサを起動するモードのいずれかを指定する
エラー処理モードフラグをさらに含んでもよい。
【００１６】また、上記一群の記憶手段は一群のレジス
タであり、さらに上記一群の予備記憶手段は一群のバッ
クアップレジスタであってもよい。
タであり、さらに上記一群の予備記憶手段は一群のバッ
クアップレジスタであってもよい。
【００１７】また、上記一群の記憶手段はソフトウェア
から可視な一群のレジスタであってもよい。
から可視な一群のレジスタであってもよい。
【００１８】
【実施例】次に本願発明のデータ送受信装置の一実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００１９】図１を参照すると、本願発明の一実施例で
ある情報処理装置は、パイプライン構成を採り、演算を
するための演算ステージ３１と、演算結果をＳＶＲ３に
書き込む書込みステージ３２と、演算結果をコピーＳＶ
Ｒ（以下、ＣＳＶＲ）４に書き込むコピーステージ３３
と、エラーの発生をチェックするエラーチェックステー
ジ３４とを含んでなっている。
ある情報処理装置は、パイプライン構成を採り、演算を
するための演算ステージ３１と、演算結果をＳＶＲ３に
書き込む書込みステージ３２と、演算結果をコピーＳＶ
Ｒ（以下、ＣＳＶＲ）４に書き込むコピーステージ３３
と、エラーの発生をチェックするエラーチェックステー
ジ３４とを含んでなっている。
【００２０】演算ステージ３１では、演算回路１が演算
を行なう。この演算の結果、エラー検出回路２３は演算
回路１において障害が発生したか否かを検出する。
を行なう。この演算の結果、エラー検出回路２３は演算
回路１において障害が発生したか否かを検出する。
【００２１】書込みステージ３２では、ＳＶＲ３に対し
て演算回路１による演算結果を書き込む。ＳＶＲ３はソ
フトウェアから可視なレジスタであり、一般に複数バイ
トからなる１ワードを複数ワード有するように構成され
る。そのために書込みステージ３２は、演算回路１から
の演算結果を保持する書込みデータレジスタ（ＷＤＲ）
１２と、ＳＶＲ３の書込みアドレスを保持する書込みア
ドレスレジスタ（ＷＡＲ）１１と、ＳＶＲ３に対し書込
みを指示する書込みフラグ（ＷＦ）１７とを含んでい
る。また、エラー検出回路２３により検出されたエラー
情報は、演算器内の部分毎にエラー検出フラグ群（Ｅ
Ｆ）５に保持される。書込みステージ３２は、このエラ
ー検出フラグ群５に保持されたいずれかのエラー情報で
エラー発生を表示していることを検出するために、オア
回路６を含んでいる。
て演算回路１による演算結果を書き込む。ＳＶＲ３はソ
フトウェアから可視なレジスタであり、一般に複数バイ
トからなる１ワードを複数ワード有するように構成され
る。そのために書込みステージ３２は、演算回路１から
の演算結果を保持する書込みデータレジスタ（ＷＤＲ）
１２と、ＳＶＲ３の書込みアドレスを保持する書込みア
ドレスレジスタ（ＷＡＲ）１１と、ＳＶＲ３に対し書込
みを指示する書込みフラグ（ＷＦ）１７とを含んでい
る。また、エラー検出回路２３により検出されたエラー
情報は、演算器内の部分毎にエラー検出フラグ群（Ｅ
Ｆ）５に保持される。書込みステージ３２は、このエラ
ー検出フラグ群５に保持されたいずれかのエラー情報で
エラー発生を表示していることを検出するために、オア
回路６を含んでいる。
【００２２】コピーステージ３３では、ＳＶＲ３のバッ
クアップ用のＣＳＶＲ４を設け、このＣＳＶＲ４に対し
て演算回路１による演算結果を書き込む。このＣＳＶＲ
４はＳＶＲ３と同一の構成を有して、ＳＶＲ３の１クロ
ック前の内容を有する。このＣＳＶＲ４はソフトウェア
からは認識できず、すなわち命令セット上には表れな
い。このためにコピーステージ３３は、書込みデータレ
ジスタ１２の値を１クロック遅れで保持するコピーＷＤ
Ｒ（ＣＷＤＲ）１４と、ＣＳＶＲ４の書込みアドレスを
保持するコピー書込みアドレスレジスタ（ＣＷＡＲ）１
３と、ＣＳＶＲ４に対し書込みを指示するコピー書込み
フラグ（ＣＷＦ）１８とを含んでなっている。また、オ
ア回路６によって収集されたエラー情報を保持するエラ
ーフラグ（ＥＦ）１９を含んでいる。さらに、ＣＳＶＲ
４におけるエラー発生の検出を目的としてＣＳＶＲ４の
読出しを行う際の、読出しアドレスを保持するコピーリ
ードアドレスレジスタ（ＣＲＡＲ）１５と、このコピー
リードアドレスレジスタ１５の内容を１つ増加するため
のインクリメント回路２７とを含んでいる。
クアップ用のＣＳＶＲ４を設け、このＣＳＶＲ４に対し
て演算回路１による演算結果を書き込む。このＣＳＶＲ
４はＳＶＲ３と同一の構成を有して、ＳＶＲ３の１クロ
ック前の内容を有する。このＣＳＶＲ４はソフトウェア
からは認識できず、すなわち命令セット上には表れな
い。このためにコピーステージ３３は、書込みデータレ
ジスタ１２の値を１クロック遅れで保持するコピーＷＤ
Ｒ（ＣＷＤＲ）１４と、ＣＳＶＲ４の書込みアドレスを
保持するコピー書込みアドレスレジスタ（ＣＷＡＲ）１
３と、ＣＳＶＲ４に対し書込みを指示するコピー書込み
フラグ（ＣＷＦ）１８とを含んでなっている。また、オ
ア回路６によって収集されたエラー情報を保持するエラ
ーフラグ（ＥＦ）１９を含んでいる。さらに、ＣＳＶＲ
４におけるエラー発生の検出を目的としてＣＳＶＲ４の
読出しを行う際の、読出しアドレスを保持するコピーリ
ードアドレスレジスタ（ＣＲＡＲ）１５と、このコピー
リードアドレスレジスタ１５の内容を１つ増加するため
のインクリメント回路２７とを含んでいる。
【００２３】エラーチェックステージ３４では、ＣＳＶ
Ｒ４におけるエラー発生を検出するためのエラー検出回
路２を設け、エラーフラグ１９の情報と併せて、エラー
処理を起動するためのチェックを行う。そのためにエラ
ーチェックステージ３４では、ＣＳＶＲ４からの読出し
データを保持するコピーデータ読出しレジスタ（ＣＤＲ
Ｒ）１６を含んでいる。また、後述するように、エラー
の発生をファームウェアから起動するか、ハードウェア
で直接起動するかを切り換えるためのモードフラグ（Ｍ
ＤＦ）２０を含んでいる。そして、さらに、ファームウ
ェアを介すエラー処理が起動されたことを示すイベント
フラグ（ＥＶＦ）２２と、診断プロセッサ（ＤＧＰ）２
４に対するエラー処理が起動されたことを示すエラー表
示フラグ（ＥＩＦ）２１とを含んでいる。このＤＧＰ２
４は情報処理装置の診断を行うプロセッサであり、ＤＧ
Ｐ専用のメモリとしてＤＧＰメモリ（ＤＧＰＭ）２６を
有している。
Ｒ４におけるエラー発生を検出するためのエラー検出回
路２を設け、エラーフラグ１９の情報と併せて、エラー
処理を起動するためのチェックを行う。そのためにエラ
ーチェックステージ３４では、ＣＳＶＲ４からの読出し
データを保持するコピーデータ読出しレジスタ（ＣＤＲ
Ｒ）１６を含んでいる。また、後述するように、エラー
の発生をファームウェアから起動するか、ハードウェア
で直接起動するかを切り換えるためのモードフラグ（Ｍ
ＤＦ）２０を含んでいる。そして、さらに、ファームウ
ェアを介すエラー処理が起動されたことを示すイベント
フラグ（ＥＶＦ）２２と、診断プロセッサ（ＤＧＰ）２
４に対するエラー処理が起動されたことを示すエラー表
示フラグ（ＥＩＦ）２１とを含んでいる。このＤＧＰ２
４は情報処理装置の診断を行うプロセッサであり、ＤＧ
Ｐ専用のメモリとしてＤＧＰメモリ（ＤＧＰＭ）２６を
有している。
【００２４】なお、この実施例の情報処理装置は、ＣＰ
Ｕファームウェア（ＣＰＵ−ＦＷ）２５のファームウェ
アにより制御されるものとしているが、これはハード結
線論理によるものとしても構わない。
Ｕファームウェア（ＣＰＵ−ＦＷ）２５のファームウェ
アにより制御されるものとしているが、これはハード結
線論理によるものとしても構わない。
【００２５】上記構成において、演算ステージ３１の演
算回路１による演算結果はＷＤＲ１２を介してＳＶＲ３
に書き込まれる。この際ＳＶＲ３の書き込み先アドレス
はＷＡＲ１１が保持するものが使用される。また、この
書き込みタイミングはＷＦ１７によって与えられる。こ
れらＷＡＲ１１とＷＦ１７は、その書込みデータに対応
する命令に基づいて設定される。そして、この演算結果
は、ＳＶＲ３に書き込まれた次のクロックでＣＷＤＲ１
４を介してＣＳＶＲ４に書き込まれる。この際ＣＳＶＲ
４の書き込み先アドレスはＣＷＡＲ１３が保持するもの
が使用される。また、この書き込みタイミングはＣＷＦ
１８によって与えられる。すなわち、ＣＳＶＲ４は、Ｓ
ＶＲ３の１クロック前の状態を保持していることにな
る。
算回路１による演算結果はＷＤＲ１２を介してＳＶＲ３
に書き込まれる。この際ＳＶＲ３の書き込み先アドレス
はＷＡＲ１１が保持するものが使用される。また、この
書き込みタイミングはＷＦ１７によって与えられる。こ
れらＷＡＲ１１とＷＦ１７は、その書込みデータに対応
する命令に基づいて設定される。そして、この演算結果
は、ＳＶＲ３に書き込まれた次のクロックでＣＷＤＲ１
４を介してＣＳＶＲ４に書き込まれる。この際ＣＳＶＲ
４の書き込み先アドレスはＣＷＡＲ１３が保持するもの
が使用される。また、この書き込みタイミングはＣＷＦ
１８によって与えられる。すなわち、ＣＳＶＲ４は、Ｓ
ＶＲ３の１クロック前の状態を保持していることにな
る。
【００２６】演算回路１においてエラーが発生した場合
は、演算ステージ３１のエラー検出回路２３によりその
エラーが検出され、エラー検出フラグ群５の該当するフ
ラグがアクティブになる。そして、オア回路６によりエ
ラー検出フラグ群５の全ビットの論理和が生成されて、
エラーフラグ１９がアクティブになる。この場合、エラ
ーに関する演算結果は、ＳＶＲ３には書き込まれてしま
うが、ＣＳＶＲ４には書き込まれない。これは、ＣＳＶ
Ｒ４に書込みを指示するアンド回路８の入力として、エ
ラーフラグ１９の否定論理が入力されることにより実現
される。すなわち、エラーフラグ１９がアクティブにな
ることから、その否定論理はノンアクティブになって、
ＣＷＦ１８の値に拘わらずアンド回路８の出力をノンア
クティブにするからである。従って、演算回路１におい
てエラーが発生した場合は、ＳＶＲ３にはエラー発生直
後の状態が保持され、一方ＣＳＶＲ４にはエラー発生直
前の状態が保持されることになる。
は、演算ステージ３１のエラー検出回路２３によりその
エラーが検出され、エラー検出フラグ群５の該当するフ
ラグがアクティブになる。そして、オア回路６によりエ
ラー検出フラグ群５の全ビットの論理和が生成されて、
エラーフラグ１９がアクティブになる。この場合、エラ
ーに関する演算結果は、ＳＶＲ３には書き込まれてしま
うが、ＣＳＶＲ４には書き込まれない。これは、ＣＳＶ
Ｒ４に書込みを指示するアンド回路８の入力として、エ
ラーフラグ１９の否定論理が入力されることにより実現
される。すなわち、エラーフラグ１９がアクティブにな
ることから、その否定論理はノンアクティブになって、
ＣＷＦ１８の値に拘わらずアンド回路８の出力をノンア
クティブにするからである。従って、演算回路１におい
てエラーが発生した場合は、ＳＶＲ３にはエラー発生直
後の状態が保持され、一方ＣＳＶＲ４にはエラー発生直
前の状態が保持されることになる。
【００２７】ＣＳＶＲ４においてエラーが発生した場合
には、エラーチェックステージ３４のエラー検出回路２
によりそのエラーが検出される。このＣＳＶＲ４のエラ
ーは以下のようにして検出される。ＣＳＶＲ４には、Ｃ
ＷＤＲ１４から書込みデータが書き込まれるが、それと
並行してＣＤＲＲ１６にエラー検出用のデータ読出しが
行われる。このＣＤＲＲ１６への読出しは、ＣＲＡＲ１
５の指すアドレスに従って行われる。このＣＲＡＲ１５
は、インクリメント回路２７により毎クロックインクリ
メントされて、各ワードを順番に指し示すことになる。
このＣＲＡＲ１５は、巡回的にインクリメントされ、最
後のワードを指した場合には、その次のクロックは最初
のワードを指す。エラー検出回路２では、パリティチェ
ックなどの方法によって、ＣＤＲＲ１６に読み出された
データについてエラーの発生を検出する。
には、エラーチェックステージ３４のエラー検出回路２
によりそのエラーが検出される。このＣＳＶＲ４のエラ
ーは以下のようにして検出される。ＣＳＶＲ４には、Ｃ
ＷＤＲ１４から書込みデータが書き込まれるが、それと
並行してＣＤＲＲ１６にエラー検出用のデータ読出しが
行われる。このＣＤＲＲ１６への読出しは、ＣＲＡＲ１
５の指すアドレスに従って行われる。このＣＲＡＲ１５
は、インクリメント回路２７により毎クロックインクリ
メントされて、各ワードを順番に指し示すことになる。
このＣＲＡＲ１５は、巡回的にインクリメントされ、最
後のワードを指した場合には、その次のクロックは最初
のワードを指す。エラー検出回路２では、パリティチェ
ックなどの方法によって、ＣＤＲＲ１６に読み出された
データについてエラーの発生を検出する。
【００２８】エラー検出回路２またはエラー表示フラグ
１９からの情報に従って、エラーチェックステージで
は、次のようにエラー処理の起動を行う。まず、エラー
検出回路２でエラーを検出した場合には、アンド回路９
およびアンド回路１０の入力端子にその事象が入力され
る。一方、それらアンド回路の他の入力端子にはＭＤＦ
２０に基づく信号が入力されて、それらアンド回路のい
ずれか一方のみの出力がアクティブになるように制御さ
れる。すなわち、エラー検出回路２の出力は、ＭＤＦ２
０が”１”であればアンド回路９から出力され、ＭＤＦ
２０が”０”であればアンド回路１０から出力される。
これにより、エラー検出回路２でエラーを検出すると、
ＭＤＦ２０が”１”であればＥＩＦ２１がセットされ、
ＭＤＦ２０が”０”であればＥＶＦ２２がセットされ
る。
１９からの情報に従って、エラーチェックステージで
は、次のようにエラー処理の起動を行う。まず、エラー
検出回路２でエラーを検出した場合には、アンド回路９
およびアンド回路１０の入力端子にその事象が入力され
る。一方、それらアンド回路の他の入力端子にはＭＤＦ
２０に基づく信号が入力されて、それらアンド回路のい
ずれか一方のみの出力がアクティブになるように制御さ
れる。すなわち、エラー検出回路２の出力は、ＭＤＦ２
０が”１”であればアンド回路９から出力され、ＭＤＦ
２０が”０”であればアンド回路１０から出力される。
これにより、エラー検出回路２でエラーを検出すると、
ＭＤＦ２０が”１”であればＥＩＦ２１がセットされ、
ＭＤＦ２０が”０”であればＥＶＦ２２がセットされ
る。
【００２９】ＥＩＦ２１がセットされると、ＤＧＰ２４
でエラー処理が開始する。また、ＥＶＦ２２がセットさ
れると、ＣＰＵ−ＦＷ２５でエラー処理開始のためのタ
イミングが生成された後、ＥＩＦ２１がセットされて、
上記と同様にＤＧＰ２４でエラー処理が開始する。この
ＥＩＦ２１セットによる場合とＥＶＦセットによる場合
との違いは、後述するようにエラー処理を開始するタイ
ミングに影響する。ＥＩＦ２１を介して直接ＤＧＰ２４
にエラーを通知する場合は、即座にエラー処理を開始で
きる。しかしその反面、処理中の命令の途中に割り込む
ようなタイミングとなる場合があり、その場合には障害
発生時点からの命令の再試行がうまくいかないおそれが
ある。一方、ＥＶＦ２２からＣＰＵ−ＦＷ２５を介して
エラー処理を行う場合には、処理途中の命令の終了を待
ってからエラー処理を起動できるので、命令の再試行が
成功する確率が高くなる。従って、これらエラー処理の
開始方法は情報処理装置の諸状況に応じて設定されるべ
きであり、本実施例ではこの設定のためにＭＤＦ２０が
設けられている。なお、このＭＤＦ２０は、例えばスキ
ャンパスなどによりシステム立ち上げ時に設定すること
ができる。
でエラー処理が開始する。また、ＥＶＦ２２がセットさ
れると、ＣＰＵ−ＦＷ２５でエラー処理開始のためのタ
イミングが生成された後、ＥＩＦ２１がセットされて、
上記と同様にＤＧＰ２４でエラー処理が開始する。この
ＥＩＦ２１セットによる場合とＥＶＦセットによる場合
との違いは、後述するようにエラー処理を開始するタイ
ミングに影響する。ＥＩＦ２１を介して直接ＤＧＰ２４
にエラーを通知する場合は、即座にエラー処理を開始で
きる。しかしその反面、処理中の命令の途中に割り込む
ようなタイミングとなる場合があり、その場合には障害
発生時点からの命令の再試行がうまくいかないおそれが
ある。一方、ＥＶＦ２２からＣＰＵ−ＦＷ２５を介して
エラー処理を行う場合には、処理途中の命令の終了を待
ってからエラー処理を起動できるので、命令の再試行が
成功する確率が高くなる。従って、これらエラー処理の
開始方法は情報処理装置の諸状況に応じて設定されるべ
きであり、本実施例ではこの設定のためにＭＤＦ２０が
設けられている。なお、このＭＤＦ２０は、例えばスキ
ャンパスなどによりシステム立ち上げ時に設定すること
ができる。
【００３０】エラー表示フラグ１９から演算ユニットの
エラーが報告された場合には、オア回路７を介してＥＩ
Ｆ２１がセットされる。これにより、ＤＧＰ２４のエラ
ー処理が起動される。本実施例では、エラー表示フラグ
１９からのエラーはＥＩＦ２１に報告されるようにして
いるが、エラー検出回路２からの場合と同様にモードに
応じてファームウェアを介すようにしても構わない。
エラーが報告された場合には、オア回路７を介してＥＩ
Ｆ２１がセットされる。これにより、ＤＧＰ２４のエラ
ー処理が起動される。本実施例では、エラー表示フラグ
１９からのエラーはＥＩＦ２１に報告されるようにして
いるが、エラー検出回路２からの場合と同様にモードに
応じてファームウェアを介すようにしても構わない。
【００３１】次に、ＣＰＵ−ＦＷ２５における処理につ
いて図を参照しながら説明する。
いて図を参照しながら説明する。
【００３２】図２を参照すると、ＣＰＵ−ＦＷ２５は、
マイクロプログラムを格納する制御ストア５４と、制御
ストア５４の読出し位置を指示する制御メモリアドレス
レジスタ（ＣＳＡＲ）５１と、制御ストア５４からの読
出しデータを保持する制御ストア命令レジスタ（ＣＳＩ
Ｒ）５２とを含んでいる。また、マイクロプログラムの
エラー処理ルーチンの開始アドレスを保持する開始アド
レスレジスタ（ＳＡＲ）５０と、このＳＡＲ５０または
次アドレスとを選択するためのセレクタ５５と、このセ
レクタ５５に制御信号を与えるアンド回路５６とを含ん
でいる。次アドレスとは、制御ストア５４のマイクロプ
ログラムにより指定されるアドレスで、一般に現在処理
されているマイクロプログラム命令の次に実行されるマ
イクロプログラム命令のアドレスを意味する。また、Ｃ
ＳＩＲ５２に読み出されたマイクロプログラム命令によ
って、信号線４１，４４および４６に信号が転送され
る。
マイクロプログラムを格納する制御ストア５４と、制御
ストア５４の読出し位置を指示する制御メモリアドレス
レジスタ（ＣＳＡＲ）５１と、制御ストア５４からの読
出しデータを保持する制御ストア命令レジスタ（ＣＳＩ
Ｒ）５２とを含んでいる。また、マイクロプログラムの
エラー処理ルーチンの開始アドレスを保持する開始アド
レスレジスタ（ＳＡＲ）５０と、このＳＡＲ５０または
次アドレスとを選択するためのセレクタ５５と、このセ
レクタ５５に制御信号を与えるアンド回路５６とを含ん
でいる。次アドレスとは、制御ストア５４のマイクロプ
ログラムにより指定されるアドレスで、一般に現在処理
されているマイクロプログラム命令の次に実行されるマ
イクロプログラム命令のアドレスを意味する。また、Ｃ
ＳＩＲ５２に読み出されたマイクロプログラム命令によ
って、信号線４１，４４および４６に信号が転送され
る。
【００３３】図３を参照すると、制御ストア５４に格納
され、ＣＳＩＲ５２に読み出されるマイクロプログラム
の命令フィールドは、マイクロ命令コードを示すＯＰＣ
５２１と、次アドレスを示すＮＥＸＴ５２２と、機械語
命令レベルの命令終了を示すＥＯＰ５２７と、ＣＳＶＲ
４におけるエラー発生をＣＳＶＲＥＦ５３に設定するた
めのＣＳＶＲＥ５２８と、エラーの発生をＥＩＦ２１に
設定するためのＥＩ５２９などを含んでいる。ＮＥＸＴ
５２２はセレクタ５５の入力の一つとして入力される。
ＥＯＰ５２７は信号線４４に転送されてアンド回路５６
によってＥＶＦ２２の出力４５との論理積がとられる。
ＣＳＶＲＥ５２８は信号線４６を介してＣＳＶＲＥＦ５
３をセットするために使用される。ＥＩ５２９は信号線
４１を介してオア回路７に入力され、ＥＩＦ２１をセッ
トするために使用される。
され、ＣＳＩＲ５２に読み出されるマイクロプログラム
の命令フィールドは、マイクロ命令コードを示すＯＰＣ
５２１と、次アドレスを示すＮＥＸＴ５２２と、機械語
命令レベルの命令終了を示すＥＯＰ５２７と、ＣＳＶＲ
４におけるエラー発生をＣＳＶＲＥＦ５３に設定するた
めのＣＳＶＲＥ５２８と、エラーの発生をＥＩＦ２１に
設定するためのＥＩ５２９などを含んでいる。ＮＥＸＴ
５２２はセレクタ５５の入力の一つとして入力される。
ＥＯＰ５２７は信号線４４に転送されてアンド回路５６
によってＥＶＦ２２の出力４５との論理積がとられる。
ＣＳＶＲＥ５２８は信号線４６を介してＣＳＶＲＥＦ５
３をセットするために使用される。ＥＩ５２９は信号線
４１を介してオア回路７に入力され、ＥＩＦ２１をセッ
トするために使用される。
【００３４】次にエラー検出回路２によってＣＳＶＲ４
におけるエラーが検出された場合の、上記ＣＰＵ−ＦＷ
２５における動作例について図４および図５を参照して
説明する。
におけるエラーが検出された場合の、上記ＣＰＵ−ＦＷ
２５における動作例について図４および図５を参照して
説明する。
【００３５】図４を参照すると、第１サイクルにおいて
エラー検出回路２で検出されたエラーはＥＶＦ２２に報
告される。これにより、次の第２サイクルでＥＶＦ２２
の出力がアクティブになる。しかし、この第２サイクル
ではＥＯＰ５２７がアクティブでなく、すなわち機械語
命令レベルの命令が処理途中であるため、割り込み処理
の開始は待たされる。
エラー検出回路２で検出されたエラーはＥＶＦ２２に報
告される。これにより、次の第２サイクルでＥＶＦ２２
の出力がアクティブになる。しかし、この第２サイクル
ではＥＯＰ５２７がアクティブでなく、すなわち機械語
命令レベルの命令が処理途中であるため、割り込み処理
の開始は待たされる。
【００３６】第３サイクルでは、ＥＯＰ５２７がアクテ
ィブになり機械語命令レベルの命令が終了する旨が判明
するので、アンド回路５６の出力がセレクタ５５によっ
てＳＡＲ５０を選択するため、次の第４サイクルではエ
ラー処理が開始する。
ィブになり機械語命令レベルの命令が終了する旨が判明
するので、アンド回路５６の出力がセレクタ５５によっ
てＳＡＲ５０を選択するため、次の第４サイクルではエ
ラー処理が開始する。
【００３７】図５を参照すると、ＣＰＵ−ＦＷ２５にお
けるエラー処理の手順として、まずＥＶＦ２２をリセッ
トする（ステップ７２）。次のエラー受け付けのためで
ある。このＥＶＦ２２のリセットは第４サイクルにおい
て指示され、次の第５サイクルでＥＶＦ２２の出力がノ
ンアクティブとなる。
けるエラー処理の手順として、まずＥＶＦ２２をリセッ
トする（ステップ７２）。次のエラー受け付けのためで
ある。このＥＶＦ２２のリセットは第４サイクルにおい
て指示され、次の第５サイクルでＥＶＦ２２の出力がノ
ンアクティブとなる。
【００３８】そして、ＣＳＶＲ４でエラーが発生した旨
を示すＣＳＶＲＥＦ５３をセットし（ステップ７３）、
ＤＧＰ２６を起動するＥＩＦ２１をセットする（ステッ
プ７４）。これらのセット処理は第５サイクルで同時に
指示され、第６サイクルで両者共アクティブになる。Ｅ
ＩＦ２１がアクティブになることによってＤＧＰ２４に
おけるエラー処理が開始される（ステップ７５）。
を示すＣＳＶＲＥＦ５３をセットし（ステップ７３）、
ＤＧＰ２６を起動するＥＩＦ２１をセットする（ステッ
プ７４）。これらのセット処理は第５サイクルで同時に
指示され、第６サイクルで両者共アクティブになる。Ｅ
ＩＦ２１がアクティブになることによってＤＧＰ２４に
おけるエラー処理が開始される（ステップ７５）。
【００３９】次に、ＤＧＰ２４におけるエラー処理の手
順について図を参照して説明する。
順について図を参照して説明する。
【００４０】図６を参照すると、まず、ＤＧＰ２４はＳ
ＶＲ３，ＣＳＶＲ４およびＣＳＶＲＥＦ５３の内容をＤ
ＧＰＭ２６に退避する（ステップ７６）。この退避は、
例えばスキャンパスなどにより行なうことができる。ま
た、ＣＰＵ−ＦＷ２５を介さず直接ＤＧＰ２４に報告さ
れた場合は、ＤＧＰ２４がＣＤＲＲ１６をチェックする
ことによりＣＳＶＲ４のエラーを検出する。以下、この
ようにして検出されたＣＳＶＲ４のエラーもＣＳＶＲＥ
Ｆとして退避されたものとして扱う。ＤＧＰ２４は、こ
の退避後ＣＰＵを一旦リセットする（ステップ７７）。
ＶＲ３，ＣＳＶＲ４およびＣＳＶＲＥＦ５３の内容をＤ
ＧＰＭ２６に退避する（ステップ７６）。この退避は、
例えばスキャンパスなどにより行なうことができる。ま
た、ＣＰＵ−ＦＷ２５を介さず直接ＤＧＰ２４に報告さ
れた場合は、ＤＧＰ２４がＣＤＲＲ１６をチェックする
ことによりＣＳＶＲ４のエラーを検出する。以下、この
ようにして検出されたＣＳＶＲ４のエラーもＣＳＶＲＥ
Ｆとして退避されたものとして扱う。ＤＧＰ２４は、こ
の退避後ＣＰＵを一旦リセットする（ステップ７７）。
【００４１】ＣＰＵのリセット後、ＤＧＰＭ２６に退避
されたＣＳＶＲＥＦの値が”１”であればＣＳＶＲ４で
エラーが発生したことを示しているので、ＤＧＰＭ２６
に退避されたＳＶＲの内容をＳＶＲ３およびＣＳＶＲ４
に戻す（ステップ７９）。ＤＧＰＭ２６に退避されたＣ
ＳＶＲＥＦの値が”０”であればＣＳＶＲ４ではエラー
が発生していないため、ＤＧＰＭ２６に退避されたＣＳ
ＶＲの内容をＳＶＲ３およびＣＳＶＲ４に戻す（ステッ
プ８０）。これらリストアの終了後、エラー発生時点の
命令からＣＰＵの再試行を行う（ステップ８１）。
されたＣＳＶＲＥＦの値が”１”であればＣＳＶＲ４で
エラーが発生したことを示しているので、ＤＧＰＭ２６
に退避されたＳＶＲの内容をＳＶＲ３およびＣＳＶＲ４
に戻す（ステップ７９）。ＤＧＰＭ２６に退避されたＣ
ＳＶＲＥＦの値が”０”であればＣＳＶＲ４ではエラー
が発生していないため、ＤＧＰＭ２６に退避されたＣＳ
ＶＲの内容をＳＶＲ３およびＣＳＶＲ４に戻す（ステッ
プ８０）。これらリストアの終了後、エラー発生時点の
命令からＣＰＵの再試行を行う（ステップ８１）。
【００４２】
【発明の効果】以上の説明で明らかなように、本発明に
よると、ＳＶＲの１クロック前の状態を保存するＣＳＶ
Ｒを設けることにより、ＣＰＵ内部のエラーによりＳＶ
Ｒに誤ったデータが上書きされてしまった場合でも、エ
ラー発生時点からの命令の再試行が可能となり、特に間
欠障害に対して高い耐故障性を維持することができる。
さらに、診断プロセッサを設けることにより、柔軟なエ
ラー処理を可能としている。
よると、ＳＶＲの１クロック前の状態を保存するＣＳＶ
Ｒを設けることにより、ＣＰＵ内部のエラーによりＳＶ
Ｒに誤ったデータが上書きされてしまった場合でも、エ
ラー発生時点からの命令の再試行が可能となり、特に間
欠障害に対して高い耐故障性を維持することができる。
さらに、診断プロセッサを設けることにより、柔軟なエ
ラー処理を可能としている。
【００４３】また、本発明によると、エラー処理を起動
するタイミングを調節することができ、リセット後の命
令の再試行を可能とする。さらに、ＣＳＶＲのエラー検
出回路を設けたことにより、エラーの発生箇所を特定し
て適切な状態から再試行させることを可能としている。
するタイミングを調節することができ、リセット後の命
令の再試行を可能とする。さらに、ＣＳＶＲのエラー検
出回路を設けたことにより、エラーの発生箇所を特定し
て適切な状態から再試行させることを可能としている。
【００４４】さらに、本発明によると、再試行を優先す
るかまたは緊急性を優先するかを設定するモードフラグ
を設けることにより、システムの要求に応じた運用を可
能とする。
るかまたは緊急性を優先するかを設定するモードフラグ
を設けることにより、システムの要求に応じた運用を可
能とする。
【図１】本発明の情報処理装置の一実施例の説明のため
の障害復帰機構を記したブロック図である。
の障害復帰機構を記したブロック図である。
【図２】ＣＰＵファームウェアのブロック図である。
【図３】ＣＰＵファームウェアのマイクロ命令のフォー
マットを表す図である。
マットを表す図である。
【図４】エラー発生からエラー処理が行われるまでのタ
イミングを表す図である。
イミングを表す図である。
【図５】ＣＰＵファームウェアがエラー処理のために診
断プロセッサを呼び出すまでの処理の流れ図である。
断プロセッサを呼び出すまでの処理の流れ図である。
【図６】診断プロセッサにおけるエラー処理の流れ図で
ある。
ある。
１ 演算回路 ２ エラー検出回路 ３ ソフトウェア見えレジスタ（ＳＶＲ） ４ コピーＳＶＲ（ＣＳＶＲ） ５ エラー検出フラグ群（ＥＦ） ６，７ オア回路 ８〜１０ アンド回路 １１ 書込みアドレスレジスタ（ＷＡＲ） １２ 書込みデータレジスタ（ＷＤＲ） １３ コピーＷＡＲ（ＣＷＡＲ） １４ コピーＷＤＲ（ＣＷＤＲ） １５ ＣＳＶＲ読出しアドレスレジスタ（ＣＲＡＲ） １６ ＣＳＶＲ読出しデータレジスタ（ＣＤＲＲ） １７ 書込みフラグ（ＷＦ） １８ コピーＷＦ（ＣＷＦ） １９ エラーフラグ（ＥＦ） ２０ モードフラグ（ＭＤＦ） ２１ エラー表示フラグ（ＥＩＦ） ２２ イベントフラグ（ＥＶＦ） ２３ エラー検出回路 ２４ 診断プロセッサ（ＤＧＰ） ２５ ＣＰＵファームウェア（ＣＰＵ−ＦＷ） ２６ ＤＧＰメモリ（ＤＧＰＭ） ５０ 開始アドレスレジスタ（ＳＡＲ） ５１ 制御ストアアドレスレジスタ（ＣＳＡＲ） ５２ 制御ストア命令レジスタ（ＣＳＩＲ） ５３ ＣＳＶＲエラーフラグ（ＣＳＶＲＥＦ） ５４ 制御ストア ５２１ 命令コードフィールド（ＯＰＣ） ５２２ 次アドレスフィールド（ＮＥＸＴ） ５２７ オペレーション終了フィールド（ＥＯＰ） ５２８ ＣＳＶＲエラーフィールド（ＣＳＶＲＥ） ５２９ エラー表示フィールド（ＥＩ）
Claims (8)
- 【請求項１】 少なくとも１つのワードからなる一群の
記憶手段を含む中央処理装置を有する情報処理装置にお
けるエラー復帰機構であって、 前記一群の記憶手段と同一の構成を有し、前記一群の記
憶手段に対してあるデータが書き込まれた時点以降に当
該データを書き込まれる一群の予備記憶手段と；前記中
央処理装置で発生したエラーを検出するエラー検出手段
と；このエラー検出手段からのエラー通知に応じて、前
記中央処理装置におけるエラーの処理を行い、前記中央
処理装置を復帰させるエラー処理手段と；を含むことを
特徴とする情報処理装置。 - 【請求項２】 前記エラー処理手段は、前記中央処理装
置におけるエラーの原因を解析して、前記一群の記憶手
段および前記一群の予備記憶手段の内容を退避領域に退
避した後、前記中央処理装置をリセットして、前記退避
領域の内容を前記一群の記憶手段および前記一群の予備
記憶手段にリストアするエラー処理プロセッサ；をさら
に含むことを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記エラー処理手段は、前記エラー検出
手段からのエラー報告についてエラー処理の前準備を行
い、エラー復帰に適したタイミングを生成してそのタイ
ミングで前記エラー処理プロセッサに対してエラー処理
を開始させるエラー処理ファームウェア；をさらに含む
ことを特徴とする請求項２記載の情報処理装置。 - 【請求項４】 前記エラー検出手段は、前記一群の予備
記憶手段で発生したエラーを検出する予備記憶エラー検
出部を含み、 前記エラー処理手段は、前記予備記憶エラー検出部でエ
ラーが発生したことを示す予備記憶エラーフラグを含
み、さらに前記エラー処理プロセッサが、前記退避領域
の内容を前記一群の記憶手段および前記一群の予備記憶
手段にリストアする際、前記予備記憶エラーフラグが”
エラー発生”を示していれば前記一群の記憶手段に関す
る前記退避領域の内容を前記一群の記憶手段および前記
一群の予備記憶手段にリストアし、前記予備記憶エラー
フラグが”エラー未発生”を示していれば前記一群の予
備記憶手段に関する前記退避領域の内容を前記一群の記
憶手段および前記一群の予備記憶手段にリストアするこ
とを特徴とする請求項３記載の情報処理装置。 - 【請求項５】 前記エラー処理手段は、前記エラー検出
手段で検出したエラーを前記エラー処理プロセッサに直
接通知するモードと、前記エラー処理ファームウェアを
介して前記エラー処理プロセッサを起動するモードのい
ずれかを指定するエラー処理モードフラグをさらに含む
ことを特徴とする請求項３記載の情報処理装置。 - 【請求項６】 前記エラー検出手段は、前記一群の予備
記憶手段で発生したエラーを検出する予備記憶エラー検
出部を含み、 前記エラー処理手段は、前記予備記憶エラー検出部でエ
ラーが発生したことを示す予備記憶エラーフラグを含
み、さらに前記エラー処理プロセッサが、前記退避領域
の内容を前記一群の記憶手段および前記一群の予備記憶
手段にリストアする際、前記予備記憶エラーフラグが”
エラー発生”を示していれば前記一群の記憶手段に関す
る前記退避領域の内容を前記一群の記憶手段および前記
一群の予備記憶手段にリストアし、前記予備記憶エラー
フラグが”エラー未発生”を示していれば前記一群の予
備記憶手段に関する前記退避領域の内容を前記一群の記
憶手段および前記一群の予備記憶手段にリストアするこ
とを特徴とする請求項５記載の情報処理装置。 - 【請求項７】 前記一群の記憶手段は一群のレジスタで
あり、 前記一群の予備記憶手段は一群のバックアップレジスタ
であることを特徴とする請求項６記載の情報処理装置。 - 【請求項８】 前記一群の記憶手段はソフトウェアから
可視な一群のレジスタであることを特徴とする請求項７
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012893A JPH07219796A (ja) | 1994-02-04 | 1994-02-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012893A JPH07219796A (ja) | 1994-02-04 | 1994-02-04 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219796A true JPH07219796A (ja) | 1995-08-18 |
Family
ID=11818078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012893A Pending JPH07219796A (ja) | 1994-02-04 | 1994-02-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001005639A (ja) * | 1999-06-21 | 2001-01-12 | Toshiba Corp | 浮動小数点演算装置 |
| JP5579257B2 (ja) * | 2010-03-30 | 2014-08-27 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
-
1994
- 1994-02-04 JP JP6012893A patent/JPH07219796A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001005639A (ja) * | 1999-06-21 | 2001-01-12 | Toshiba Corp | 浮動小数点演算装置 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
| JP5579257B2 (ja) * | 2010-03-30 | 2014-08-27 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |