JPH05307189A - 半導体装置及び液晶表示装置 - Google Patents
半導体装置及び液晶表示装置Info
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- JPH05307189A JPH05307189A JP4049692A JP4049692A JPH05307189A JP H05307189 A JPH05307189 A JP H05307189A JP 4049692 A JP4049692 A JP 4049692A JP 4049692 A JP4049692 A JP 4049692A JP H05307189 A JPH05307189 A JP H05307189A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【構成】 多孔質Si基体上にエピタキシャル成長させ
た単結晶Si薄膜を、従来よりも厚い膜厚のSiO2 を
設けたSi基板に貼り合わせて得られたSi基板に形成
した半導体装置。 【効果】 PMOS及びNMOSトランジスタ下の絶縁
層の膜厚を厚く制御したことにより、リーク電流を防止
し、高電圧電源による高速駆動が可能となった。
た単結晶Si薄膜を、従来よりも厚い膜厚のSiO2 を
設けたSi基板に貼り合わせて得られたSi基板に形成
した半導体装置。 【効果】 PMOS及びNMOSトランジスタ下の絶縁
層の膜厚を厚く制御したことにより、リーク電流を防止
し、高電圧電源による高速駆動が可能となった。
Description
【0001】
【産業上の利用分野】本発明はPMOS(Pチャネル型
MOS;Metal Oxide Silicon)ト
ランジスタとNMOS(Nチャネル型MOS)トランジ
スタとを有する半導体装置、及び該半導体装置を周辺駆
動回路に使用し、さらに画素電極のスイッチング素子と
してPMOSトランジスタを使用した液晶表示装置に関
する。
MOS;Metal Oxide Silicon)ト
ランジスタとNMOS(Nチャネル型MOS)トランジ
スタとを有する半導体装置、及び該半導体装置を周辺駆
動回路に使用し、さらに画素電極のスイッチング素子と
してPMOSトランジスタを使用した液晶表示装置に関
する。
【0002】
【従来の技術】近年、半導体技術の進歩は著しいものが
有り、より小型化、高速化、そしてより消費電力の小さ
い半導体素子及び装置が求められている。その中で、P
チャネル型とNチャネル型のエンハンスメント型MOS
FET(MOS型電界効果型トランジスタ)をそれぞ
れ負荷及びインバータ素子に用いたCMOS(相補型M
OS)インバータは製造工程がやや繁雑ではあるもの
の、消費電力が極めて小さいことからさらなる開発が進
められている。
有り、より小型化、高速化、そしてより消費電力の小さ
い半導体素子及び装置が求められている。その中で、P
チャネル型とNチャネル型のエンハンスメント型MOS
FET(MOS型電界効果型トランジスタ)をそれぞ
れ負荷及びインバータ素子に用いたCMOS(相補型M
OS)インバータは製造工程がやや繁雑ではあるもの
の、消費電力が極めて小さいことからさらなる開発が進
められている。
【0003】図1(a)にCMOSインバータの一例の
断面図を示す。図中、16がNMOSトランジスタ、1
7がPMOSトランジスタであり、下地絶縁層2により
絶縁された基板1上に形成され、SiO2 3により互い
に分離されている。NMOSトランジスタ16はN+ 型
ソース4、N+ 型ドレイン5、P型チャネル領域10、
N型電界緩和領域12、12’、ゲート絶縁膜8、ゲー
ト電極9、ソース電極14、ドレイン電極15などによ
り構成される。ゲート電極は通常多結晶Si、ソース及
びドレイン電極はAlで形成されている。
断面図を示す。図中、16がNMOSトランジスタ、1
7がPMOSトランジスタであり、下地絶縁層2により
絶縁された基板1上に形成され、SiO2 3により互い
に分離されている。NMOSトランジスタ16はN+ 型
ソース4、N+ 型ドレイン5、P型チャネル領域10、
N型電界緩和領域12、12’、ゲート絶縁膜8、ゲー
ト電極9、ソース電極14、ドレイン電極15などによ
り構成される。ゲート電極は通常多結晶Si、ソース及
びドレイン電極はAlで形成されている。
【0004】一方PMOSトランジスタは、P+ 型ドレ
イン6、P+ 型ソース7、N型チャネル領域11、P型
電界緩和領域13、13’、ゲート絶縁膜8’、ゲート
電極9’、ソース電極14’、ドレイン電極15’など
により構成される。
イン6、P+ 型ソース7、N型チャネル領域11、P型
電界緩和領域13、13’、ゲート絶縁膜8’、ゲート
電極9’、ソース電極14’、ドレイン電極15’など
により構成される。
【0005】図1(b)は上記CMOSインバータの等
価回路図である。本図に示すように、NMOSトランジ
スタ16のドレイン電極15とPMOSトランジスタ1
7のドレイン電極15’が共通の出力電極に接続され、
その出力電圧はVout で示される。また、NMOSトラ
ンジスタ16のソース電極14は低圧側電源に、PMO
Sトランジスタ17のソース電極14’は高圧側電源に
接続され、それぞれの電圧はVSS及びVDDで示される。
さらに、基板1がNMOSトランジスタ16及びPMO
Sトランジスタ17に対する寄生MOSトランジスタの
ゲート電極を形成している。即ち、下地絶縁層2をゲー
ト絶縁層、11をチャネル領域、6及び7をドレイン及
びソースとする寄生PMOSトランジスタを形成すると
同時に2をゲート絶縁層、10をチャネル領域、4及び
5をソース及びドレインとする寄生NMOSトランジス
タを形成しており、図1(b)のVbackはこの寄生CM
OSトランジスタの入力電圧を示している。
価回路図である。本図に示すように、NMOSトランジ
スタ16のドレイン電極15とPMOSトランジスタ1
7のドレイン電極15’が共通の出力電極に接続され、
その出力電圧はVout で示される。また、NMOSトラ
ンジスタ16のソース電極14は低圧側電源に、PMO
Sトランジスタ17のソース電極14’は高圧側電源に
接続され、それぞれの電圧はVSS及びVDDで示される。
さらに、基板1がNMOSトランジスタ16及びPMO
Sトランジスタ17に対する寄生MOSトランジスタの
ゲート電極を形成している。即ち、下地絶縁層2をゲー
ト絶縁層、11をチャネル領域、6及び7をドレイン及
びソースとする寄生PMOSトランジスタを形成すると
同時に2をゲート絶縁層、10をチャネル領域、4及び
5をソース及びドレインとする寄生NMOSトランジス
タを形成しており、図1(b)のVbackはこの寄生CM
OSトランジスタの入力電圧を示している。
【0006】
【発明が解決しようとする課題】図9に従来のCMOS
インバータの入出力特性を示した。従来のCMOSイン
バータの場合、寄生MOSトランジスタのしきい値電圧
の絶対値を大きくすることが困難であり、NMOS、P
MOSの寄生トランジスタのしきい値をそれぞれ
Vthbn,Vthbpとすると、Vthbn−Vthbp(PMOSト
ランジスタのしきい値は通常負である)>VDD−VSS、
即ちVSS<VSS+Vthbn<VDD+Vthbp<VDDとなり、
Vbackをいかなる値に設定しても、寄生NMOS又は寄
生PMOSトランジスタが動作してしまう。図9に示し
た用に、Vback=0V付近では、寄生PMOSトランジ
スタが動作しているためにVinがVDDに近づいてもPM
OSトランジスタのリーク電流により、出力が完全にV
SSまで落ちない。一方Vback=3V付近では、寄生NM
OSトランジスタが動作しているためにVinがVSSに近
づいてもNMOSトランジスタのリーク電流により、出
力が完全にVDDにまで上がらない。
インバータの入出力特性を示した。従来のCMOSイン
バータの場合、寄生MOSトランジスタのしきい値電圧
の絶対値を大きくすることが困難であり、NMOS、P
MOSの寄生トランジスタのしきい値をそれぞれ
Vthbn,Vthbpとすると、Vthbn−Vthbp(PMOSト
ランジスタのしきい値は通常負である)>VDD−VSS、
即ちVSS<VSS+Vthbn<VDD+Vthbp<VDDとなり、
Vbackをいかなる値に設定しても、寄生NMOS又は寄
生PMOSトランジスタが動作してしまう。図9に示し
た用に、Vback=0V付近では、寄生PMOSトランジ
スタが動作しているためにVinがVDDに近づいてもPM
OSトランジスタのリーク電流により、出力が完全にV
SSまで落ちない。一方Vback=3V付近では、寄生NM
OSトランジスタが動作しているためにVinがVSSに近
づいてもNMOSトランジスタのリーク電流により、出
力が完全にVDDにまで上がらない。
【0007】このように従来のCMOSインバータでは
寄生MOSトランジスタの動作によりリーク電流が流
れ、その理想的な入出力特性を得ることができなかっ
た。
寄生MOSトランジスタの動作によりリーク電流が流
れ、その理想的な入出力特性を得ることができなかっ
た。
【0008】半導体装置の作製にあたっては、キャリア
の移動度の高い単結晶Siが高速駆動の観点から望まし
いが、従来、単結晶Siを絶縁層上に設けるためにはS
IMOX(Separation by Implan
ted Oxigen)法が取られていたが、この方法
では下地絶縁層を最大で5000Åにするのが限度であ
り、後述する膜厚と上記しきい値との関係からしきい値
の絶対値を上げるためには下地絶縁層の膜厚をあげるこ
とが必要であるものの、上記製造上の問題により膜厚を
5000Å以上にすることができなかった。
の移動度の高い単結晶Siが高速駆動の観点から望まし
いが、従来、単結晶Siを絶縁層上に設けるためにはS
IMOX(Separation by Implan
ted Oxigen)法が取られていたが、この方法
では下地絶縁層を最大で5000Åにするのが限度であ
り、後述する膜厚と上記しきい値との関係からしきい値
の絶対値を上げるためには下地絶縁層の膜厚をあげるこ
とが必要であるものの、上記製造上の問題により膜厚を
5000Å以上にすることができなかった。
【0009】
【課題を解決するための手段及び作用】本発明者等は製
造方法を変えることにより、従来にない厚い下地絶縁層
上にも単結晶Si薄膜を形成しうることがを知見し、本
発明を達成した。
造方法を変えることにより、従来にない厚い下地絶縁層
上にも単結晶Si薄膜を形成しうることがを知見し、本
発明を達成した。
【0010】即ち本発明は、少なくとも単結晶Si領域
を有して絶縁層上に形成された薄膜Si層内の該単結晶
Si領域に形成されたNMOSトランジスタ及びPMO
Sトランジスタを有する半導体装置であって、該NMO
Sトランジスタ及びPMOSトランジスタの下地絶縁層
厚TBOX 、低圧側電源電圧VSS、高圧側電源電圧V
DDが、下記数式で示される関係 TBOX >(VDD−VSS−K2 )/K1 (但し、K1 ≡εBOX (QBN+QBP),K2 ≡2φFN+
2φFP−1.03であり、εBOX は上記下地絶縁層の誘
電率、QBN及びQBPは上記NMOS及びPMOSの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記NMOS及びPMOSのチャネルの擬フェルミポテン
シャルである)を有していることを特徴とする半導体装
置及び該半導体装置を周辺駆動回路に用いた液晶表示装
置を提供するものである。
を有して絶縁層上に形成された薄膜Si層内の該単結晶
Si領域に形成されたNMOSトランジスタ及びPMO
Sトランジスタを有する半導体装置であって、該NMO
Sトランジスタ及びPMOSトランジスタの下地絶縁層
厚TBOX 、低圧側電源電圧VSS、高圧側電源電圧V
DDが、下記数式で示される関係 TBOX >(VDD−VSS−K2 )/K1 (但し、K1 ≡εBOX (QBN+QBP),K2 ≡2φFN+
2φFP−1.03であり、εBOX は上記下地絶縁層の誘
電率、QBN及びQBPは上記NMOS及びPMOSの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記NMOS及びPMOSのチャネルの擬フェルミポテン
シャルである)を有していることを特徴とする半導体装
置及び該半導体装置を周辺駆動回路に用いた液晶表示装
置を提供するものである。
【0011】以下、本発明について詳細に説明する。
【0012】前記したように、CMOSインバータの動
作原理において、寄生NMOS及び寄生PMOSトラン
ジスタが動作しないようなVbackが存在するための必要
条件は、VSS+Vthbn>VDD+Vthbpである。
作原理において、寄生NMOS及び寄生PMOSトラン
ジスタが動作しないようなVbackが存在するための必要
条件は、VSS+Vthbn>VDD+Vthbpである。
【0013】一方、Vthbn、Vthbpは以下のように表す
ことができる。
ことができる。
【0014】 Vthbn=+(QBN/CBOX )+2φFN+VFB VFB=−qQSS/CBOX −0.88 Vthbp=−(QBP/CBOX )−2φFP+VFB Vthbp=−qQSS/CBOX +0.15 CBOX :下地絶縁層の単位面積当たりの容量(F/cm
2 ) q:電気素量 ε:Siの誘電率 Nc :チャネルの不純物濃度 φFN、φFP:NMOS及びPMOSトランジスタのチャ
ネルの擬フェルミポテンシャル φF =(kT/q)ln(Nc /ni ) k:ボルツマン定数 T:絶対温度 ni :Siの真性キャリア濃度 VFB:フラットバンド電圧 よって、 Vthbn−Vthbp=(QBN+QBP/CBOX )+2φFN+2φFP−1.03 上記QBN、QBP、φFN、φFPは全てチャネル不純物濃度
Ncn、Ncpが決まると一義的に決まる。
2 ) q:電気素量 ε:Siの誘電率 Nc :チャネルの不純物濃度 φFN、φFP:NMOS及びPMOSトランジスタのチャ
ネルの擬フェルミポテンシャル φF =(kT/q)ln(Nc /ni ) k:ボルツマン定数 T:絶対温度 ni :Siの真性キャリア濃度 VFB:フラットバンド電圧 よって、 Vthbn−Vthbp=(QBN+QBP/CBOX )+2φFN+2φFP−1.03 上記QBN、QBP、φFN、φFPは全てチャネル不純物濃度
Ncn、Ncpが決まると一義的に決まる。
【0015】CBOX =εBOX /TBOX εBOX :下地絶縁層の誘電率 TBOX :下地絶縁層の厚さ であるから、上記式のうちCBOX のみが下地絶縁層の厚
さで変化する。従って、 Vthbn−Vthbp=K1 TBOX +K2 但し、K1 ≡εBOX (QBN+QBP) K2 ≡2φFN+2φFP−1.03 ∴VDD−VSS<Vthbn−Vthbp=K1 TBOX +K2 ∴TBOX >(VDD−VSS−K2 )/K1 上記数式を満足する厚さを有していれば、しきい値の絶
対値が大きく、従ってリーク電流を防止することができ
る。
さで変化する。従って、 Vthbn−Vthbp=K1 TBOX +K2 但し、K1 ≡εBOX (QBN+QBP) K2 ≡2φFN+2φFP−1.03 ∴VDD−VSS<Vthbn−Vthbp=K1 TBOX +K2 ∴TBOX >(VDD−VSS−K2 )/K1 上記数式を満足する厚さを有していれば、しきい値の絶
対値が大きく、従ってリーク電流を防止することができ
る。
【0016】本発明において、上記数式で導き出される
厚さを有していれば、下地絶縁層の製造方法は特に限定
されないが、前記した通り、従来のSIMOX基板では
絶縁層の厚みを増すことができない。本発明において
は、例えば、条件を変えたSIMOX、また多孔質Si
基体上にエピタキシャル成長、或いは多結晶又はアモル
ファスSi薄膜をレーザーアニール処理することによ
り、厚い絶縁層上に単結晶Si領域を作ることができ
る。
厚さを有していれば、下地絶縁層の製造方法は特に限定
されないが、前記した通り、従来のSIMOX基板では
絶縁層の厚みを増すことができない。本発明において
は、例えば、条件を変えたSIMOX、また多孔質Si
基体上にエピタキシャル成長、或いは多結晶又はアモル
ファスSi薄膜をレーザーアニール処理することによ
り、厚い絶縁層上に単結晶Si領域を作ることができ
る。
【0017】
【実施例】以下本発明を実施例により具体的に説明す
る。
る。
【0018】実施例1 多孔質Si基体を用いて単結晶Si薄膜を形成した。こ
の単結晶Si薄膜の製造方法について説明する。
の単結晶Si薄膜の製造方法について説明する。
【0019】この多孔質Si基体には、透過型電子顕微
鏡による観察によれば、平均約600Å程度の径の孔が
形成されており、その密度は単結晶Siに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Si層をエピタキシャ
ル成長させることも可能である。ただし、1000℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Si層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマCV
D法、熱CVD法、光CVD法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約600Å程度の径の孔が
形成されており、その密度は単結晶Siに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Si層をエピタキシャ
ル成長させることも可能である。ただし、1000℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Si層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマCV
D法、熱CVD法、光CVD法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【0020】ここでP型Siを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【0021】先ず、Si単結晶基体を用意し、それをH
F溶液を用いた陽極化成法によって、多孔質化する。単
結晶Siの密度は2.33g/cm3 であるが、多孔質
Si基体の密度はHF溶液濃度を20〜50重量%に変
化させることで、0.6〜1.1g/cm3 に変化させ
ることができる。この多孔質層は下記の理由により、P
型Si基体に形成され易い。
F溶液を用いた陽極化成法によって、多孔質化する。単
結晶Siの密度は2.33g/cm3 であるが、多孔質
Si基体の密度はHF溶液濃度を20〜50重量%に変
化させることで、0.6〜1.1g/cm3 に変化させ
ることができる。この多孔質層は下記の理由により、P
型Si基体に形成され易い。
【0022】多孔質Siは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるSi
の溶解反応において、HF溶液中のSiの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるSi
の溶解反応において、HF溶液中のSiの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【0023】 Si+2HF+(2−n)e+ →SiF2 +2H+ +ne- SiF2 +2HF→SiF4 +H2 SiF4 +2HF→H2 SiF6 又は、 Si+4HF+(4−λ)e+ →SiF4 +4H+ +λe- SiF4 +2HF→H2 SiF6 ここで、e+ 及び、e- はそれぞれ、正孔と電子を表し
ている。また、n及びλはそれぞれSi1原子が溶解す
るために必要な正孔の数であり、n>2又は、λ>4な
る条件が満たされた場合に多孔質Siが形成されるとし
ている。
ている。また、n及びλはそれぞれSi1原子が溶解す
るために必要な正孔の数であり、n>2又は、λ>4な
る条件が満たされた場合に多孔質Siが形成されるとし
ている。
【0024】以上のことから、正孔の存在するP型Si
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【0025】一方、高濃度N型Siも多孔質化されうる
ことが報告されているおり、従って、P型、N型の別に
こだわらずに多孔質化を行うことができる。
ことが報告されているおり、従って、P型、N型の別に
こだわらずに多孔質化を行うことができる。
【0026】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【0027】単結晶Siを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Siの出発材料は、単結晶Siに限定されるもので
はなく、他の結晶構造のSiでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Siの出発材料は、単結晶Siに限定されるもので
はなく、他の結晶構造のSiでも可能である。
【0028】印加電圧: 2.6(V) 電流密度: 30(mA・cm-2) 陽極化成溶液: HF:H2 O:C2 H5 OH=1:
1:1 時間: 2.4(時間) 多孔質Siの厚み: 300(μm) Porosity: 56(%) このようにして形成した多孔質化Si基体の上にSiを
エピタキシャル成長させて単結晶Si薄膜を形成する。
単結晶Si薄膜の厚さは好ましくは50μm以下、さら
に好ましくは20μm以下である。
1:1 時間: 2.4(時間) 多孔質Siの厚み: 300(μm) Porosity: 56(%) このようにして形成した多孔質化Si基体の上にSiを
エピタキシャル成長させて単結晶Si薄膜を形成する。
単結晶Si薄膜の厚さは好ましくは50μm以下、さら
に好ましくは20μm以下である。
【0029】次に上記単結晶Si薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Si表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Si基体の表面を酸化した
後、上記多孔質Si基体上の単結晶Si層と貼り合わせ
る。この酸化膜を基体と単結晶Si層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Si活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Si気体をエッチング除去した単結晶Si薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに200〜900℃、好まし
くは600〜900℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Si表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Si基体の表面を酸化した
後、上記多孔質Si基体上の単結晶Si層と貼り合わせ
る。この酸化膜を基体と単結晶Si層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Si活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Si気体をエッチング除去した単結晶Si薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに200〜900℃、好まし
くは600〜900℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【0030】さらに、上記の貼り合わせた2枚の基体全
体にSi3 N4 層をエッチング防止膜として堆積し、多
孔質Si基体の表面上のSi3 N4 層のみを除去する。
このSi3 N4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Si基体を全部エッチング等
の手段で除去することにより薄膜単結晶Si層を有する
半導体基板が得られる。
体にSi3 N4 層をエッチング防止膜として堆積し、多
孔質Si基体の表面上のSi3 N4 層のみを除去する。
このSi3 N4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Si基体を全部エッチング等
の手段で除去することにより薄膜単結晶Si層を有する
半導体基板が得られる。
【0031】この多孔質Si基体のみを無電解湿式エッ
チングする選択エッチング法について説明する。
チングする選択エッチング法について説明する。
【0032】結晶Siに対してはエッチング作用を持た
ず、多孔質Siのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム(NH4 F)や
フッ化水素(HF)等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Siの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Siをエッチングすることができる。
ず、多孔質Siのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム(NH4 F)や
フッ化水素(HF)等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Siの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Siをエッチングすることができる。
【0033】バッファード弗酸中のHF濃度は、エッチ
ング液に対して、好ましくは1〜95重量%、より好ま
しくは1〜85重量%、さらに好ましくは1〜70重量
%の範囲で設定され、バッファード弗酸中のNH4 F濃
度は、エッチング液に対して、好ましくは1〜95重量
%、より好ましくは5〜90重量%、さらに好ましくは
5〜80重量%の範囲で設定される。
ング液に対して、好ましくは1〜95重量%、より好ま
しくは1〜85重量%、さらに好ましくは1〜70重量
%の範囲で設定され、バッファード弗酸中のNH4 F濃
度は、エッチング液に対して、好ましくは1〜95重量
%、より好ましくは5〜90重量%、さらに好ましくは
5〜80重量%の範囲で設定される。
【0034】HF濃度は、エッチング液に対して、好ま
しくは1〜95重量%、より好ましくは5〜90重量
%、さらに好ましくは5〜80重量%の範囲で設定され
る。
しくは1〜95重量%、より好ましくは5〜90重量
%、さらに好ましくは5〜80重量%の範囲で設定され
る。
【0035】H2 O2 濃度は、エッチング液に対して、
好ましくは1〜95重量%、より好ましくは5〜90重
量%、さらに好ましくは10〜80重量%で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは1〜95重量%、より好ましくは5〜90重
量%、さらに好ましくは10〜80重量%で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【0036】アルコール濃度は、エッチング液に対し
て、好ましくは80重量%、より好ましくは60重量%
以下、さらに好ましくは40重量%以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは80重量%、より好ましくは60重量%
以下、さらに好ましくは40重量%以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【0037】温度は、好ましくは0〜100℃、より好
ましくは5〜80℃、さらに好ましくは5〜60℃の範
囲で設定される。
ましくは5〜80℃、さらに好ましくは5〜60℃の範
囲で設定される。
【0038】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【0039】このようにして得られた半導体基板は、通
常のSiウエハーと同等な単結晶Si層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のSiウエハーと同等な単結晶Si層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【0040】本実施例においては、単結晶Si基板上に
厚さ10000ÅのSiO2 膜を形成して単結晶Si薄
膜に貼り合わせることにより下地絶縁層とし、図1に示
されるCMOSインバータを作成した。上記膜厚の設定
方法について以下に説明する。
厚さ10000ÅのSiO2 膜を形成して単結晶Si薄
膜に貼り合わせることにより下地絶縁層とし、図1に示
されるCMOSインバータを作成した。上記膜厚の設定
方法について以下に説明する。
【0041】QSS(下地絶縁層の固定正電荷)(c
m-2)をパラメータとした寄生NMOSトランジスタの
膜厚(TBOX )−しきい値(Vthbn)特性を図3に示
す。但し、チャネル領域濃度は1×1016cm-3とし
た。
m-2)をパラメータとした寄生NMOSトランジスタの
膜厚(TBOX )−しきい値(Vthbn)特性を図3に示
す。但し、チャネル領域濃度は1×1016cm-3とし
た。
【0042】また、QSSをパラメータとした寄生PMO
Sトランジスタの膜厚−しきい値(Vthbp)特性を図4
に示す。チャネル領域濃度は5×1015である。
Sトランジスタの膜厚−しきい値(Vthbp)特性を図4
に示す。チャネル領域濃度は5×1015である。
【0043】図3及び図4よりさらに両トランジスタの
しきい値差Vthbn−Vthbpと膜厚の関係を、チャネル領
域濃度を1×1016cm-3、5×1015cm-3として図
5に示した。
しきい値差Vthbn−Vthbpと膜厚の関係を、チャネル領
域濃度を1×1016cm-3、5×1015cm-3として図
5に示した。
【0044】前記したように、寄生NMOS、PMOS
トランジスタが動作しないVbackが存在するためには、
少なくとも、VDD−VSS<Vthbn−Vthbpでなければな
らない。さらに、しきい値以下のゲート電圧領域で流れ
る電流を考慮し、許容する電流をパラメータとして描い
たグラフが図5である。図5において、Vback=
Vthbn、Vthbpの時に流れる電流を1μAとし、そこか
ら2桁落ち(許容電流=10μA)、4桁落ち(許容電
流=10nA)、6桁落ち(許容電流100pA)とし
た時のVthbn−VthbpとTBOX の関係を示している。
尚、このグラフにおいてて、QSSの大きさは影響しな
い。
トランジスタが動作しないVbackが存在するためには、
少なくとも、VDD−VSS<Vthbn−Vthbpでなければな
らない。さらに、しきい値以下のゲート電圧領域で流れ
る電流を考慮し、許容する電流をパラメータとして描い
たグラフが図5である。図5において、Vback=
Vthbn、Vthbpの時に流れる電流を1μAとし、そこか
ら2桁落ち(許容電流=10μA)、4桁落ち(許容電
流=10nA)、6桁落ち(許容電流100pA)とし
た時のVthbn−VthbpとTBOX の関係を示している。
尚、このグラフにおいてて、QSSの大きさは影響しな
い。
【0045】本実施例においてはVDD−VSS=14V、
許容電流=100pA、しきい値差とVDD−VSSとのマ
ージンを5Vとして図5より下地絶縁膜層厚TBOX =1
0000Åに決定した。
許容電流=100pA、しきい値差とVDD−VSSとのマ
ージンを5Vとして図5より下地絶縁膜層厚TBOX =1
0000Åに決定した。
【0046】このCMOSインバータの入出力特性を図
2に示す。VDD=8V、VSS=−6V、Vback=3Vで
理想に近い値を示した。このCMOSインバータは14
Vと高い電源電圧の駆動回路に用いることができる。
2に示す。VDD=8V、VSS=−6V、Vback=3Vで
理想に近い値を示した。このCMOSインバータは14
Vと高い電源電圧の駆動回路に用いることができる。
【0047】実施例2 実施例1において、下地絶縁層を厚さ8000Å/50
0Å/1000ÅのSiO2 /SiN/SiO2 の三層
構造とした。この三層膜の誘電率よりSiO2単層構造
に換算すると約9250Åとなる。本実施例において、
SiNはLP−CVD(Low Pressure C
VD)法で堆積したが、SiO2 堆積後にRTA(Ra
pid Thermal annealing)で10
00℃、60secほど窒化し、形成しても良い。
0Å/1000ÅのSiO2 /SiN/SiO2 の三層
構造とした。この三層膜の誘電率よりSiO2単層構造
に換算すると約9250Åとなる。本実施例において、
SiNはLP−CVD(Low Pressure C
VD)法で堆積したが、SiO2 堆積後にRTA(Ra
pid Thermal annealing)で10
00℃、60secほど窒化し、形成しても良い。
【0048】例えば液晶表示装置の表示部などのように
透明にするために、Si基板を部分的に裏面エッチング
して除去する必要が有る場合には、上記SiN層が良好
なストッパーとなるためエッチストップが容易であり、
均一な裏面エッチングによるくりぬきを行うことができ
る。
透明にするために、Si基板を部分的に裏面エッチング
して除去する必要が有る場合には、上記SiN層が良好
なストッパーとなるためエッチストップが容易であり、
均一な裏面エッチングによるくりぬきを行うことができ
る。
【0049】本実施例を実施例1と比較すると、若干寄
生MOSトランジスタのしきい値は低下するもの、VDD
−VSS=14Vの動作は十分可能であった。
生MOSトランジスタのしきい値は低下するもの、VDD
−VSS=14Vの動作は十分可能であった。
【0050】実施例3 従来、SIMOX基板の作製法は、酸素イオンの注入量
を4×1017〜2.4×1018cm-2で、150〜30
0KeVの加速エネルギーにより、通常3〜5回に分け
て注入し、その後1100〜1250℃で2〜20時間
熱処理する。
を4×1017〜2.4×1018cm-2で、150〜30
0KeVの加速エネルギーにより、通常3〜5回に分け
て注入し、その後1100〜1250℃で2〜20時間
熱処理する。
【0051】本実施例では酸素イオン注入を、通常の倍
の電荷で行うダブルチャージとし、イオン注入の平均飛
程(イオン注入深さ)Rp =8000Å、イオン注入の
飛程の分散ΔRp =4000Åに設定することにより厚
さ10000ÅのSiO2 膜を形成することができた。
このSIMOX基板で実施例1に示したようなCMOS
インバータを作製すると、リークのない優れたCMOS
インバータが得られた 。 実施例4 図6(a)に示すように、酸素イオン注入をエネルギー
量を変えて3段注入することによりSIMOX基板を作
製した。Rp =150、250、400KeV、イオン
注入のドーズ量Dose=5×1017、2×1018、4
×1018cm-2で、図6(b)に示す1200℃、36
時間熱処理後の酸素プロファイルにより、約1.3μm
のSiO2 膜上のSOI(Silicon on In
sulator)が実現した。このSIMOX基板にC
MOSインバータを形成すると20Vの駆動回路を作製
することができる。
の電荷で行うダブルチャージとし、イオン注入の平均飛
程(イオン注入深さ)Rp =8000Å、イオン注入の
飛程の分散ΔRp =4000Åに設定することにより厚
さ10000ÅのSiO2 膜を形成することができた。
このSIMOX基板で実施例1に示したようなCMOS
インバータを作製すると、リークのない優れたCMOS
インバータが得られた 。 実施例4 図6(a)に示すように、酸素イオン注入をエネルギー
量を変えて3段注入することによりSIMOX基板を作
製した。Rp =150、250、400KeV、イオン
注入のドーズ量Dose=5×1017、2×1018、4
×1018cm-2で、図6(b)に示す1200℃、36
時間熱処理後の酸素プロファイルにより、約1.3μm
のSiO2 膜上のSOI(Silicon on In
sulator)が実現した。このSIMOX基板にC
MOSインバータを形成すると20Vの駆動回路を作製
することができる。
【0052】実施例5 透明基板上に多結晶又はアモルファスSi層を形成した
後、必要な部分をレーザーアニール処理して単結晶化さ
せた、本発明の半導体装置を有するアクティブマトリク
ス方式の液晶表示装置を作製した。図7(a)はこの装
置の平面図であり、中央に表示部72、その周囲を駆動
回路部71が取り囲んでいる。アクティブマトリクス及
びその駆動回路を集積したチップは、支持基板上の多結
晶又はアモルファス領域73に形成されたデバイス領域
74に有る。レーザーアニール光源はヘリウムネオンを
光源とする高出力(5〜1000mW)のものである。
本実施例の表示装置において、高速のスイッチング動作
を要求されるのは駆動回路のみであるため、レーザーア
ニール光源を図のように、駆動回路部上のみを走査させ
る。走査された部分は単結晶領域となり、キャリアの移
動度が通常の単結晶Siと同様になり、高速駆動が可能
になる。また、レーザーアニール処理はコストを上げる
結果となるが、本実施例に示した如く、必要最小限の領
域に限って処理することにより無駄なコストの上昇を抑
えて、画素数20万以上の高集積高精細の液晶表示装置
を作製することができる。
後、必要な部分をレーザーアニール処理して単結晶化さ
せた、本発明の半導体装置を有するアクティブマトリク
ス方式の液晶表示装置を作製した。図7(a)はこの装
置の平面図であり、中央に表示部72、その周囲を駆動
回路部71が取り囲んでいる。アクティブマトリクス及
びその駆動回路を集積したチップは、支持基板上の多結
晶又はアモルファス領域73に形成されたデバイス領域
74に有る。レーザーアニール光源はヘリウムネオンを
光源とする高出力(5〜1000mW)のものである。
本実施例の表示装置において、高速のスイッチング動作
を要求されるのは駆動回路のみであるため、レーザーア
ニール光源を図のように、駆動回路部上のみを走査させ
る。走査された部分は単結晶領域となり、キャリアの移
動度が通常の単結晶Siと同様になり、高速駆動が可能
になる。また、レーザーアニール処理はコストを上げる
結果となるが、本実施例に示した如く、必要最小限の領
域に限って処理することにより無駄なコストの上昇を抑
えて、画素数20万以上の高集積高精細の液晶表示装置
を作製することができる。
【0053】実施例6 図8に本発明の液晶表示装置として好ましい態様の一例
を示した。本実施例では駆動回路部71は厚いSiO2
膜(例えば10000Å)83上に形成され、VDD−V
SS=14Vの駆動を可能としている。一方液晶セルに電
圧を印加する際のスイッチング素子であるトランジスタ
を有する表示部72は、薄いSiO2 膜82上に形成さ
れ、表示部72の裏面下の単結晶Si基板81をウエッ
トエッチングにより除去した後、補強のため、裏面充填
材(シリコン系のゴム)84が充填されている。この充
填材はほとんど透明であり、下方から与えられるバック
ライトの光を有効に表示部に透過させることができる。
を示した。本実施例では駆動回路部71は厚いSiO2
膜(例えば10000Å)83上に形成され、VDD−V
SS=14Vの駆動を可能としている。一方液晶セルに電
圧を印加する際のスイッチング素子であるトランジスタ
を有する表示部72は、薄いSiO2 膜82上に形成さ
れ、表示部72の裏面下の単結晶Si基板81をウエッ
トエッチングにより除去した後、補強のため、裏面充填
材(シリコン系のゴム)84が充填されている。この充
填材はほとんど透明であり、下方から与えられるバック
ライトの光を有効に表示部に透過させることができる。
【0054】また、表示部では、スイッチングトランジ
スタとしてPMOSトランジスタのみを用いている。裏
面充填材84は絶縁性であり、従って、裏面充填材に可
動イオン(通常正イオン)が存在してもこの電荷により
PMOSの寄生トランジスタが動作することはない。
スタとしてPMOSトランジスタのみを用いている。裏
面充填材84は絶縁性であり、従って、裏面充填材に可
動イオン(通常正イオン)が存在してもこの電荷により
PMOSの寄生トランジスタが動作することはない。
【0055】このようにSiO2 膜厚を不必要に厚くし
ないことにより、単結晶シリコン基板のくりぬきを行っ
た後にSiO2 膜及びデバイス領域に残留する応力を緩
和することができる。その結果、デバイス領域上の液晶
の配列の乱れを防止し、延ては画質を向上させる。
ないことにより、単結晶シリコン基板のくりぬきを行っ
た後にSiO2 膜及びデバイス領域に残留する応力を緩
和することができる。その結果、デバイス領域上の液晶
の配列の乱れを防止し、延ては画質を向上させる。
【0056】
【発明の効果】以上説明したように、本発明の半導体装
置は、従来の問題点であったリーク電流を下地絶縁層の
膜厚を制御することにより防止し、高電源電圧で高速駆
動することができ、この半導体装置を駆動回路に用いた
本発明の液晶表示装置は、より高精細、高画質な画像表
示を可能とするものである。
置は、従来の問題点であったリーク電流を下地絶縁層の
膜厚を制御することにより防止し、高電源電圧で高速駆
動することができ、この半導体装置を駆動回路に用いた
本発明の液晶表示装置は、より高精細、高画質な画像表
示を可能とするものである。
【図1】本発明の半導体装置の一例を示す断面図、及び
その等価回路図である。
その等価回路図である。
【図2】本発明の実施例1のCMOSインバータの入出
力特性を示す図である。
力特性を示す図である。
【図3】寄生NMOSトランジスタの膜厚−しきい値特
性を示す図である。
性を示す図である。
【図4】寄生PMOSトランジスタの膜厚−しきい値特
性を示す図である。
性を示す図である。
【図5】寄生MOSのしきい値と膜厚の関係を示す図で
ある。
ある。
【図6】本発明の実施例4で行ったSIMOXの工程及
び酸素濃度プロファイルを示す図である。
び酸素濃度プロファイルを示す図である。
【図7】本発明の実施例5の説明図である。
【図8】本発明の実施例6の断面図である。
【図9】従来のCMOSインバータの入出力特性を示す
図である。
図である。
1 基板 2 下地絶縁層 3 SiO2 層 4 N+ 型ソース 5 N+ 型ドレイン 6 P+ 型ドレイン 7 P+ 型ソース 8、8’ ゲート絶縁膜 9、9’ ゲート電極 10 P型チャネル領域 11 N型チャネル領域 12、12’ N型電界緩和領域 13、13’ P型電界緩和領域 14、14’ ソース電極 15、15’ ドレイン電極 16 NMOSトランジスタ 17 PMOSトランジスタ 71 駆動回路部 72 表示部 73 多結晶又はアモルファス領域 74 デバイス領域 75 単結晶化領域 76 レーザーアニール光源 81 単結晶シリコン 82、83 SiO2 84 裏面充填材 85 デバイス領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/092 29/784 (72)発明者 宮脇 守 東京都大田区下丸子3丁目30番2号 キヤ ノン株式会社内
Claims (5)
- 【請求項1】 少なくとも単結晶Si領域を有して絶縁
層上に形成された薄膜Si層内の該単結晶Si領域に形
成されたNMOSトランジスタ及びPMOSトランジス
タを有する半導体装置であって、該NMOSトランジス
タ及びPMOSトランジスタの下地絶縁層厚TBOX 、低
圧側電源電圧VSS、高圧側電源電圧VDDが、下記数式で
示される関係 TBOX >(VDD−VSS−K2 )/K1 (但し、K1 ≡εBOX (QBN+QBP),K2 ≡2φFN+
2φFP−1.03であり、εBOX は上記下地絶縁層の誘
電率、QBN及びQBPは上記NMOS及びPMOSの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記NMOS及びPMOSのチャネルの擬フェルミポテン
シャルである)を有していることを特徴とする半導体装
置。 - 【請求項2】 単結晶Si領域が、多孔質Si基体上に
エピタキシャル成長させることにより得られた薄膜であ
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 単結晶Si領域が、SIMOXにより形
成された薄膜であるこを特徴とする請求項1記載の半導
体装置。 - 【請求項4】 単結晶Si領域が、多結晶又はアモルフ
ァスSi薄膜をレーザーアニール処理して単結晶化させ
た薄膜であることを特徴とする請求項1記載の半導体装
置。 - 【請求項5】 画素電極のスイッチング素子にPMOS
トランジスタを、周辺駆動回路にCMOSインバータを
用いた液晶表示装置であって、該CMOSインバータが
請求項1記載の半導体装置であり、上記PMOSトラン
ジスタの下地絶縁層が該CMOSの下地絶縁層よりも薄
いことを特徴とする液晶表示装置。
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