JP3109968B2 - アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法 - Google Patents
アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法Info
- Publication number
- JP3109968B2 JP3109968B2 JP30749094A JP30749094A JP3109968B2 JP 3109968 B2 JP3109968 B2 JP 3109968B2 JP 30749094 A JP30749094 A JP 30749094A JP 30749094 A JP30749094 A JP 30749094A JP 3109968 B2 JP3109968 B2 JP 3109968B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- active matrix
- manufacturing
- region
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 67
- 239000011159 matrix material Substances 0.000 title claims description 56
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 claims description 80
- 239000013078 crystal Substances 0.000 claims description 63
- 239000004065 semiconductor Substances 0.000 claims description 57
- 230000007547 defect Effects 0.000 claims description 33
- 150000002500 ions Chemical class 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000012190 activator Substances 0.000 claims 2
- 239000002253 acid Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 238000010276 construction Methods 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 55
- 239000010408 film Substances 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000000137 annealing Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000008642 heat stress Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133388—Constructional arrangements; Manufacturing methods with constructional differences between the display region and the peripheral region
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/103—Materials and properties semiconductor a-Si
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/104—Materials and properties semiconductor poly-Si
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/105—Materials and properties semiconductor single crystal Si
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高品位ＴＶ、カメラ一
体型ＶＴＲ用電子ビューファインダー、ヘッドマウント
ディスプレー、プロジェクションＴＶ等に利用可能なア
クティブマトリクス回路基板の製造方法、及び該回路基
板を用いた液晶表示装置の製造方法に関する。
体型ＶＴＲ用電子ビューファインダー、ヘッドマウント
ディスプレー、プロジェクションＴＶ等に利用可能なア
クティブマトリクス回路基板の製造方法、及び該回路基
板を用いた液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】従来より、スイッチング素子を２次元の
マトリクス状に高密度に配して構成した基板を用いた所
謂アクティブマトリクス型液晶表示装置は、フラットパ
ネルディスプレイ用として、あるいはプロジェクション
テレビ用としてさかんに研究がなされ、そのうちのいく
つかは既に商品化がなされている。
マトリクス状に高密度に配して構成した基板を用いた所
謂アクティブマトリクス型液晶表示装置は、フラットパ
ネルディスプレイ用として、あるいはプロジェクション
テレビ用としてさかんに研究がなされ、そのうちのいく
つかは既に商品化がなされている。
【０００３】このようなアクティブマトリクス型液晶表
示装置の１例を図１１に模式的に示す。
示装置の１例を図１１に模式的に示す。
【０００４】図１１において８０１は画素スイッチ、８
０２はバッファ部、８０３は水平シフトレジスタ部であ
り、８０４は垂直シフトレジスタ部である。テレビの輝
度信号や音声信号は、ある帯域に圧縮され、その周波数
に追従できる駆動能力を持った水平シフトレジスタ８０
３によって駆動するバッファ部８０２に送られる。
０２はバッファ部、８０３は水平シフトレジスタ部であ
り、８０４は垂直シフトレジスタ部である。テレビの輝
度信号や音声信号は、ある帯域に圧縮され、その周波数
に追従できる駆動能力を持った水平シフトレジスタ８０
３によって駆動するバッファ部８０２に送られる。
【０００５】バッファ部８０２に送られた信号は、垂直
シフトレジスタ８０４によってトランジスタで構成され
た画素スイッチ８０１がオンしている期間にトランジス
タのドレインに接続された画素電極に転送される。
シフトレジスタ８０４によってトランジスタで構成され
た画素スイッチ８０１がオンしている期間にトランジス
タのドレインに接続された画素電極に転送される。
【０００６】
【発明が解決しようとする課題】このパネルを構成する
回路に要求される性能は、ＨＤＴＶ（高品位テレビ）を
念頭に入れ、フレーム周波数が６０Ｈｚ、走査線本数が
約１０００本、水平走査期間が約３０μｓｅｃ（有効走
査期間２７μｓｅｃ）、水平画素数が約１５００個とす
ると、テレビ信号は、約４５ＭＨｚの周波数でバッハァ
部に転送されてくる。また、走査線１本あたりの信号転
送に許される期間は、１〜２μＳＥＣとなる。従って、
各要素回路には、以下の４つの性能が要求されることと
なる。
回路に要求される性能は、ＨＤＴＶ（高品位テレビ）を
念頭に入れ、フレーム周波数が６０Ｈｚ、走査線本数が
約１０００本、水平走査期間が約３０μｓｅｃ（有効走
査期間２７μｓｅｃ）、水平画素数が約１５００個とす
ると、テレビ信号は、約４５ＭＨｚの周波数でバッハァ
部に転送されてくる。また、走査線１本あたりの信号転
送に許される期間は、１〜２μＳＥＣとなる。従って、
各要素回路には、以下の４つの性能が要求されることと
なる。
【０００７】即ち、（１）水平シフトレジスタの駆動能
力が４５ＭＨｚ以上あること。
力が４５ＭＨｚ以上あること。
【０００８】（２）垂直シフトレジスタの駆動能力が５
００ｋＨｚ以上あること。
００ｋＨｚ以上あること。
【０００９】（３）水平シフトレジスタで駆動され、テ
レビ信号をバッファ部に転送するトランスファスイッチ
の駆動能力が４５ＭＨｚ以上あること。
レビ信号をバッファ部に転送するトランスファスイッチ
の駆動能力が４５ＭＨｚ以上あること。
【００１０】（４）画素スイッチの駆動能力が５００ｋ
Ｈｚ以上あること。
Ｈｚ以上あること。
【００１１】ここで言う駆動能力とは、液晶画素に、あ
る階調数Ｎを出そうとした場合、液晶の最大または最小
の透過率を与える電圧をＶｍとして、Ｖ−Ｔ（電圧−透
過率）曲線から得られる液晶の閾値電圧をＶｔとする
と、上記走査線１本あたりの期間内に、該走査線で駆動
される全ての画素にＶｍ−Ｖｔ）／Ｎ［Ｖ］以下である
信号転送能力を意味する。
る階調数Ｎを出そうとした場合、液晶の最大または最小
の透過率を与える電圧をＶｍとして、Ｖ−Ｔ（電圧−透
過率）曲線から得られる液晶の閾値電圧をＶｔとする
と、上記走査線１本あたりの期間内に、該走査線で駆動
される全ての画素にＶｍ−Ｖｔ）／Ｎ［Ｖ］以下である
信号転送能力を意味する。
【００１２】これから明らかなように、画素スイッチ、
及び垂直シフトレジスタは、比較的駆動能力が小さくて
も良いが水平シフトレジスタ、及びバッファ部は高速の
駆動を必要とされる。このため、現在の液晶表示装置に
おいては、画素スイッチや垂直シフトレジスタは多結晶
シリコンやアモルファスシリコンなどの非単結晶ＴＦＴ
（薄膜トランジスタ）でモノリシックに形成し、その他
の周辺回路は、ＩＣチップを外から実装することで対応
している。
及び垂直シフトレジスタは、比較的駆動能力が小さくて
も良いが水平シフトレジスタ、及びバッファ部は高速の
駆動を必要とされる。このため、現在の液晶表示装置に
おいては、画素スイッチや垂直シフトレジスタは多結晶
シリコンやアモルファスシリコンなどの非単結晶ＴＦＴ
（薄膜トランジスタ）でモノリシックに形成し、その他
の周辺回路は、ＩＣチップを外から実装することで対応
している。
【００１３】多結晶シリコンＴＦＴを用いて、周辺回路
までモノリシックに形成しようとする試みもあるが、こ
の場合、個々のＴＦＴの駆動能力が小さいため、トラン
ジスタサイズを大きくしたり、回路上複雑な工夫が必要
となる。
までモノリシックに形成しようとする試みもあるが、こ
の場合、個々のＴＦＴの駆動能力が小さいため、トラン
ジスタサイズを大きくしたり、回路上複雑な工夫が必要
となる。
【００１４】一方近年、絶縁性基板上に配された単結晶
シリコン層（ＳＯＩ）中に形成されたＴＦＴは、３次元
集積回路や密着センサ等の構成要素として注目されてい
る。このようなＳＯＩ基板に作り込んだＴＦＴは従来の
単結晶シリコンウエハ上に作製されたトランジスタに比
べ、寄生容量が小さい、ラッチアップフリーの誘電体分
離、放射線耐性に優れている、などの特性を有する。そ
して近年、単結晶シリコン層の膜厚を十分薄くして（超
薄膜化）、そこにトランジスタを形成すると、固有のメ
カニズムによって、高いキャリア移動度が得られる、サ
ブスレッショルド特性が改善されるなどのトランジスタ
特性の改善につながるとして研究が盛んに行なわれてい
る。
シリコン層（ＳＯＩ）中に形成されたＴＦＴは、３次元
集積回路や密着センサ等の構成要素として注目されてい
る。このようなＳＯＩ基板に作り込んだＴＦＴは従来の
単結晶シリコンウエハ上に作製されたトランジスタに比
べ、寄生容量が小さい、ラッチアップフリーの誘電体分
離、放射線耐性に優れている、などの特性を有する。そ
して近年、単結晶シリコン層の膜厚を十分薄くして（超
薄膜化）、そこにトランジスタを形成すると、固有のメ
カニズムによって、高いキャリア移動度が得られる、サ
ブスレッショルド特性が改善されるなどのトランジスタ
特性の改善につながるとして研究が盛んに行なわれてい
る。
【００１５】しかしながら、これらの超薄膜トランジス
タにおいても問題点がある。即ち、ゲート電圧Ｖｇ＝０
［Ｖ］（オフ時）のドレイン耐圧が膜厚の減少にともな
い急激に劣化する。この問題点は、トランジスタの応用
展開を図っていく上で、特に密着センサや平面ディスプ
レイなどの設計上高耐圧が要求される分野では大きな障
害となる。
タにおいても問題点がある。即ち、ゲート電圧Ｖｇ＝０
［Ｖ］（オフ時）のドレイン耐圧が膜厚の減少にともな
い急激に劣化する。この問題点は、トランジスタの応用
展開を図っていく上で、特に密着センサや平面ディスプ
レイなどの設計上高耐圧が要求される分野では大きな障
害となる。
【００１６】上述の障害の発生する原因は、基本的には
単結晶シリコン層を有する絶縁性基板の固有の構造であ
るフローティング構造に起因する。これについて、Ｎ−
チャネル ＭＯＳＴＦＴを例に挙げて以下に説明する。
単結晶シリコン層を有する絶縁性基板の固有の構造であ
るフローティング構造に起因する。これについて、Ｎ−
チャネル ＭＯＳＴＦＴを例に挙げて以下に説明する。
【００１７】トランジスタのゲート・ドレイン間に、あ
るバイアスが印加されると、電気力線は、ゲート電極端
からドレイン電極端まで伸びるが、その際、ドレイン・
チャネル接合部に電界の非常に密な領域が形成されるこ
とになる。この電界は特に上述の接合部とゲート絶縁膜
界面に集中する。ソース部から供給された電子はドレイ
ン端まで到達すると、この電界によってさらに加速さ
れ、ドレイン・チャネル接合の空乏層内でＩＭＰＡＣＴ
ＩＯＮＡＺＡＴＩＯＮ（インパクトイオン化）を引き
起こして、正孔を発生する。
るバイアスが印加されると、電気力線は、ゲート電極端
からドレイン電極端まで伸びるが、その際、ドレイン・
チャネル接合部に電界の非常に密な領域が形成されるこ
とになる。この電界は特に上述の接合部とゲート絶縁膜
界面に集中する。ソース部から供給された電子はドレイ
ン端まで到達すると、この電界によってさらに加速さ
れ、ドレイン・チャネル接合の空乏層内でＩＭＰＡＣＴ
ＩＯＮＡＺＡＴＩＯＮ（インパクトイオン化）を引き
起こして、正孔を発生する。
【００１８】発生した正孔はソース端まで移動し、ソー
ス電極から引き抜かれるがその程度が増してくると、正
孔はソース部から引き抜かれずにチャンネル領域に蓄積
されるようになる。チャネル領域に蓄積された正孔はチ
ャネルのポテンシャルを下げ、さらに多くの電子がドレ
イン端に供給されるようになる。供給された電子はさら
にＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮを引き起こし、
チャネル部に正孔を蓄積させる。
ス電極から引き抜かれるがその程度が増してくると、正
孔はソース部から引き抜かれずにチャンネル領域に蓄積
されるようになる。チャネル領域に蓄積された正孔はチ
ャネルのポテンシャルを下げ、さらに多くの電子がドレ
イン端に供給されるようになる。供給された電子はさら
にＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮを引き起こし、
チャネル部に正孔を蓄積させる。
【００１９】このように、電界の集中―ＩＭＰＡＣＴ
ＩＯＮＡＺＡＴＩＯＮ―正孔の蓄積という一連の動作に
正帰還がかかり、その過程において、トランジスタのオ
フ時には、上記の過程において、ＩＭＰＡＣＴ ＩＯＮ
ＡＺＡＴＩＯＮを引き起こす電子の供給が、ドレイン接
合の逆方向電流の発生により供給される。
ＩＯＮＡＺＡＴＩＯＮ―正孔の蓄積という一連の動作に
正帰還がかかり、その過程において、トランジスタのオ
フ時には、上記の過程において、ＩＭＰＡＣＴ ＩＯＮ
ＡＺＡＴＩＯＮを引き起こす電子の供給が、ドレイン接
合の逆方向電流の発生により供給される。
【００２０】Ｐ−チャネル ＭＯＳＦＥＴについても、
多数キャリアが正孔であるという点が異なり、この場
合、正孔のＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮ率が電
子に比べて小さく、その影響が多少緩和されるとうだけ
で、基本的には同様の問題点がある。
多数キャリアが正孔であるという点が異なり、この場
合、正孔のＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮ率が電
子に比べて小さく、その影響が多少緩和されるとうだけ
で、基本的には同様の問題点がある。
【００２１】このような問題点を解決するための一つの
手法として、チャネルに蓄積しようとするキャリア（Ｎ
−チャネル ＭＯＳＦＥＴの場合は正孔、Ｐ−チャネル
ＭＯＳＦＥＴの場合は電子）をいかに速くチャネル領
域から引き抜くかということが考えられる。このための
具体的な方法として、通常のＩＣ構造に見られるよう
に、チャネルの電位（以下、「ＳＵＢ電位」という。）
をある電位に固定することが考えられる。
手法として、チャネルに蓄積しようとするキャリア（Ｎ
−チャネル ＭＯＳＦＥＴの場合は正孔、Ｐ−チャネル
ＭＯＳＦＥＴの場合は電子）をいかに速くチャネル領
域から引き抜くかということが考えられる。このための
具体的な方法として、通常のＩＣ構造に見られるよう
に、チャネルの電位（以下、「ＳＵＢ電位」という。）
をある電位に固定することが考えられる。
【００２２】しかしながら、この方法によれば、ＳＵＢ
電位を取り出すための領域が必要であり、そのため、素
子面積が増大してしまう。このことは、素子の集積化の
妨げになるばかりか、例えば、液晶素子のスイッチング
トランジスタとして応用しようとした場合、画素の開口
率を低下させるという弊害を招くことになる。
電位を取り出すための領域が必要であり、そのため、素
子面積が増大してしまう。このことは、素子の集積化の
妨げになるばかりか、例えば、液晶素子のスイッチング
トランジスタとして応用しようとした場合、画素の開口
率を低下させるという弊害を招くことになる。
【００２３】本発明の目的は、上述した従来の解決すべ
き技術的課題を解決し、高品位テレビなどに対応できる
高速駆動をなし得るアクティブマトリクス回路基板の製
造方法を提供することにある。本発明の別の目的は、Ｔ
ＦＴへの光照射によって生ずるリーク電流の弊害を抑
え、高精彩な画像表示が可能となる液晶表示装置の製造
方法を提供することにある。
き技術的課題を解決し、高品位テレビなどに対応できる
高速駆動をなし得るアクティブマトリクス回路基板の製
造方法を提供することにある。本発明の別の目的は、Ｔ
ＦＴへの光照射によって生ずるリーク電流の弊害を抑
え、高精彩な画像表示が可能となる液晶表示装置の製造
方法を提供することにある。
【００２４】
【課題を解決するための手段及び作用】本発明は、上述
した解決すべき技術的課題を解決するため鋭意検討を行
なって成されたものであり、下述する構成のものであ
る。
した解決すべき技術的課題を解決するため鋭意検討を行
なって成されたものであり、下述する構成のものであ
る。
【００２５】即ち、本発明のアクティブマトリクス回路
基板の製造方法は、行列状に配された複数の画素電極に
対応して複数のスイッチング素子を備えると共に、前記
複数のスイッチング素子を駆動するための駆動回路を備
えたアクティブマトリクス回路基板の製造方法であっ
て、絶縁基板を用意する工程、前記絶縁基板上に単結晶
半導体層を形成する工程、前記単結晶半導体層を２つの
領域に分け、一方の領域では、該単結晶半導体層を用い
てトランジスタを形成し、他方の領域では、前記一方の
単結晶半導体層の欠陥密度よりも大きい欠陥密度を持っ
た単結晶又は非単結晶半導体層を形成し、該単結晶又は
非単結晶半導体層を用いてトランジスタを形成する工
程、及び前記一方の領域のトランジスタを用いて前記駆
動回路を形成し、前記他方の領域のトランジスタを用い
て前記複数のスイッチング素子を形成する工程、を有す
ることを特徴とするものである。
基板の製造方法は、行列状に配された複数の画素電極に
対応して複数のスイッチング素子を備えると共に、前記
複数のスイッチング素子を駆動するための駆動回路を備
えたアクティブマトリクス回路基板の製造方法であっ
て、絶縁基板を用意する工程、前記絶縁基板上に単結晶
半導体層を形成する工程、前記単結晶半導体層を２つの
領域に分け、一方の領域では、該単結晶半導体層を用い
てトランジスタを形成し、他方の領域では、前記一方の
単結晶半導体層の欠陥密度よりも大きい欠陥密度を持っ
た単結晶又は非単結晶半導体層を形成し、該単結晶又は
非単結晶半導体層を用いてトランジスタを形成する工
程、及び前記一方の領域のトランジスタを用いて前記駆
動回路を形成し、前記他方の領域のトランジスタを用い
て前記複数のスイッチング素子を形成する工程、を有す
ることを特徴とするものである。
【００２６】本発明は、液晶表示装置の製造方法を包含
する。
する。
【００２７】本発明の液晶表示装置の製造方法は、行列
状に配された複数の画素電極に対応して複数のスイッチ
ング素子を備えると共に、前記複数のスイッチング素子
を駆動するための駆動回路を備えたアクティブマトリク
ス回路基板と、前記画素電極に対向する対向電極を備え
た対向基板と、の間に液晶を挟持してなる液晶表示装置
の製造方法であって、本発明のアクティブマトリクス回
路基板の製造方法によりアクティブマトリクス回路基板
を用意する工程、前記対向基板を前記アクティブマトリ
クス回路基板に対して間隔をおいて配置する工程、及び
前記間隔内に液晶材料を封入する工程を有することを特
徴とするものである。
状に配された複数の画素電極に対応して複数のスイッチ
ング素子を備えると共に、前記複数のスイッチング素子
を駆動するための駆動回路を備えたアクティブマトリク
ス回路基板と、前記画素電極に対向する対向電極を備え
た対向基板と、の間に液晶を挟持してなる液晶表示装置
の製造方法であって、本発明のアクティブマトリクス回
路基板の製造方法によりアクティブマトリクス回路基板
を用意する工程、前記対向基板を前記アクティブマトリ
クス回路基板に対して間隔をおいて配置する工程、及び
前記間隔内に液晶材料を封入する工程を有することを特
徴とするものである。
【００２８】本発明の液晶表示装置においては、画素電
極に対応したスイッチング素子が、欠陥密度の大きい単
結晶半導体領域もしくは非単結晶半導体領域に形成され
ている。このことによりスイッチング素子が欠陥密度の
小さい良質な単結晶領域に形成されているものに比べ
て、スイッチング素子を薄膜トランジスタで構成した場
合にＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮにより生ずる
少数キャリアが半導体領域中の欠陥によりトラップさ
れ、少数キャリアのライフタイムが短かくなることで耐
圧の低下が抑制できる。更に、薄膜トランジスタに光が
入射することで生ずるリーク電流も同様にして抑制する
ことができる。これに加えて、次のような利点もある。
即ち、本発明の液晶表示装置においては、少数キャリア
をチャネル領域から引き抜くためのＳＵＢ電位取り出し
領域を設ける必要がなく、画素の開口率の向上が図れ
る。駆動回路が形成された単結晶領域とスイッチング素
子が形成された半導体領域とを同一の半導体層に基づい
て構成することで、両者は同一基板上にモノリシックに
形成され、構成がコンパクトなものとなる。高い駆動能
力が要求される駆動回路を欠陥密度の少ない単結晶半導
体領域に形成し、画素電極に対応するスイッチング素子
を欠陥密度の多い単結晶領域もしくは非単結晶領域に形
成したことで駆動回路と画素電極に対応するスイッチン
グ素子の各々に要求される機能が最大限発揮されること
になり、極めて優れた画像を安定して表示できる。
極に対応したスイッチング素子が、欠陥密度の大きい単
結晶半導体領域もしくは非単結晶半導体領域に形成され
ている。このことによりスイッチング素子が欠陥密度の
小さい良質な単結晶領域に形成されているものに比べ
て、スイッチング素子を薄膜トランジスタで構成した場
合にＩＭＰＡＣＴ ＩＯＮＡＺＡＴＩＯＮにより生ずる
少数キャリアが半導体領域中の欠陥によりトラップさ
れ、少数キャリアのライフタイムが短かくなることで耐
圧の低下が抑制できる。更に、薄膜トランジスタに光が
入射することで生ずるリーク電流も同様にして抑制する
ことができる。これに加えて、次のような利点もある。
即ち、本発明の液晶表示装置においては、少数キャリア
をチャネル領域から引き抜くためのＳＵＢ電位取り出し
領域を設ける必要がなく、画素の開口率の向上が図れ
る。駆動回路が形成された単結晶領域とスイッチング素
子が形成された半導体領域とを同一の半導体層に基づい
て構成することで、両者は同一基板上にモノリシックに
形成され、構成がコンパクトなものとなる。高い駆動能
力が要求される駆動回路を欠陥密度の少ない単結晶半導
体領域に形成し、画素電極に対応するスイッチング素子
を欠陥密度の多い単結晶領域もしくは非単結晶領域に形
成したことで駆動回路と画素電極に対応するスイッチン
グ素子の各々に要求される機能が最大限発揮されること
になり、極めて優れた画像を安定して表示できる。
【００２９】本発明の液晶表示装置の製造方法によれ
ば、上述の本発明の液晶表示装置を好適に製造し得る。
本発明の液晶表示装置の製造方法においては、画素電極
に対応したスイッチング素子を駆動回路が形成される単
結晶半導体領域をなす半導体層と同一の半導体層に基づ
いて形成することで駆動回路を、スイッチング素子とを
同一基板上にモノリシックに形成できる。
ば、上述の本発明の液晶表示装置を好適に製造し得る。
本発明の液晶表示装置の製造方法においては、画素電極
に対応したスイッチング素子を駆動回路が形成される単
結晶半導体領域をなす半導体層と同一の半導体層に基づ
いて形成することで駆動回路を、スイッチング素子とを
同一基板上にモノリシックに形成できる。
【００３０】画素電極に対応したスイッチング素子を、
駆動回路が形成される単結晶半導体領域をなす半導体層
と同一の半導体層に基づいた領域で、且つ該単結晶半導
体領域よりも欠陥密度が大きい単結晶半導体領域もしく
は非単結晶半導体領域に形成する具体的な方法として
は、駆動回路と、画素電極に対応したスイッチング素子
とを形成し得る大きさの欠陥密度の少ない単結晶半導体
領域を用意した後、スイッチング素子が形成されるべき
領域の欠陥密度を増大させてからそこにスイッチング素
子を形成する方法等が挙げられる。
駆動回路が形成される単結晶半導体領域をなす半導体層
と同一の半導体層に基づいた領域で、且つ該単結晶半導
体領域よりも欠陥密度が大きい単結晶半導体領域もしく
は非単結晶半導体領域に形成する具体的な方法として
は、駆動回路と、画素電極に対応したスイッチング素子
とを形成し得る大きさの欠陥密度の少ない単結晶半導体
領域を用意した後、スイッチング素子が形成されるべき
領域の欠陥密度を増大させてからそこにスイッチング素
子を形成する方法等が挙げられる。
【００３１】単結晶半導体領域の欠陥密度を増大させる
方法としては、イオン注入法、物理的なストレスを半導
体表面に与えて欠陥密度を増大させる所謂ストレス法、
熱ストレス法、溶融法等を採用することができる。
方法としては、イオン注入法、物理的なストレスを半導
体表面に与えて欠陥密度を増大させる所謂ストレス法、
熱ストレス法、溶融法等を採用することができる。
【００３２】イオン注入法を採用した場合には、欠陥密
度のコントロールにより、非晶質化も可能であるので都
合が良い。又、イオン注入を行なうことで、駆動回路が
形成される領域と、スイッチング素子が形成される領域
の化学組成を異なるものとすることができる。注入イオ
ンについては、単結晶半導体領域を構成する元素のイオ
ンの他、これとは別の元素のイオンを用いることもでき
る。別の元素のイオンとしては、Ａｒ等の希ガスの他、
酸素、窒素等を用いることができる。
度のコントロールにより、非晶質化も可能であるので都
合が良い。又、イオン注入を行なうことで、駆動回路が
形成される領域と、スイッチング素子が形成される領域
の化学組成を異なるものとすることができる。注入イオ
ンについては、単結晶半導体領域を構成する元素のイオ
ンの他、これとは別の元素のイオンを用いることもでき
る。別の元素のイオンとしては、Ａｒ等の希ガスの他、
酸素、窒素等を用いることができる。
【００３３】単結晶半導体としてシリコンを用い、注入
イオンとしてＳｉ+ を用いた場合、注入イオン量は、欠
陥密度の値、スイッチング素子が形成される所謂画素部
に対応した半導体領域の構造等を考慮して適宜選定され
る。
イオンとしてＳｉ+ を用いた場合、注入イオン量は、欠
陥密度の値、スイッチング素子が形成される所謂画素部
に対応した半導体領域の構造等を考慮して適宜選定され
る。
【００３４】本発明において、駆動回路が形成される単
結晶半導体領域の欠陥密度は、半導体としてシリコンを
用いた場合には一般的には１０0 ／ｃｍ2 から１０8 ／
ｃｍ2 の範囲とされる。望ましくは１０0 ／ｃｍ2 から
１０5 ／ｃｍ2 の範囲とされる。
結晶半導体領域の欠陥密度は、半導体としてシリコンを
用いた場合には一般的には１０0 ／ｃｍ2 から１０8 ／
ｃｍ2 の範囲とされる。望ましくは１０0 ／ｃｍ2 から
１０5 ／ｃｍ2 の範囲とされる。
【００３５】本発明において、スイッチング素子が形成
される欠陥密度の大きい単結晶半導体領域の欠陥密度
は、一般的には１０9 ／ｃｍ2 から１０14／ｃｍ2 の範
囲とされる。望ましくは１０10／ｃｍ2 から１０12／ｃ
ｍ2 の範囲とされる。
される欠陥密度の大きい単結晶半導体領域の欠陥密度
は、一般的には１０9 ／ｃｍ2 から１０14／ｃｍ2 の範
囲とされる。望ましくは１０10／ｃｍ2 から１０12／ｃ
ｍ2 の範囲とされる。
【００３６】本発明において、非単結晶半導体とは、一
般的な、多結晶半導体及び非晶質半導体をいう。
般的な、多結晶半導体及び非晶質半導体をいう。
【００３７】本発明の液晶表示装置において、駆動回路
と、スイッチング素子が設けられる半導体層を単結晶シ
リコンで構成する場合、単結晶シリコン層に形成される
ＴＦＴの動作電圧を高くすると単結晶シリコン層の膜厚
は厚くして耐圧を確保する必要があり、ＶＤ＝１０Ｖ以
上の表示装置への応用では膜厚４０００Å〜５０００Å
程度が必要となる。
と、スイッチング素子が設けられる半導体層を単結晶シ
リコンで構成する場合、単結晶シリコン層に形成される
ＴＦＴの動作電圧を高くすると単結晶シリコン層の膜厚
は厚くして耐圧を確保する必要があり、ＶＤ＝１０Ｖ以
上の表示装置への応用では膜厚４０００Å〜５０００Å
程度が必要となる。
【００３８】一方、画素電極に対応したスイッチング素
子が設けられる領域を非単結晶シリコンで構成する場
合、該非単結晶シリコン層の膜厚は薄くしても充分耐圧
が確保できる。加えてこの領域は、表示部に使用される
ため画素ＴＦＴへの光の入射によるリーク電流の影響は
シリコン層の膜厚が薄い方が影響が少なくなる。従って
該領域の層厚は、１００Å〜１０００Åの範囲とするの
が望ましい。さらに好適には１００Å〜５００Åの範囲
とするのが望ましい。
子が設けられる領域を非単結晶シリコンで構成する場
合、該非単結晶シリコン層の膜厚は薄くしても充分耐圧
が確保できる。加えてこの領域は、表示部に使用される
ため画素ＴＦＴへの光の入射によるリーク電流の影響は
シリコン層の膜厚が薄い方が影響が少なくなる。従って
該領域の層厚は、１００Å〜１０００Åの範囲とするの
が望ましい。さらに好適には１００Å〜５００Åの範囲
とするのが望ましい。
【００３９】
【実施例】以下、具体的な実施例を挙げて本発明を詳細
に説明するが、本発明はこれに限定されるものではな
い。本発明は、本発明の目的が達成される範囲内で構成
要素を公知技術と変更・置換をしたものをも包含する。
に説明するが、本発明はこれに限定されるものではな
い。本発明は、本発明の目的が達成される範囲内で構成
要素を公知技術と変更・置換をしたものをも包含する。
【００４０】（実施例１）図２に、本例で製造した液晶
表示装置の模式図を示す。図２において、１０１は絶縁
性基板、１０２は液晶セルである。１０３は画素電極に
対応したスイッチング素子であり、ここではトランジス
タである。１０４は、水平シフトレジスタ、１０５はバ
ッファであり、１０６は垂直シフトレジスタである。１
０７は走査線、１０８は信号線である。
表示装置の模式図を示す。図２において、１０１は絶縁
性基板、１０２は液晶セルである。１０３は画素電極に
対応したスイッチング素子であり、ここではトランジス
タである。１０４は、水平シフトレジスタ、１０５はバ
ッファであり、１０６は垂直シフトレジスタである。１
０７は走査線、１０８は信号線である。
【００４１】本例では、スイッチング素子１０３は多結
晶シリコンＴＦＴで構成した。周辺駆動回路（水平シフ
トレジスタ１０４、バッファ１０５、垂直シフトレジス
タ１０６）は、単結晶シリコンＴＦＴで構成した。
晶シリコンＴＦＴで構成した。周辺駆動回路（水平シフ
トレジスタ１０４、バッファ１０５、垂直シフトレジス
タ１０６）は、単結晶シリコンＴＦＴで構成した。
【００４２】本例の液晶表示装置の製造方法について図
１を参照して以下に説明する。
１を参照して以下に説明する。
【００４３】ここでは、絶縁性基板２０１上に単結晶領
域と、多結晶領域を形成した後、それらの領域にトラン
ジスタを作り込みアクティブマトリクス基板を構成し
た。
域と、多結晶領域を形成した後、それらの領域にトラン
ジスタを作り込みアクティブマトリクス基板を構成し
た。
【００４４】まず、石英基板２０１上に単結晶シリコン
層２０２を貼り合わせ及びエッチングを用いた一般的な
貼り合わせ技術により形成して絶縁性（ＳＯＩ）基板２
００を構成した。ここでは単結晶シリコン層２０２は研
磨により、膜厚４０００Åに制御した。次いで、絶縁性
基板２００にレジスト２０３を塗布して多結晶化したい
領域（Ｂ）のレジスト２０３をパターニングで除去して
開口部を設けた（図１（ｂ））。基板２００をイオン注
入装置に設置してこの開口部を中心にＳｉ+ イオンを１
００ＫｅＶの加速エネルギーで５×１０15／ｃｍ2 の注
入量で注入した（図１（ｃ））。
層２０２を貼り合わせ及びエッチングを用いた一般的な
貼り合わせ技術により形成して絶縁性（ＳＯＩ）基板２
００を構成した。ここでは単結晶シリコン層２０２は研
磨により、膜厚４０００Åに制御した。次いで、絶縁性
基板２００にレジスト２０３を塗布して多結晶化したい
領域（Ｂ）のレジスト２０３をパターニングで除去して
開口部を設けた（図１（ｂ））。基板２００をイオン注
入装置に設置してこの開口部を中心にＳｉ+ イオンを１
００ＫｅＶの加速エネルギーで５×１０15／ｃｍ2 の注
入量で注入した（図１（ｃ））。
【００４５】Ｓｉ+ イオンの注入された領域（Ｂ）には
Ｓｉ+ イオンの衝撃により多くの欠陥が生じＳｉ+ イオ
ンの注入量に応じて欠陥量は増加する。単結晶シリコン
層の膜厚が４０００Å以下の場合には、上記のイオン量
の注入により単結晶シリコン層は非晶質シリコン層に変
化する。Ｓｉ+ イオンの注入量を単結晶シリコン膜厚に
より変化させることで単結晶シリコン層を非晶質シリコ
ンに変化させることができる。
Ｓｉ+ イオンの衝撃により多くの欠陥が生じＳｉ+ イオ
ンの注入量に応じて欠陥量は増加する。単結晶シリコン
層の膜厚が４０００Å以下の場合には、上記のイオン量
の注入により単結晶シリコン層は非晶質シリコン層に変
化する。Ｓｉ+ イオンの注入量を単結晶シリコン膜厚に
より変化させることで単結晶シリコン層を非晶質シリコ
ンに変化させることができる。
【００４６】単結晶シリコンの非晶質化後、温度６００
℃、Ｎ2 雰囲気中で５０ｈｒのアニールを行なった。こ
の結果、非単結晶領域（Ｂ）には粒径が数１０００Åの
多結晶シリコン膜２０４が形成された（図１（ｅ））。
非晶質化まで達しなかった非単結晶領域の場合にはシリ
コン層中に発生した欠陥はこのアニール工程により減少
し、アニール温度と時間の調整により非単結晶層の欠陥
量を最適に制御することもできる。アニール工程として
アニール炉内での熱処理による方法の他にレーザーアニ
ールによる方法を用いても同様の効果が得られる。
℃、Ｎ2 雰囲気中で５０ｈｒのアニールを行なった。こ
の結果、非単結晶領域（Ｂ）には粒径が数１０００Åの
多結晶シリコン膜２０４が形成された（図１（ｅ））。
非晶質化まで達しなかった非単結晶領域の場合にはシリ
コン層中に発生した欠陥はこのアニール工程により減少
し、アニール温度と時間の調整により非単結晶層の欠陥
量を最適に制御することもできる。アニール工程として
アニール炉内での熱処理による方法の他にレーザーアニ
ールによる方法を用いても同様の効果が得られる。
【００４７】このようにして同一基板上に形成された単
結晶領域（Ａ）と多結晶領域（Ｂ）にそれぞれ通常のＭ
ＯＳＦＥＴの作成プロセスを用いて回路を構成してアク
ティブマトリクス基板を構成し、この基板を用いて液晶
表示装置を作製した。
結晶領域（Ａ）と多結晶領域（Ｂ）にそれぞれ通常のＭ
ＯＳＦＥＴの作成プロセスを用いて回路を構成してアク
ティブマトリクス基板を構成し、この基板を用いて液晶
表示装置を作製した。
【００４８】これ以降のプロセスを図３〜図５を用いて
説明する。
説明する。
【００４９】まず、図３（ａ）に示した単結晶シリコン
層の領域（Ａ）２０２と非単結晶シリコン領域（Ｂ）２
０４が形成された基板２００にイオン注入を行なった。
層の領域（Ａ）２０２と非単結晶シリコン領域（Ｂ）２
０４が形成された基板２００にイオン注入を行なった。
【００５０】即ち、単結晶シリコン領域２０２のｎ−Ｍ
ＯＳトランジスタを作成する部分にウェル形成のために
ホウ素Ｂを４×１０11／ｃｍ2 の注入量で注入した。ま
たｐ−ＭＯＳトランジスタを作成する領域にはリンＰを
２×１０11／ｃｍ2 の注入量で注入した。多結晶領域２
０４にはチャネル形成の不純物としてリンｐを１×１０
12／ｃｍ2 の注入量で注入した。
ＯＳトランジスタを作成する部分にウェル形成のために
ホウ素Ｂを４×１０11／ｃｍ2 の注入量で注入した。ま
たｐ−ＭＯＳトランジスタを作成する領域にはリンＰを
２×１０11／ｃｍ2 の注入量で注入した。多結晶領域２
０４にはチャネル形成の不純物としてリンｐを１×１０
12／ｃｍ2 の注入量で注入した。
【００５１】次に単結晶シリコン領域２０２と多結晶シ
リコン領域２０４をドライエッチングにより部分的に除
去し、ＴＦＴを形成する部分３１０、３１１を島状に残
した（図３（ｂ）。
リコン領域２０４をドライエッチングにより部分的に除
去し、ＴＦＴを形成する部分３１０、３１１を島状に残
した（図３（ｂ）。
【００５２】島状の単結晶シリコン領域３１０及び多結
晶シリコン領域３１１の表面のシリコンを酸化してゲー
ト絶縁膜３１２を５００Åの厚みで形成した（図４
（ｃ））。
晶シリコン領域３１１の表面のシリコンを酸化してゲー
ト絶縁膜３１２を５００Åの厚みで形成した（図４
（ｃ））。
【００５３】減圧ＣＶＤ法を用いて多結晶シリコン膜を
４０００Åの厚みで堆積させ、さらに異方性エッチング
を用いてＴＦＴのゲート電極３１３を形成した。その
後、ソース及びドレイン部をイオン注入法を用いて自己
整合的に形成した。即ち、ｎ−ＭＯＳトランジスタ、ｐ
−ＭＯＳトランジスタの形成には各々１×１０16／ｃｍ
2 のＡｓ、２×１０15／ｃｍ2 のＢＦ2 をイオン注入
し、ソース部３５０及びドレイン部３５１を形成した
（図４（ｄ））。
４０００Åの厚みで堆積させ、さらに異方性エッチング
を用いてＴＦＴのゲート電極３１３を形成した。その
後、ソース及びドレイン部をイオン注入法を用いて自己
整合的に形成した。即ち、ｎ−ＭＯＳトランジスタ、ｐ
−ＭＯＳトランジスタの形成には各々１×１０16／ｃｍ
2 のＡｓ、２×１０15／ｃｍ2 のＢＦ2 をイオン注入
し、ソース部３５０及びドレイン部３５１を形成した
（図４（ｄ））。
【００５４】単結晶シリコン層と多結晶シリコン層を島
状に形成する工程はＴＦＴに使用するシリコン層を窒化
シリコン層でマスクして他のシリコン層を酸化すること
でシリコン層を分離する技術を用いても良い。
状に形成する工程はＴＦＴに使用するシリコン層を窒化
シリコン層でマスクして他のシリコン層を酸化すること
でシリコン層を分離する技術を用いても良い。
【００５５】さらに非単結晶シリコンＴＦＴの性能向上
のため非単結晶シリコンの領域のみに開口部を有したレ
ジストを形成して水素プラズマに暴露して非単結晶シリ
コン中の欠陥の低減を行う工程を含んでもよい。
のため非単結晶シリコンの領域のみに開口部を有したレ
ジストを形成して水素プラズマに暴露して非単結晶シリ
コン中の欠陥の低減を行う工程を含んでもよい。
【００５６】このようにして形成したトランジスタ上に
はＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）３１４を常圧ＣＶＤ法を用いて５０００Åの
厚みで堆積させた（図４（ｅ））。
はＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）３１４を常圧ＣＶＤ法を用いて５０００Åの
厚みで堆積させた（図４（ｅ））。
【００５７】次いで、トランジスタのソース及びドレイ
ン部とゲート電極部のＮＳＧ３１４にコンタクトホール
を開けた。
ン部とゲート電極部のＮＳＧ３１４にコンタクトホール
を開けた。
【００５８】その後、電極材料としてアルミニウムをス
パッタ法にて堆積させ、ドライエッチング法で所定の配
線形状に加工して配線３１５を形成した（図５
（ｆ））。
パッタ法にて堆積させ、ドライエッチング法で所定の配
線形状に加工して配線３１５を形成した（図５
（ｆ））。
【００５９】通常一般的に用いられる手法によりＩＴＯ
（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）を用いて画素電
極等を形成し、一般的に用いられる手法により配向膜を
含む透明絶縁膜３１６で表面全体を覆い、アクティブマ
トリクス基板を構成した。画素電極上の透明絶縁膜３１
６は画素電極の一部または全部にわたりエッチングによ
り開口をもつ構成としてもよい。
（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）を用いて画素電
極等を形成し、一般的に用いられる手法により配向膜を
含む透明絶縁膜３１６で表面全体を覆い、アクティブマ
トリクス基板を構成した。画素電極上の透明絶縁膜３１
６は画素電極の一部または全部にわたりエッチングによ
り開口をもつ構成としてもよい。
【００６０】通常用いられる方法で、ガラス基板３１９
に透明電極を形成した後、配向膜３４０等を形成して構
成した対向基板を用意した。アクティブマトリクス基板
と、対向基板とを封止材３１７を介して対向させて配置
し、アクティブマトリクス基板と、対向基板との間に液
晶材料を封入した（図５（ｇ））。次いで、両基板の外
側に不図示の偏向板をそれぞれ配して液晶表示装置を構
成した。このようにして構成した液晶表示装置に、ハイ
ビジョン対応の映像信号を入力して画像表示を行なった
ところ、優れた画像を安定して表示できた。
に透明電極を形成した後、配向膜３４０等を形成して構
成した対向基板を用意した。アクティブマトリクス基板
と、対向基板とを封止材３１７を介して対向させて配置
し、アクティブマトリクス基板と、対向基板との間に液
晶材料を封入した（図５（ｇ））。次いで、両基板の外
側に不図示の偏向板をそれぞれ配して液晶表示装置を構
成した。このようにして構成した液晶表示装置に、ハイ
ビジョン対応の映像信号を入力して画像表示を行なった
ところ、優れた画像を安定して表示できた。
【００６１】本例の構成のアクティブマトリックス型液
晶表示装置においては、ＴＦＴにかかる電圧差が最も大
きい画素スイッチを多結晶シリコンＴＦＴで構成するこ
とにより、ＴＦＴの耐圧の問題を回避するとともに画素
スイッチＴＦＴの光リーク電流による問題も解決した。
また、駆動スピードを要求される周辺回路、特に、シフ
トレジスタを、単結晶シリコンＴＦＴで構成することに
より、非常に速い周波数の信号、例えば、高品位テレビ
対応の信号にも対応することができた。
晶表示装置においては、ＴＦＴにかかる電圧差が最も大
きい画素スイッチを多結晶シリコンＴＦＴで構成するこ
とにより、ＴＦＴの耐圧の問題を回避するとともに画素
スイッチＴＦＴの光リーク電流による問題も解決した。
また、駆動スピードを要求される周辺回路、特に、シフ
トレジスタを、単結晶シリコンＴＦＴで構成することに
より、非常に速い周波数の信号、例えば、高品位テレビ
対応の信号にも対応することができた。
【００６２】（実施例２）本例では、実施例１におい
て、基板２００にイオン注入したＳｉ+ イオンの量５×
１０15／ｃｍ2 を５×１０14／ｃｍ2 に代えた以外、実
施例１と同様にしてアクティブマトリクス基板を作製し
た。５×１０14／ｃｍ2 のＳｉ+ イオンを注入した試料
を２つ用意し、１方の試料のイオン注入領域に所謂ＳＥ
ＣＯエッチングを施した後、欠陥量を測定したところ、
該領域は、１０11／ｃｍ2 程度の欠陥が導入された単結
晶構造をしていることが確認された。他方の試料を用い
てアクティブマトリクス基板を作製すると共に実施例１
と同様にして対向基板を用意した後、実施例１と同様に
して液晶表示装置を作製した。
て、基板２００にイオン注入したＳｉ+ イオンの量５×
１０15／ｃｍ2 を５×１０14／ｃｍ2 に代えた以外、実
施例１と同様にしてアクティブマトリクス基板を作製し
た。５×１０14／ｃｍ2 のＳｉ+ イオンを注入した試料
を２つ用意し、１方の試料のイオン注入領域に所謂ＳＥ
ＣＯエッチングを施した後、欠陥量を測定したところ、
該領域は、１０11／ｃｍ2 程度の欠陥が導入された単結
晶構造をしていることが確認された。他方の試料を用い
てアクティブマトリクス基板を作製すると共に実施例１
と同様にして対向基板を用意した後、実施例１と同様に
して液晶表示装置を作製した。
【００６３】得られた液晶表示装置に、実施例１と同様
にして画像を表示したところ、優れた画像を安定して表
示できた。
にして画像を表示したところ、優れた画像を安定して表
示できた。
【００６４】（実施例３）本例では、図６に模式的に示
される工程に従ってアクティブマトリクス基板を作成
し、液晶表示装置を構成した例について説明する。以
下、図６を参照して説明する。
される工程に従ってアクティブマトリクス基板を作成
し、液晶表示装置を構成した例について説明する。以
下、図６を参照して説明する。
【００６５】まず、石英基板４０１上に単結晶シリコン
層４０３を貼り合わせ及びエッチングを用いた一般的な
貼り合わせ技術により形成して絶縁性（ＳＯＩ）基板４
００を構成した（図６（ａ））。
層４０３を貼り合わせ及びエッチングを用いた一般的な
貼り合わせ技術により形成して絶縁性（ＳＯＩ）基板４
００を構成した（図６（ａ））。
【００６６】ここでは、単結晶シリコン層４０３は研磨
により層厚を４０００Åに制御した。絶縁性基板４００
の単結晶シリコン層４０３にレジストを塗布し、非単結
晶化したい領域（Ｂ）のレジストをパターンニングで除
去して開口部を設けた（図６（ｂ））。基板４００をド
ライエッチング装置に設置してこの開口部の単結晶シリ
コン層の膜厚を約１０００Å以下に薄層化した（図６
（ｃ））。次いで基板をイオン注入装置に設置して開口
部を中心にＳｉ+ イオンを４０ｋｅＶの加速エネルギー
で１×１０15／ｃｍ2 の注入量で注入した（図６
（ｄ））。
により層厚を４０００Åに制御した。絶縁性基板４００
の単結晶シリコン層４０３にレジストを塗布し、非単結
晶化したい領域（Ｂ）のレジストをパターンニングで除
去して開口部を設けた（図６（ｂ））。基板４００をド
ライエッチング装置に設置してこの開口部の単結晶シリ
コン層の膜厚を約１０００Å以下に薄層化した（図６
（ｃ））。次いで基板をイオン注入装置に設置して開口
部を中心にＳｉ+ イオンを４０ｋｅＶの加速エネルギー
で１×１０15／ｃｍ2 の注入量で注入した（図６
（ｄ））。
【００６７】単結晶シリコン層が薄い開口部はＳｉ+ イ
オンの打ち込みにより非晶質シリコン４０４に変化し
た。
オンの打ち込みにより非晶質シリコン４０４に変化し
た。
【００６８】次いで、開口部を形成しているレジストを
除去後、アニール処理を行なった場合には非晶質シリコ
ンを多結晶シリコンとすることができ、更にアニール条
件を制御することで多結晶シリコンの粒径をも制御する
ことができる。以上の工程により、単結晶シリコン層
と、該単結晶シリコン層よりも層厚の薄い非単結晶シリ
コン層と、を同一の基板上に配することができた。こう
して得られた基板を用いて実施例１で述べたのと同様な
手法によりアクティブマトリクス基板を構成した。次い
で、実施例１と同様にして対向基板を用意した後、実施
例１と同様にして液晶表示装置を作製した。得れた液晶
表示装置に実施例１と同様にして画像を表示したとこ
ろ、優れた画像を安定して表示できた。特に、本例の液
晶表示装置は、非単結晶シリコン層の層厚を周囲の単結
晶シリコン層よりも薄くしたことから、画素部のＴＦＴ
のリーク電流の影響を観察できない程度に極めて低く抑
えることができた。
除去後、アニール処理を行なった場合には非晶質シリコ
ンを多結晶シリコンとすることができ、更にアニール条
件を制御することで多結晶シリコンの粒径をも制御する
ことができる。以上の工程により、単結晶シリコン層
と、該単結晶シリコン層よりも層厚の薄い非単結晶シリ
コン層と、を同一の基板上に配することができた。こう
して得られた基板を用いて実施例１で述べたのと同様な
手法によりアクティブマトリクス基板を構成した。次い
で、実施例１と同様にして対向基板を用意した後、実施
例１と同様にして液晶表示装置を作製した。得れた液晶
表示装置に実施例１と同様にして画像を表示したとこ
ろ、優れた画像を安定して表示できた。特に、本例の液
晶表示装置は、非単結晶シリコン層の層厚を周囲の単結
晶シリコン層よりも薄くしたことから、画素部のＴＦＴ
のリーク電流の影響を観察できない程度に極めて低く抑
えることができた。
【００６９】（実施例４）本例では、図７に模式的に示
される工程を用いてアクティブマトリクス基板を作製し
た後、これを用いて液晶表示装置を構成した。以下、図
７を参照して説明する。
される工程を用いてアクティブマトリクス基板を作製し
た後、これを用いて液晶表示装置を構成した。以下、図
７を参照して説明する。
【００７０】まず、石英基板５０１上に単結晶シリコン
層５０３を一般的な貼り合わせ技術を用いて形成し、絶
縁性（ＳＯＩ）基板５００を構成した（図７（ａ））。
単結晶シリコン層５０３の層厚は、４０００Åである。
絶縁性基板５００の単結晶シリコン層５０３上に窒化シ
リコン層５２０を減圧ＣＶＤ法により堆積し、非単結晶
化したい領域（Ｂ）の窒化シリコン層をドライエッチン
グで除去して開口部を設けた（図７（ｂ））。次いで基
板５００を酸化装置に設置してこの開口部の単結晶シリ
コン層の膜厚が約１０００Å以下となるように単結晶シ
リコン層を酸化し、酸化シリコン層５２１を形成した
（図７（ｃ））。酸化されたシリコン層をウエットエッ
チングにより除去して膜厚が１０００Å以下の単結晶シ
リコン層を得た（図７（ｄ））。レジスト５４１を塗布
してパターニングにより非単結晶化を行う領域（Ｂ）に
開口を設けた。こうして得られた基板をイオン打ち込み
装置に設置してこの開口部を中心にＳｉ+ イオンを４０
ｋｅＶの加速エネルギーで１×１０15／ｃｍ2 の注入量
で注入した（図５（ｅ））。このイオン注入により、開
口部の単結晶シリコン層は、非晶質となった。レジスト
５４１を除去して得られた基板（図７（ｆ））に実施例
１と同様にして薄膜トランジスタ等を作り込み、アクテ
ィブマトリクス基板を作製した。これと、実施例１と同
様にして得られた対向基板と、を用いて液晶表示装置を
作製した。得られた液晶表示装置に実施例１と同様に画
像を表示したところ、優れた画像を安定して表示でき
た。
層５０３を一般的な貼り合わせ技術を用いて形成し、絶
縁性（ＳＯＩ）基板５００を構成した（図７（ａ））。
単結晶シリコン層５０３の層厚は、４０００Åである。
絶縁性基板５００の単結晶シリコン層５０３上に窒化シ
リコン層５２０を減圧ＣＶＤ法により堆積し、非単結晶
化したい領域（Ｂ）の窒化シリコン層をドライエッチン
グで除去して開口部を設けた（図７（ｂ））。次いで基
板５００を酸化装置に設置してこの開口部の単結晶シリ
コン層の膜厚が約１０００Å以下となるように単結晶シ
リコン層を酸化し、酸化シリコン層５２１を形成した
（図７（ｃ））。酸化されたシリコン層をウエットエッ
チングにより除去して膜厚が１０００Å以下の単結晶シ
リコン層を得た（図７（ｄ））。レジスト５４１を塗布
してパターニングにより非単結晶化を行う領域（Ｂ）に
開口を設けた。こうして得られた基板をイオン打ち込み
装置に設置してこの開口部を中心にＳｉ+ イオンを４０
ｋｅＶの加速エネルギーで１×１０15／ｃｍ2 の注入量
で注入した（図５（ｅ））。このイオン注入により、開
口部の単結晶シリコン層は、非晶質となった。レジスト
５４１を除去して得られた基板（図７（ｆ））に実施例
１と同様にして薄膜トランジスタ等を作り込み、アクテ
ィブマトリクス基板を作製した。これと、実施例１と同
様にして得られた対向基板と、を用いて液晶表示装置を
作製した。得られた液晶表示装置に実施例１と同様に画
像を表示したところ、優れた画像を安定して表示でき
た。
【００７１】（実施例５）図８〜図１０を用いて説明す
る。本例では不透光性の単結晶シリコン層を配した絶縁
性基板を用いてアクティブマトリクス回路基板を作製
し、該アクティブマトリクス回路基板を用いて液晶表示
装置を構成した。以下、作製法について説明する。
る。本例では不透光性の単結晶シリコン層を配した絶縁
性基板を用いてアクティブマトリクス回路基板を作製
し、該アクティブマトリクス回路基板を用いて液晶表示
装置を構成した。以下、作製法について説明する。
【００７２】不透光性の単結晶シリコン基体６３０上に
貼り合わせ技術を用いて酸化シリコン層６３１を挟んで
単結晶シリコン層６０２を形成し、ＳＯＩ基板６００を
構成した（図８（ａ））。
貼り合わせ技術を用いて酸化シリコン層６３１を挟んで
単結晶シリコン層６０２を形成し、ＳＯＩ基板６００を
構成した（図８（ａ））。
【００７３】単結晶シリコン層６０２層厚は、１μｍ以
下である。絶縁性基板６００の単結晶シリコン層６０２
上にレジスト６１１を塗布して非単結晶化したい領域
（Ｂ）のレジストをパターンニングで除去して開口部を
設けた（図８（ｂ））。基板６００をイオン打ち込み装
置に設置して、この開口部を中心にＳｉ+ イオンを１０
０ＫｅＶの加速エネルギーで５×１０15／ｃｍ2 の注入
量で注入した（図８（ｃ））。Ｓｉ+ イオンが注入され
た領域６０５は、非晶質となったが（図８（ｄ））、基
板６００をアニール処理することにより、非晶質シリコ
ン領域６０５は、粒径が数１０００Åの多結晶シリコン
領域６０６に変化した（図８（ｅ））。こうして得られ
た基板を用いて液晶表示装置を作製する方法を図９及び
図１０を用いて説明する。
下である。絶縁性基板６００の単結晶シリコン層６０２
上にレジスト６１１を塗布して非単結晶化したい領域
（Ｂ）のレジストをパターンニングで除去して開口部を
設けた（図８（ｂ））。基板６００をイオン打ち込み装
置に設置して、この開口部を中心にＳｉ+ イオンを１０
０ＫｅＶの加速エネルギーで５×１０15／ｃｍ2 の注入
量で注入した（図８（ｃ））。Ｓｉ+ イオンが注入され
た領域６０５は、非晶質となったが（図８（ｄ））、基
板６００をアニール処理することにより、非晶質シリコ
ン領域６０５は、粒径が数１０００Åの多結晶シリコン
領域６０６に変化した（図８（ｅ））。こうして得られ
た基板を用いて液晶表示装置を作製する方法を図９及び
図１０を用いて説明する。
【００７４】図９（ａ）において、７０６は、図８
（ｅ）における多結晶シリコン領域６０６に対応する。
同様に７０２、７３０、７３１は、図８（ｅ）における
６０２、６３０、６３１にそれぞれ対応する。
（ｅ）における多結晶シリコン領域６０６に対応する。
同様に７０２、７３０、７３１は、図８（ｅ）における
６０２、６３０、６３１にそれぞれ対応する。
【００７５】まず、単結晶シリコン領域７０２のｎ−Ｍ
ＯＳトランジスタを作成する部分にウェル形成のために
Ｂを４×１０11／ｃｍ2 の注入量で注入した。また、ｐ
−ＭＯＳトランジスタを作成する領域にはＰを２×１０
11／ｃｍ2 の注入量で注入した。多結晶領域７０６には
チャネル形成のための不純物としてＰを１×１０12／ｃ
ｍ2 の注入量で注入した（図９（ａ））。
ＯＳトランジスタを作成する部分にウェル形成のために
Ｂを４×１０11／ｃｍ2 の注入量で注入した。また、ｐ
−ＭＯＳトランジスタを作成する領域にはＰを２×１０
11／ｃｍ2 の注入量で注入した。多結晶領域７０６には
チャネル形成のための不純物としてＰを１×１０12／ｃ
ｍ2 の注入量で注入した（図９（ａ））。
【００７６】単結晶シリコン層７０２と多結晶シリコン
層７０６をドライエッチングによりＴＦＴを形成する部
分のみ残して島状に形成した。即ち、島状の単結晶シリ
コン７１０と島状の非単結晶シリコン７１１を形成した
（図９（ｂ）））。次いで、島状に形成されたシリコン
層を酸化してゲート絶縁膜７１２を５００Åの厚みで形
成した。多結晶シリコンを減圧ＣＶＤ法により４０００
Åの厚みで堆積させ、異方性エッチングを用いてＴＦＴ
のゲート電極７１３を形成した。ソース及びドレイン部
を自己整合的に形成するため、イオン注入法により、ｎ
−ＭＯＳトランジスタ、ｐ−ＭＯＳトランジスタを構成
する領域に１×１０16／ｃｍ2 のＡｓ、２×１０15／ｃ
ｍ2 のＢＦ2 を各々注入した。
層７０６をドライエッチングによりＴＦＴを形成する部
分のみ残して島状に形成した。即ち、島状の単結晶シリ
コン７１０と島状の非単結晶シリコン７１１を形成した
（図９（ｂ）））。次いで、島状に形成されたシリコン
層を酸化してゲート絶縁膜７１２を５００Åの厚みで形
成した。多結晶シリコンを減圧ＣＶＤ法により４０００
Åの厚みで堆積させ、異方性エッチングを用いてＴＦＴ
のゲート電極７１３を形成した。ソース及びドレイン部
を自己整合的に形成するため、イオン注入法により、ｎ
−ＭＯＳトランジスタ、ｐ−ＭＯＳトランジスタを構成
する領域に１×１０16／ｃｍ2 のＡｓ、２×１０15／ｃ
ｍ2 のＢＦ2 を各々注入した。
【００７７】単結晶シリコン層と多結晶シリコン層を島
状に形成する工程は、ＴＦＴに使用するシリコン層を窒
化シリコン層でマスクして他のシリコン層を酸化するこ
とでシリコン層を分離する技術を用いても良い。
状に形成する工程は、ＴＦＴに使用するシリコン層を窒
化シリコン層でマスクして他のシリコン層を酸化するこ
とでシリコン層を分離する技術を用いても良い。
【００７８】不透光性基板７３０上に形成された単結晶
シリコン層を用いたトランジスタ及び多結晶シリコン層
を用いたトランジスタ上にＮＳＧ（Ｎｏｎ ｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層７１４を常圧ＣＶ
Ｄ法を用いて５０００Åの層厚で堆積させ保護膜とし
た。トランジスタのソース部、ドレイン部及びゲート電
極部上のＮＳＧ７１４にコンタクトホールを開けた。
シリコン層を用いたトランジスタ及び多結晶シリコン層
を用いたトランジスタ上にＮＳＧ（Ｎｏｎ ｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層７１４を常圧ＣＶ
Ｄ法を用いて５０００Åの層厚で堆積させ保護膜とし
た。トランジスタのソース部、ドレイン部及びゲート電
極部上のＮＳＧ７１４にコンタクトホールを開けた。
【００７９】電極材料としてアルミニウムをスパッタ法
にて堆積させ、所定の配線形状にドライエッチング法を
用いて加工し、配線７１５を形成した（図９（Ｃ））。
にて堆積させ、所定の配線形状にドライエッチング法を
用いて加工し、配線７１５を形成した（図９（Ｃ））。
【００８０】一般的に用いられる方法によりＩＴＯを用
いて画素電極を形成し、一般的に用いられる方法により
配向膜を含む透明絶縁膜７１６で表面を覆って、アクテ
ィブマトリクス基板を構成した。次いで、通常用いられ
る方法を用いてガラス基板７１９上に透明電極を形成し
た後、配向膜７４０等を形成して対向基板を用意した。
こうして得られたアクティブマトリクス基板と、対向基
板とを封止材３１７を介して対向させて配置し、間に液
晶材料７１８を封入した（図１０（ｄ））。
いて画素電極を形成し、一般的に用いられる方法により
配向膜を含む透明絶縁膜７１６で表面を覆って、アクテ
ィブマトリクス基板を構成した。次いで、通常用いられ
る方法を用いてガラス基板７１９上に透明電極を形成し
た後、配向膜７４０等を形成して対向基板を用意した。
こうして得られたアクティブマトリクス基板と、対向基
板とを封止材３１７を介して対向させて配置し、間に液
晶材料７１８を封入した（図１０（ｄ））。
【００８１】ＫＯＨもしくはエチレンジアミンなどの有
機アルカリを用いて不透光性基板７３０を表示領域の裏
面側から部分的にエッチング除去した。
機アルカリを用いて不透光性基板７３０を表示領域の裏
面側から部分的にエッチング除去した。
【００８２】このウエットエッチング溶液は酸化シリコ
ン層７３１を溶解しないためエッチングは酸化シリコン
層７３１を境にストップした。この結果、表示領域が透
光性となった（図１０（ｅ））。これに不図示の偏光板
を配して液晶表示装置を構成した。こうして得られた液
晶表示装置に実施例１と同様に画像を表示したところ、
優れた画像を安定して表示できた。
ン層７３１を溶解しないためエッチングは酸化シリコン
層７３１を境にストップした。この結果、表示領域が透
光性となった（図１０（ｅ））。これに不図示の偏光板
を配して液晶表示装置を構成した。こうして得られた液
晶表示装置に実施例１と同様に画像を表示したところ、
優れた画像を安定して表示できた。
【００８３】
【発明の効果】以上の説明により理解されるように本発
明のアクティブマトリクス回路基板の製造方法により製
造される回路基板においては、画素電極に対応したスイ
ッチング素子が、欠陥密度の大きい単結晶半導体領域も
しくは非単結晶半導体領域に形成されている。このこと
によりスイッチング素子が欠陥密度の小さい良質な単結
晶領域に形成されているものに比べて、スイッチング素
子を薄膜トランジスタで構成した場合にＩＭＰＡＣＴ
ＩＯＮＡＺＡＴＩＯＮにより生ずる少数キャリアが半導
体領域中の欠陥によりトラップされ、少数キャリアのラ
イフタイムが短かくなることで耐圧の低下が抑制でき
る。更に、薄膜トランジスタに光が入射することで生ず
るリーク電流も同様にして抑制することができる。更
に、本発明により製造される回路基板を用いた液晶表示
装置においては、少数キャリアをチャネル領域から引き
抜くためのＳＵＢ電位取り出し領域を設ける必要がな
く、画素の開口率の向上が図れる。駆動回路が形成され
た単結晶領域とスイッチング素子が形成された半導体領
域とを同一の半導体層に基づいて構成することで、両者
は同一基板上にモノリシックに形成され、構成がコンパ
クトなものとなる。高い駆動能力が要求される駆動回路
を欠陥密度の少ない単結晶半導体領域に形成し、画素電
極に対応するスイッチング素子を欠陥密度の多い単結晶
領域もしくは非単結晶領域に形成したことで駆動回路と
画素電極に対応するスイッチング素子の各々に要求され
る機能が最大限発揮されることとなり、極めて優れた画
像を安定して表示できる。
明のアクティブマトリクス回路基板の製造方法により製
造される回路基板においては、画素電極に対応したスイ
ッチング素子が、欠陥密度の大きい単結晶半導体領域も
しくは非単結晶半導体領域に形成されている。このこと
によりスイッチング素子が欠陥密度の小さい良質な単結
晶領域に形成されているものに比べて、スイッチング素
子を薄膜トランジスタで構成した場合にＩＭＰＡＣＴ
ＩＯＮＡＺＡＴＩＯＮにより生ずる少数キャリアが半導
体領域中の欠陥によりトラップされ、少数キャリアのラ
イフタイムが短かくなることで耐圧の低下が抑制でき
る。更に、薄膜トランジスタに光が入射することで生ず
るリーク電流も同様にして抑制することができる。更
に、本発明により製造される回路基板を用いた液晶表示
装置においては、少数キャリアをチャネル領域から引き
抜くためのＳＵＢ電位取り出し領域を設ける必要がな
く、画素の開口率の向上が図れる。駆動回路が形成され
た単結晶領域とスイッチング素子が形成された半導体領
域とを同一の半導体層に基づいて構成することで、両者
は同一基板上にモノリシックに形成され、構成がコンパ
クトなものとなる。高い駆動能力が要求される駆動回路
を欠陥密度の少ない単結晶半導体領域に形成し、画素電
極に対応するスイッチング素子を欠陥密度の多い単結晶
領域もしくは非単結晶領域に形成したことで駆動回路と
画素電極に対応するスイッチング素子の各々に要求され
る機能が最大限発揮されることとなり、極めて優れた画
像を安定して表示できる。
【００８４】本発明の液晶表示装置の製造方法によれ
ば、本発明のアクティブマトリクス回路基板の製造方法
により得られる回路基板を用いて液晶表示装置を好適に
製造し得る。本発明の液晶表示装置の製造方法において
は、画素電極に対応したスイッチング素子を駆動回路が
形成される単結晶半導体領域をなす半導体層と同一の半
導体層に基づいて形成することで駆動回路と、スイッチ
ング素子とを同一基板上にモノリシックに形成できる。
ば、本発明のアクティブマトリクス回路基板の製造方法
により得られる回路基板を用いて液晶表示装置を好適に
製造し得る。本発明の液晶表示装置の製造方法において
は、画素電極に対応したスイッチング素子を駆動回路が
形成される単結晶半導体領域をなす半導体層と同一の半
導体層に基づいて形成することで駆動回路と、スイッチ
ング素子とを同一基板上にモノリシックに形成できる。
【図１】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図２】本発明を用いて得られる液晶表示装置の１例を
示す模式図である。
示す模式図である。
【図３】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図４】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図５】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図６】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図７】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図８】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図９】本発明のアクティブマトリクス回路基板の製造
方法の１例を示す模式図である。
方法の１例を示す模式図である。
【図１０】本発明のアクティブマトリクス回路基板の製
造方法の１例を示す模式図である。
造方法の１例を示す模式図である。
【図１１】従来の液晶表示装置の１例を示す模式図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−125084（ＪＰ，Ａ) 特開 平６−104432（ＪＰ，Ａ) 特開 昭59−45486（ＪＰ，Ａ) 特開 昭63−101829（ＪＰ，Ａ) 特開 平６−318701（ＪＰ，Ａ) 特開 平６−45607（ＪＰ，Ａ) 特開 平６−148686（ＪＰ，Ａ) 特開 平６−84944（ＪＰ，Ａ) 特開 平３−259123（ＪＰ，Ａ) 特開 昭60−10676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1345
Claims (12)
- 【請求項１】 行列状に配された複数の画素電極に対応
して複数のスイッチング素子を備えると共に、前記複数
のスイッチング素子を駆動するための駆動回路を備えた
アクティブマトリクス回路基板の製造方法であって、 絶縁基板を用意する工程、 前記絶縁基板上に単結晶半導体層を形成する工程、 前記単結晶半導体層を２つの領域に分け、一方の領域で
は、該単結晶半導体層を用いてトランジスタを形成し、
他方の領域では、前記一方の単結晶半導体層の欠陥密度
よりも大きい欠陥密度を持った単結晶又は非単結晶半導
体層を形成し、該単結晶又は非単結晶半導体層を用いて
トランジスタを形成する工程、及び 前記一方の領域のト
ランジスタを用いて前記駆動回路を形成し、前記他方の
領域のトランジスタを用いて前記複数のスイッチング素
子を形成する工程、を有することを特徴とするアクティ
ブマトリクス回路基板の製造方法。 - 【請求項２】 前記単結晶半導体層にシリコンを用いる
請求項１に記載のアクティブマトリクス回路基板の製造
方法。 - 【請求項３】 前記欠陥密度が大きい単結晶又は非単結
晶半導体層を、イオン注入法を用いて形成する請求項１
に記載のアクティブマトリクス回路基板の製造方法。 - 【請求項４】 前記イオン注入するイオンはシリコンで
ある請求項３に記載のアクティブマトリクス回路基板の
製造方法。 - 【請求項５】 前記イオン注入するイオンは、Ａｒ、酸
素、窒素の中から選択される請求項３に記載のアクティ
ブマトリクス回路基板の製造方法。 - 【請求項６】 前記非単結晶半導体層として、多結晶質
もしくは非晶質構造をなす層を形成する請求項１に記載
のアクティブマトリクス回路基板の製造方法。 - 【請求項７】 前記一方の領域と、前記他方の領域とで
化学組成を異ならせる請求項１に記載のアクティブマト
リクス回路基板の製造方法。 - 【請求項８】 前記一方の領域の単結晶半導体層の欠陥
密度を、１０ 0 ／ｃｍ 2 から１０ 8 ／ｃｍ 2 の範囲とす
る請求項１に記載のアクティブマトリクス回 路基板の製
造方法。 - 【請求項９】 前記他方の領域の単結晶又は非単結晶半
導体層の欠陥密度を、１０ 9 ／ｃｍ 2 から１０ 14 ／ｃｍ
2 の範囲とする請求項１に記載のアクティブマトリクス
回路基板の製造方法。 - 【請求項１０】 前記他方の領域の単結晶又は非単結晶
半導体層の層厚を、前記一方の領域の単結晶半導体層の
層厚よりも薄くする請求項１に記載のアクティブマトリ
クス回路基板の製造方法。 - 【請求項１１】 前記他方の領域の単結晶又は非単結晶
半導体層の層厚を、１００Åから１０００Åの範囲とす
る請求項１０に記載のアクティブマトリクス回路基板の
製造方法。 - 【請求項１２】 行列状に配された複数の画素電極に対
応して複数のスイッチング素子を備えると共に、前記複
数のスイッチング素子を駆動するための駆動回路を備え
たアクティブマトリクス回路基板と、前記画素電極に対
向する対向電極を備えた対向基板と、の間に液晶を挟持
してなる液晶表示装置の製造方法であって、 請求項１に記載の製造方法によりアクティブマトリクス
回路基板を用意する工程、 前記対向基板を前記アクティブマトリクス回路基板に対
して間隔をおいて配置する工程、及び前記間隔内に液晶
材料を封入する工程を有することを特徴とする液晶表示
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30749094A JP3109968B2 (ja) | 1994-12-12 | 1994-12-12 | アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法 |
| US08/569,058 US6157421A (en) | 1994-12-12 | 1995-12-08 | Liquid crystal display and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30749094A JP3109968B2 (ja) | 1994-12-12 | 1994-12-12 | アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160466A JPH08160466A (ja) | 1996-06-21 |
| JP3109968B2 true JP3109968B2 (ja) | 2000-11-20 |
Family
ID=17969722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30749094A Expired - Fee Related JP3109968B2 (ja) | 1994-12-12 | 1994-12-12 | アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6157421A (ja) |
| JP (1) | JP3109968B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4056571B2 (ja) | 1995-08-02 | 2008-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW374196B (en) | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6271101B1 (en) | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6850312B2 (en) | 1999-03-16 | 2005-02-01 | Alien Technology Corporation | Apparatuses and methods for flexible displays |
| JP2002536695A (ja) * | 1999-02-05 | 2002-10-29 | エイリアン・テクノロジイ・コーポレーション | アセンブリを形成するための装置および方法 |
| US6346978B1 (en) * | 1999-07-13 | 2002-02-12 | Sharp Laboratories Of America, Inc. | SOI TFT array substrate for LCD projection display |
| US6781646B2 (en) | 2000-07-28 | 2004-08-24 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
| US7045444B2 (en) * | 2000-12-19 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device that includes selectively adding a noble gas element |
| US6731353B1 (en) | 2001-08-17 | 2004-05-04 | Alien Technology Corporation | Method and apparatus for transferring blocks |
| US6756608B2 (en) * | 2001-08-27 | 2004-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7119365B2 (en) * | 2002-03-26 | 2006-10-10 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| US7508034B2 (en) * | 2002-09-25 | 2009-03-24 | Sharp Kabushiki Kaisha | Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device |
| US7176528B2 (en) * | 2003-02-18 | 2007-02-13 | Corning Incorporated | Glass-based SOI structures |
| US7244326B2 (en) | 2003-05-16 | 2007-07-17 | Alien Technology Corporation | Transfer assembly for manufacturing electronic devices |
| JP4219838B2 (ja) * | 2004-03-24 | 2009-02-04 | シャープ株式会社 | 半導体基板の製造方法、並びに半導体装置の製造方法 |
| KR100623691B1 (ko) | 2004-06-30 | 2006-09-19 | 삼성에스디아이 주식회사 | 표시장치의 제조방법 |
| KR20060010223A (ko) * | 2004-07-27 | 2006-02-02 | 삼성전자주식회사 | 어레이 기판과, 이를 갖는 표시 장치와, 이의 구동 장치및 구동 방법 |
| KR100612885B1 (ko) * | 2004-12-30 | 2006-08-14 | 삼성전자주식회사 | 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법 |
| JP2007073878A (ja) * | 2005-09-09 | 2007-03-22 | Shin Etsu Chem Co Ltd | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 |
| JP5397219B2 (ja) * | 2006-04-19 | 2014-01-22 | イグニス・イノベーション・インコーポレイテッド | アクティブマトリックス表示装置用の安定な駆動スキーム |
| US20090051176A1 (en) * | 2007-05-16 | 2009-02-26 | Stoffel Seals Corporation | Security seal for latch and hasp closure |
| US20090141004A1 (en) | 2007-12-03 | 2009-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| JP5513020B2 (ja) * | 2009-06-19 | 2014-06-04 | パナソニック液晶ディスプレイ株式会社 | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 |
| US8730408B2 (en) * | 2011-06-02 | 2014-05-20 | Sharp Kabushiki Kaisha | Lighting device, display device, and television receiver |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4461670A (en) * | 1982-05-03 | 1984-07-24 | At&T Bell Laboratories | Process for producing silicon devices |
| US5172203A (en) * | 1983-12-23 | 1992-12-15 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
| DE3682021D1 (de) * | 1985-10-23 | 1991-11-21 | Hitachi Ltd | Polysilizium-mos-transistor und verfahren zu seiner herstellung. |
| JPS63101829A (ja) * | 1986-10-17 | 1988-05-06 | Nec Corp | アクテイブ・マトリツクス液晶表示装置およびその製造方法 |
| JP3191061B2 (ja) * | 1992-01-31 | 2001-07-23 | キヤノン株式会社 | 半導体装置及び液晶表示装置 |
| TW214603B (en) * | 1992-05-13 | 1993-10-11 | Seiko Electron Co Ltd | Semiconductor device |
-
1994
- 1994-12-12 JP JP30749094A patent/JP3109968B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-08 US US08/569,058 patent/US6157421A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08160466A (ja) | 1996-06-21 |
| US6157421A (en) | 2000-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3109968B2 (ja) | アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法 | |
| JP3402400B2 (ja) | 半導体集積回路の作製方法 | |
| US9035314B2 (en) | Method for manufacturing an electrooptical device | |
| JP2650543B2 (ja) | マトリクス回路駆動装置 | |
| KR100238640B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP4653374B2 (ja) | 電気光学装置の製造方法 | |
| JP2001051292A (ja) | 半導体装置および半導体表示装置 | |
| WO1998000870A1 (fr) | Transistor a couche mince, son procede de production et circuits et affichage a cristaux liquides utilisant le transistor a couche mince | |
| US6490021B1 (en) | Reflective type semiconductor display device | |
| JPH11112002A (ja) | 半導体装置およびその製造方法 | |
| JP2584290B2 (ja) | 液晶表示装置の製造方法 | |
| JP4558121B2 (ja) | 半導体装置及びその作製方法 | |
| JP3120879B2 (ja) | アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法 | |
| JPH1117185A (ja) | 液晶表示装置及びその製造方法 | |
| JP2000269512A (ja) | 半導体装置およびその作製方法 | |
| JP3423108B2 (ja) | 表示装置及び表示装置の製造方法 | |
| JPH05142571A (ja) | 液晶表示装置 | |
| JPH0611729A (ja) | 液晶表示装置およびその製造方法 | |
| JP4641586B2 (ja) | 半導体装置の作製方法 | |
| JPH04115231A (ja) | 光弁基板用半導体装置 | |
| JP4558707B2 (ja) | 半導体装置の作製方法 | |
| JP2000200763A (ja) | 半導体装置及びその作製方法 | |
| KR100390457B1 (ko) | 박막트랜지스터의 구조 및 제조 방법 | |
| JP4700159B2 (ja) | 半導体装置の作製方法 | |
| JP4401667B2 (ja) | アニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000829 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070914 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |