JPH05303444A - Clock signal feeder - Google Patents
Clock signal feederInfo
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- JPH05303444A JPH05303444A JP4108019A JP10801992A JPH05303444A JP H05303444 A JPH05303444 A JP H05303444A JP 4108019 A JP4108019 A JP 4108019A JP 10801992 A JP10801992 A JP 10801992A JP H05303444 A JPH05303444 A JP H05303444A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、クロック信号供給装
置に係り、詳しくは、低消費電力モードを有するクロッ
ク信号供給装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal supply device, and more particularly to a clock signal supply device having a low power consumption mode.
【０００２】[0002]
【従来の技術】従来から低消費電力モードを有するマイ
クロコンピュータ（以下、マイコンという）は多い。こ
の方法は、特公昭６１−４８７２６号公報に示すよう
に、クロックの発振そのものを停止し低消費電力化する
ものである。又、発振を停止せずにＣＰＵの動作を停止
させて、低消費電力化する方法もよく知られている。2. Description of the Related Art Conventionally, there are many microcomputers (hereinafter referred to as microcomputers) having a low power consumption mode. According to this method, as shown in Japanese Patent Publication No. 61-48726, clock oscillation itself is stopped to reduce power consumption. Also, a method of reducing power consumption by stopping the operation of the CPU without stopping the oscillation is well known.
【０００３】[0003]
【発明が解決しようとする課題】ところが、クロックの
発振そのものを停止させてしまうと、低消費電力モード
において一部の機器を動作せる場合には適さなかった。
又、発振を停止せずにＣＰＵの動作を停止させてしまう
と、発振は依然行われており、クロック信号供給装置の
低消費電力化ということは行われていなかった。さら
に、近年、マイコンの動作周波数の上昇と共にクロック
発振器の消費電流も増大しており問題となっている。However, stopping the clock oscillation itself is not suitable for operating some devices in the low power consumption mode.
Further, if the operation of the CPU is stopped without stopping the oscillation, the oscillation is still performed, and the power consumption of the clock signal supply device has not been reduced. Furthermore, in recent years, the current consumption of the clock oscillator has increased with the rise of the operating frequency of the microcomputer, which is a problem.
【０００４】そこで、この発明の目的は、低消費電力モ
ードにおける消費電力の低減を図ることができるクロッ
ク信号供給装置を提供することにある。Therefore, an object of the present invention is to provide a clock signal supply device capable of reducing the power consumption in the low power consumption mode.
【０００５】[0005]
【課題を解決するための手段】この発明は、所定の周波
数のクロックパルスを発生するクロックパルス発生源
と、前記クロックパルス発生源からのクロックパルスを
入力して、クロックパルスの周波数を逓倍して出力する
周波数逓倍回路と、通常モードにおいては前記周波数逓
倍回路からの高周波数のクロックパルスを供給し、低消
費電力モードにおいては前記クロックパルス発生源から
の低周波数のクロックパルスを供給するとともに前記周
波数逓倍回路の駆動を停止させる制御回路とを備えたク
ロック信号供給装置をその要旨とするものである。According to the present invention, a clock pulse generating source for generating a clock pulse having a predetermined frequency and a clock pulse from the clock pulse generating source are inputted and the frequency of the clock pulse is multiplied. A frequency multiplier circuit for outputting and a high frequency clock pulse from the frequency multiplier circuit in the normal mode are supplied, and a low frequency clock pulse from the clock pulse source is supplied in the low power consumption mode and the frequency is also supplied. The gist is a clock signal supply device provided with a control circuit for stopping the driving of the frequency multiplication circuit.
【０００６】[0006]
【作用】周波数逓倍回路はクロックパルス発生源からの
クロックパルスを入力して、クロックパルスの周波数を
逓倍して出力する。制御回路は通常モードにおいては周
波数逓倍回路からの高周波数のクロックパルスを供給
し、低消費電力モードにおいてはクロックパルス発生源
からの低周波数のクロックパルスを供給するとともに前
記周波数逓倍回路の駆動を停止させる。つまり、低消費
電力モード時には周波数逓倍回路の駆動が停止して消費
電力を下げる。The frequency multiplication circuit inputs the clock pulse from the clock pulse generation source, multiplies the frequency of the clock pulse, and outputs it. The control circuit supplies a high frequency clock pulse from the frequency multiplication circuit in the normal mode, supplies a low frequency clock pulse from the clock pulse generation source in the low power consumption mode, and stops the driving of the frequency multiplication circuit. Let That is, in the low power consumption mode, driving of the frequency multiplication circuit is stopped to reduce power consumption.
【０００７】[0007]
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１には、マイコンシステムの全体
構成を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the overall configuration of the microcomputer system.
【０００８】本システムは、クロック信号供給装置１と
マイコン２と電源スイッチ３からなる。クロック信号供
給装置１は、クロックパルス発生器４と周波数逓倍回路
５とクロック選択回路６と指令信号生成回路７とからな
る。This system comprises a clock signal supply device 1, a microcomputer 2 and a power switch 3. The clock signal supply device 1 includes a clock pulse generator 4, a frequency multiplication circuit 5, a clock selection circuit 6, and a command signal generation circuit 7.
【０００９】クロックパルス発生器４にはクロック選択
回路６が接続されるとともに周波数逓倍回路５が接続さ
れている。そして、クロックパルス発生器４は、図３に
示すクロックパルスＣＫ１をクロック選択回路６及び周
波数逓倍回路５に送出する。このクロックパルスＣＫ１
の周波数は、本実施例では５ＭＨｚとなっている。又、
周波数逓倍回路５はクロックパルスＣＫ１を入力して逓
倍動作許可信号により、周波数逓倍動作を行い、図３に
示すように、周波数が２倍にされたクロックパルスＣＫ
２をクロック選択回路６に送出する。本実施例では、周
波数逓倍回路５としてＰＬＬ（フェーズ・ロックド・ル
ープ）を用いている。A clock selection circuit 6 and a frequency multiplication circuit 5 are connected to the clock pulse generator 4. Then, the clock pulse generator 4 sends the clock pulse CK1 shown in FIG. 3 to the clock selection circuit 6 and the frequency multiplication circuit 5. This clock pulse CK1
The frequency of is 5 MHz in this embodiment. or,
The frequency multiplication circuit 5 receives the clock pulse CK1 and performs a frequency multiplication operation in accordance with the multiplication operation enable signal, and the frequency of the clock pulse CK is doubled as shown in FIG.
2 is sent to the clock selection circuit 6. In this embodiment, a PLL (phase locked loop) is used as the frequency multiplication circuit 5.
【００１０】図２に、クロック選択回路６の具体的な構
成を示す。クロック選択回路６は、２つのフリップフロ
ップ８，９とインバータ１０と２つのアンドゲート１
１，１２とオアゲート１３から構成されている。クロッ
クパルス発生器４からのクロックパルスＣＫ１がフリッ
プフロップ８のクロック端子に入力されるとともに、ク
ロックパルスＣＫ１がアンドゲート１１の一方の入力端
子に入力される。又、周波数逓倍回路５からのクロック
パルスＣＫ２がフリップフロップ９のクロック端子に入
力されるとともに、クロックパルスＣＫ２がアンドゲー
ト１２の一方の入力端子に入力される。さらに、クロッ
ク選択信号がフリップフロップ９の入力端子に入力され
るとともにインバータ１０を介してフリップフロップ８
の入力端子に入力される。フリップフロップ８の出力端
子はアンドゲート１１の一方の入力端子に接続されると
ともにフリップフロップ９のリセット端子に接続されて
いる。又、フリップフロップ９の出力端子はアンドゲー
ト１２の一方の入力端子に接続されるとともにフリップ
フロップ８のリセット端子に接続されている。さらに、
アンドゲート１１，１２の出力端子はオアゲート１３の
入力端子と接続されている。オアゲート１３の出力がク
ロック選択回路６の出力ＣＫＯＵＴとなる。FIG. 2 shows a specific configuration of the clock selection circuit 6. The clock selection circuit 6 includes two flip-flops 8 and 9, an inverter 10 and two AND gates 1.
1, 12 and an OR gate 13. The clock pulse CK1 from the clock pulse generator 4 is input to the clock terminal of the flip-flop 8 and the clock pulse CK1 is input to one input terminal of the AND gate 11. Further, the clock pulse CK2 from the frequency multiplication circuit 5 is input to the clock terminal of the flip-flop 9, and the clock pulse CK2 is input to one input terminal of the AND gate 12. Further, the clock selection signal is input to the input terminal of the flip-flop 9 and the flip-flop 8 via the inverter 10.
Input to the input terminal of. The output terminal of the flip-flop 8 is connected to one input terminal of the AND gate 11 and the reset terminal of the flip-flop 9. The output terminal of the flip-flop 9 is connected to one input terminal of the AND gate 12 and the reset terminal of the flip-flop 8. further,
The output terminals of the AND gates 11 and 12 are connected to the input terminal of the OR gate 13. The output of the OR gate 13 becomes the output CKOUT of the clock selection circuit 6.
【００１１】又、図１の指令信号生成回路７には電源ス
イッチ３が接続され、同回路７は電源スイッチ３からの
操作信号を入力して、図３に示す逓倍動作許可信号を周
波数逓倍回路５に送出するとともにクロック選択信号を
クロック選択回路６に送出する。Further, a power switch 3 is connected to the command signal generating circuit 7 of FIG. 1, and the circuit 7 inputs an operation signal from the power switch 3 to generate a multiplication operation permission signal shown in FIG. 5 and the clock selection signal to the clock selection circuit 6.
【００１２】又、図１のマイコン２にはＣＰＵ１４、シ
リアル通信回路１５、タイマ１６等が備えられ、ＣＰＵ
１４及びシリアル通信回路１５は１０ＭＨｚのクロック
パルスにて駆動するようになっている。ＣＰＵ１４及び
シリアル通信回路１５はクロック信号供給装置１のクロ
ック選択回路６からのクロックパルスを入力する。又、
タイマ１６はクロック信号供給装置１のクロックパルス
発生器４からのクロックパルスＣＫ１を入力する。この
タイマ１６と、クロックパルス発振器４の指令信号生成
回路７とは接続されている。The microcomputer 2 shown in FIG. 1 is provided with a CPU 14, a serial communication circuit 15, a timer 16 and the like.
14 and the serial communication circuit 15 are driven by a clock pulse of 10 MHz. The CPU 14 and the serial communication circuit 15 receive the clock pulse from the clock selection circuit 6 of the clock signal supply device 1. or,
The timer 16 inputs the clock pulse CK1 from the clock pulse generator 4 of the clock signal supply device 1. The timer 16 and the command signal generation circuit 7 of the clock pulse oscillator 4 are connected.
【００１３】本実施例では、クロック選択回路６と指令
信号生成回路７とから制御回路が構成されている。次
に、このように構成したマイコンシステムの作用を説明
する。In this embodiment, a control circuit is composed of the clock selection circuit 6 and the command signal generation circuit 7. Next, the operation of the microcomputer system configured as above will be described.
【００１４】本システムでは、作動周波数が高くなるに
つれて消費電力が大きくなるので、高い周波数のクロッ
クパルスを用いた通常モードと、低い周波数のクロック
パルスを用いた低消費電力モードとが用意されている。
そして、このモードの切り換えのために、指令信号生成
回路７から出力される逓倍動作許可信号及びクロック選
択信号の内容が変化する。以下に、逓倍動作許可信号及
びクロック選択信号の内容が変化した場合の動作につい
て説明する。Since the power consumption increases as the operating frequency increases in this system, a normal mode using a high frequency clock pulse and a low power consumption mode using a low frequency clock pulse are prepared. ..
The contents of the multiplication operation permission signal and the clock selection signal output from the command signal generation circuit 7 change due to this mode switching. The operation when the contents of the multiplication operation permission signal and the clock selection signal are changed will be described below.
【００１５】図３において、クロックパルス発生器４か
らのクロックパルスＣＫ１（５ＭＨｚ）が、クロック選
択回路６に入力されるとともに、周波数逓倍回路５に入
力される。In FIG. 3, the clock pulse CK1 (5 MHz) from the clock pulse generator 4 is input to the clock selection circuit 6 and the frequency multiplication circuit 5.
【００１６】そして、通常モードとなり逓倍動作許可信
号がハイレベルになると、周波数逓倍回路５は逓倍動作
を開始し、周波数が２倍に逓倍された１０ＭＨｚのクロ
ックパルスＣＫ２を出力する。さらに、クロック選択信
号がハイレベルになると、クロック選択回路６は周波数
が２倍に逓倍されたクロックパルスＣＫ２を選択して出
力する。When the normal mode is entered and the multiplication operation permission signal becomes high level, the frequency multiplication circuit 5 starts the multiplication operation and outputs a 10 MHz clock pulse CK2 whose frequency is doubled. Further, when the clock selection signal becomes high level, the clock selection circuit 6 selects and outputs the clock pulse CK2 whose frequency is doubled.
【００１７】一方、低消費電力モードとなりクロック選
択信号がローレベルになると、クロック選択回路６は、
クロックパルス発生器４からのクロックパルスＣＫ１を
選択して出力する。その後、逓倍動作許可信号がローレ
ベルになると、周波数逓倍回路５は動作を停止する。こ
のようにして、クロック選択回路６は必要とされるクロ
ックパルスＣＫ１又はＣＫ２をマイコン２側に供給す
る。On the other hand, when the low power consumption mode is set and the clock selection signal becomes low level, the clock selection circuit 6
The clock pulse CK1 from the clock pulse generator 4 is selected and output. After that, when the multiplication operation permission signal becomes low level, the frequency multiplication circuit 5 stops its operation. In this way, the clock selection circuit 6 supplies the required clock pulse CK1 or CK2 to the microcomputer 2 side.
【００１８】次に、電源スイッチ３が図４に示すよう
に、オン状態からオフ状態になった場合について説明す
る。電源スイッチ３がオン状態からオフ状態になると
（図４のｔ１タイミング）、低消費電力モードとなり、
指令信号生成回路７は逓倍動作許可信号及びクロック選
択信号を、それまでのハイレベルからローレベルにす
る。さらに、図４のｔ１タイミングにてマイコン２のタ
イマ１６がカウント動作を開始する。そして、タイマ１
６のカウント値が所定値Ｃo となると（図４のｔ２タイ
ミング）、その旨の信号をクロックパルス発生器４の指
令信号生成回路７に送出する。さらに、タイマ１６はカ
ウント値をリセットする。一方、クロックパルス発生器
４の指令信号生成回路７は、タイマ１６からの信号に応
答して逓倍動作許可信号及びクロック選択信号を所定時
間だけハイレベルにして、通常モードとし、周波数逓倍
回路５により周波数が２倍に逓倍された１０ＭＨｚのク
ロックパルスＣＫ２をマイコン２のＣＰＵ１４に供給す
る。このクロックパルスＣＫ２により、ＣＰＵ１４は時
刻の調整処理を実行する。Next, the case where the power switch 3 is changed from the on state to the off state as shown in FIG. 4 will be described. When the power switch 3 is switched from the on state to the off state (timing t1 in FIG. 4), the low power consumption mode is set,
The command signal generation circuit 7 changes the multiplication operation permission signal and the clock selection signal from the high level until then to the low level. Further, the timer 16 of the microcomputer 2 starts the counting operation at the timing t1 in FIG. And timer 1
When the count value of 6 reaches the predetermined value Co (t2 timing in FIG. 4), a signal to that effect is sent to the command signal generation circuit 7 of the clock pulse generator 4. Further, the timer 16 resets the count value. On the other hand, the command signal generation circuit 7 of the clock pulse generator 4 responds to the signal from the timer 16 by setting the multiplication operation permission signal and the clock selection signal to the high level for a predetermined time to enter the normal mode, and the frequency multiplication circuit 5 A 10 MHz clock pulse CK2 having a frequency doubled is supplied to the CPU 14 of the microcomputer 2. With this clock pulse CK2, the CPU 14 executes time adjustment processing.
【００１９】電源スイッチ３がオフの状態では、このタ
イマ１６のカウント動作、及び所定時間毎のＣＰＵ１４
の時刻調整動作が繰り返し行われる。電源スイッチ３が
オフ状態となっているときの低消費電力モード時には、
周波数逓倍回路５の動作が停止させられて消費電力を下
げることができる。When the power switch 3 is off, the counting operation of the timer 16 and the CPU 14 for every predetermined time
The time adjustment operation is repeated. In the low power consumption mode when the power switch 3 is off,
The operation of the frequency multiplication circuit 5 is stopped and the power consumption can be reduced.
【００２０】このように本実施例では、クロックパルス
発生器４（クロックパルス発生源）にて所定の周波数の
クロックパルスＣＫ１を発生させ、周波数逓倍回路５に
てクロックパルス発生器４からのクロックパルスＣＫ１
を入力して、クロックパルスの周波数を逓倍して出力さ
せ、クロック選択回路６と指令信号生成回路７（制御回
路）にて、電源スイッチ・オン時の通常モードにおいて
は周波数逓倍回路５からの高周波数のクロックパルスＣ
Ｋ２をマイコン２側に供給し、電源スイッチ・オフ時の
低消費電力モードにおいてはクロックパルス発生器４か
らの低周波数のクロックパルスＣＫ１をマイコン２側に
供給するとともに周波数逓倍回路５の駆動を停止させる
ようにした。As described above, in this embodiment, the clock pulse generator 4 (clock pulse generation source) generates the clock pulse CK1 having a predetermined frequency, and the frequency multiplication circuit 5 outputs the clock pulse from the clock pulse generator 4. CK1
Is input to cause the frequency of the clock pulse to be multiplied and output, and the clock selection circuit 6 and the command signal generation circuit 7 (control circuit) output the high frequency from the frequency multiplication circuit 5 in the normal mode when the power switch is turned on. Frequency clock pulse C
K2 is supplied to the microcomputer 2 side, and in the low power consumption mode when the power switch is turned off, the low frequency clock pulse CK1 from the clock pulse generator 4 is supplied to the microcomputer 2 side and the driving of the frequency multiplication circuit 5 is stopped. I was allowed to.
【００２１】その結果、低消費電力モードにおいては、
クロックパルス発生器４からのクロックパルスＣＫ１を
供給することができるとともに、周波数逓倍回路５の駆
動が停止され消費電力が下がり、クロック信号供給装置
における低消費電力モードでの消費電力の低減を図るこ
とができる。As a result, in the low power consumption mode,
The clock pulse CK1 from the clock pulse generator 4 can be supplied, and the driving of the frequency multiplication circuit 5 is stopped to reduce power consumption, thereby reducing power consumption in the low power consumption mode of the clock signal supply device. You can
【００２２】又、マイコン２（ＣＰＵ１４）の動作周波
数が１０ＭＨｚと高い本システムにおいて、５ＭＨｚの
クロックパルス発生器４を用い、周波数逓倍回路５にて
１０ＭＨｚのクロックパルスＣＫ２が生成でき、マイコ
ンの動作周波数の上昇に対応できることとなる。Further, in the present system in which the operating frequency of the microcomputer 2 (CPU 14) is as high as 10 MHz, the 5 MHz clock pulse generator 4 can be used to generate the 10 MHz clock pulse CK2 by the frequency multiplication circuit 5, and the operating frequency of the microcomputer It will be possible to cope with the rise of.
【００２３】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例では、周波数逓倍回路
５にて周波数を２倍にしたが、その他の周波数の逓倍動
作を行うようにしてもよい。例えば、クロックパルス発
生器の１０ＫＨｚのクロックパルスに対し周波数逓倍回
路５にて周波数を１０００倍にして１０ＭＨｚのクロッ
クパルスをマイコン側に供給するようにしてもよい。The present invention is not limited to the above embodiment. For example, in the above embodiment, the frequency multiplication circuit 5 doubles the frequency, but the frequency multiplication operation is performed for other frequencies. May be. For example, the frequency multiplication circuit 5 may multiply the frequency of the 10 KHz clock pulse of the clock pulse generator by 1000 to supply the 10 MHz clock pulse to the microcomputer side.
【００２４】[0024]
【発明の効果】以上詳述したようにこの発明によれば、
低消費電力モードにおける消費電力の低減を図ることが
できる優れた効果を発揮する。As described in detail above, according to the present invention,
It has an excellent effect of reducing the power consumption in the low power consumption mode.
【図１】実施例のシステムの全体構成図である。FIG. 1 is an overall configuration diagram of a system according to an embodiment.
【図２】クロック選択回路の構成図である。FIG. 2 is a configuration diagram of a clock selection circuit.
【図３】タイムチャートを示す図である。FIG. 3 is a diagram showing a time chart.
【図４】タイムチャートを示す図である。FIG. 4 is a diagram showing a time chart.
４ クロックパルス発生器（クロックパルス発生源） ５ 周波数逓倍回路 ６ クロック選択回路（制御回路） ７ 指令信号生成回路（制御回路） 4 Clock pulse generator (clock pulse generation source) 5 Frequency multiplication circuit 6 Clock selection circuit (control circuit) 7 Command signal generation circuit (control circuit)
Claims (1)
るクロックパルス発生源と、 前記クロックパルス発生源からのクロックパルスを入力
して、クロックパルスの周波数を逓倍して出力する周波
数逓倍回路と、 通常モードにおいては前記周波数逓倍回路からの高周波
数のクロックパルスを供給し、低消費電力モードにおい
ては前記クロックパルス発生源からの低周波数のクロッ
クパルスを供給するとともに前記周波数逓倍回路の駆動
を停止させる制御回路とを備えたことを特徴とするクロ
ック信号供給装置。1. A clock pulse generation source for generating a clock pulse of a predetermined frequency, a frequency multiplication circuit for inputting a clock pulse from the clock pulse generation source, and multiplying and outputting the frequency of the clock pulse, Control for supplying a high frequency clock pulse from the frequency multiplication circuit in the mode, and supplying a low frequency clock pulse from the clock pulse generation source in the low power consumption mode and stopping the driving of the frequency multiplication circuit. A clock signal supply device comprising a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108019A JPH05303444A (en) | 1992-04-27 | 1992-04-27 | Clock signal feeder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108019A JPH05303444A (en) | 1992-04-27 | 1992-04-27 | Clock signal feeder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303444A true JPH05303444A (en) | 1993-11-16 |
Family
ID=14473923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108019A Pending JPH05303444A (en) | 1992-04-27 | 1992-04-27 | Clock signal feeder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303444A (en) |
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