JP3654153B2

JP3654153B2 - Clock signal generator and microcomputer

Info

Publication number: JP3654153B2
Application number: JP2000225585A
Authority: JP
Inventors: 昭光井上; 裕志藤井; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-07-26
Filing date: 2000-07-26
Publication date: 2005-06-02
Anticipated expiration: 2020-07-26
Also published as: JP2002043930A

Description

【０００１】
【発明の属する技術分野】
本発明は、基準クロック信号をＮ分周する分周回路と、この分周回路より出力される分周クロック信号をＭ逓倍して外部に（Ｍ／Ｎ）逓倍クロック信号を出力する逓倍回路とを備えてなるクロック信号発生装置、及びそのクロック信号発生装置を備えて構成されるマイクロコンピュータに関する。
【０００２】
【発明が解決しようとする課題】
図４は、分周回路と逓倍回路との双方を備えて構成されるクロック信号発生器の一構成例を示す機能ブロック図である。外部発振部１より出力される周波数ｆ０の基準クロック信号は、分周回路２を介して逓倍回路３に与えられるようになっている。分周レジスタ４，逓倍レジスタ５には、図示しないＣＰＵによりシスアドレスバス６及びデータバス７を介して分周値Ｎ，逓倍値Ｍの設定が行われるようになっている。
【０００３】
斯様に構成されるクロック信号発生器８は、基準クロック信号の周波数ｆ０よりも低い周波数のクロック信号，高い周波数のクロック信号の何れも生成することができる。また、前段の分周回路２における分周値Ｎの設定と、後段の逓倍回路３における逓倍値Ｍの設定との組み合わせによって、外部に出力するクロック信号の周波数を、ｆ０＊（Ｍ／Ｎ）のように多様に変化させることが可能である。
【０００４】
しかしながら、アプリケーションによっては、例えば、所望のクロック信号周波数を得るために逓倍回路３を使用する必要が無い場合も想定される。逓倍回路３は、より高い周波数のクロック信号を生成するために、その内部において基準クロック信号の周波数に比較して極めて高い周波数のクロック信号を発生させている場合があり、その消費電力は少なくない。従って、実質的に逓倍回路３を使用する必要が無いにもかかわらず逓倍回路３が動作していると、無駄な消費電力量が増加してしまうという問題があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、実質的に動作させる必要が無い回路部分によって消費される電力を低減することができるクロック信号発生装置、及びそのクロック信号発生装置を備えて構成されるマイクロコンピュータを提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載のクロック信号発生装置によれば、逓倍側選択出力手段は、逓倍回路の動作を必要に応じて停止させ、その時は、（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路より出力される分周クロック信号をそのまま外部に出力させる。従って、分周回路を使用するだけで所望のクロック信号が得られる場合には、逓倍回路の動作を停止させることができるので、逓倍回路による無駄な電力消費を低減することが可能となる。
また、分周側選択出力手段を備えて、分周回路の動作をも必要に応じて停止させるので、選択的に逓倍回路及び／又は分周回路の動作を停止させることが可能となり、無駄な電力消費を一層低減することができる。
更に、選択出力手段は、逓倍値設定手段に設定された逓倍値と、分周値設定手段に設定された分周値とが等しい場合に、逓倍回路及び／又は分周回路の動作を停止させる。即ち、逓倍回路と分周回路との何れについても動作の停止が可能に構成されている場合、逓倍値と分周値とが同じ値に設定されれば、逓倍回路，分周回路を動作させる必要は無い。従って、斯様な設定が行われた場合には、逓倍回路及び／又は分周回路の動作を適切に停止させることができる。
【０００９】
請求項２記載のクロック信号発生装置によれば、逓倍側選択出力手段は、逓倍値設定手段に設定された逓倍値が“１”である場合に逓倍回路の動作を停止させる。従って、ユーザは、逓倍値設定手段に特定値を設定するだけで逓倍回路の動作を停止させることができる。
【００１２】
請求項３記載のクロック信号発生装置によれば、逓倍回路を、ＤＰＬＬ回路を用いて構成する。即ち、ＤＰＬＬ回路は、極めて高い周波数のクロック信号を生成するためにリングオシレータなどを備えて構成されている。そのため、発振安定時間が短く、発振停止状態から極めて短時間で発振動作を開始することが可能であり、逓倍回路としての動作も迅速に開始できるという利点がある一方で、動作時の消費電力が比較的高くなってしまう。従って、ＤＰＬＬ回路を用いて構成されている逓倍回路に対して請求項１または２に記載の構成を適用することで、本発明の消費電力低減効果を有効に奏することができる。
【００１３】
請求項４記載のマイクロコンピュータによれば、請求項１乃至３の何れかに記載のクロック信号発生装置を備えて構成されるので、マイクロコンピュータで使用されるクロック信号の設定によっては、電力消費の低減に効果を奏することができる。
【００１４】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図２は、シングルチップマイクロコンピュータの電気的構成の一例を示す機能ブロック図である。マイクロコンピュータ（マイコン）１１は、ＣＰＵ１２を中心として、そのＣＰＵ１２によってアクセスされるＲＯＭ１３，ＲＡＭ１４，クロック発生器（クロック信号発生装置）１５，シリアル通信回路１６，ＰＷＭ回路１７，タイマ１８やＡ／Ｄコンバータ１９などからなる複数の周辺回路２０を備えて構成されている。ＣＰＵ１２と各周辺回路２０は、共通のアドレスバス２１及びデータバス２２を介して接続されている。
【００１５】
クロック発生器１５は、ＣＰＵ１２及び周辺回路２０に共通のクロック信号ＭＣＫを供給するように構成されており、ＣＰＵ１２及び周辺回路２０は、クロック信号ＭＣＫに同期して動作するようになっている。そして、クロック発生器１５は、ＣＰＵ１２によってクロック信号ＭＣＫの周波数を可変設定できるように構成されている。
【００１６】
図１は、クロック発生器１５の詳細な構成を示す機能ブロック図である。外部発振部２３より出力される周波数ｆ０の基準クロック信号は、分周回路２４に与えられていると共に、分周側のセレクタ２５及び逓倍側のセレクタ２７にも直接与えられている。分周回路２４より出力されるＮ分周クロック信号は、セレクタ２５を介して逓倍回路２６に与えられている。また、セレクタ２５を介して出力されるＮ分周クロック信号は、セレクタ２７にも直接与えられている。そして、逓倍回路２６より出力されるＭ／Ｎ逓倍クロック信号は、セレクタ２７を介してクロック信号ＭＣＫとして外部に出力されるようになっている。
【００１７】
分周レジスタ（分周値設定手段）２８，逓倍レジスタ（逓倍値設定手段）２９には、ＣＰＵ１２によりアドレスバス２１及びデータバス２２を介して分周値Ｎ，逓倍値Ｍの設定が行われるようになっている（Ｎ，Ｍ＝１，２，３，…）。分周レジスタ２８に設定される分周値Ｎは、分周回路２４に与えられると共に、比較器（マグニチュードコンパレータ）３０及び３１にも与えられている。また、逓倍レジスタ２９に設定される逓倍値Ｍは逓倍回路２６に与えられると共に、比較器３１及び３２にも与えられている。
【００１８】
比較器３０は、分周値Ｎが“１”に等しいか否かを比較するようになっており、Ｎ＝１であれば一致信号（「ＹＥＳ」，ハイレベル）をＯＲゲート３３の一方の入力端子に出力する。また、比較器３０の不一致信号（「ＮＯ」，ハイレベル）は、セレクタ２５に選択切り替え信号として与えられている。この不一致信号は、Ｎ＝１でなければ常に出力されている。
【００１９】
セレクタ２５は、前記不一致信号が出力されている場合は入力ポート“１”に与えられているＮ分周クロック信号を選択出力し、前記不一致信号が出力されていなければ入力ポート“０”に与えられている基準クロック信号を選択出力するように構成されている。
【００２０】
比較器３２は、逓倍値Ｍが“１”に等しいか否かを比較するようになっており、一致信号（「ＹＥＳ」）をＯＲゲート３４の一方の入力端子に出力する。また、比較器３２の不一致信号（「ＮＯ」）は、セレクタ２７に第１選択切り替え信号として与えられている。
【００２１】
また、比較器３１は分周値Ｎと逓倍値Ｍとが等しいか否かを比較するようになっており、一致信号（「ＹＥＳ」）をＯＲゲート３３及び３４の他方の入力端子に出力する。また、比較器３１の不一致信号（「ＮＯ」）は、セレクタ２７に第２選択切り替え信号として与えられている。
【００２２】
セレクタ２７は、比較器３１及び３２からの不一致信号が出力されている場合は入力ポート“１”に与えられている（Ｍ／Ｎ）逓倍クロック信号を選択出力し、比較器３２からの不一致信号が出力されていなければ入力ポート“０”に与えられているＮ分周クロック信号を選択出力する。また、比較器３１からの不一致信号が出力されていなければ、入力ポート“０′”に与えられている基準クロック信号を選択出力するように構成されている。
【００２３】
ＯＲゲート３３，３４の出力信号は、夫々分周回路２４，逓倍回路２６に与えられている。そして、分周回路２４，逓倍回路２６は、ＯＲゲート３３，３４の出力信号レベルがハイになると、入力クロック信号の分周動作，逓倍動作を停止するように構成されている。
【００２４】
分周回路２４は、複数段のフリップフロップなどで構成されている。また、逓倍回路２６は、詳細構成は図示しないが、ＤＰＬＬ(Digital Phase Locked Loop) 回路を応用して構成されており、データラッチ，制御回路，カウンタ，リングオシレータを有するデジタル制御発振器などを備えて構成されている（詳細構成については、例えば、特開平８−２６５１１１号公報を参照）。
【００２５】
その動作の概略について述べると、逓倍レジスタ２９に設定される逓倍値Ｍがデータラッチにセットされ、制御回路は、セレクタ２５より出力される例えばＮ分周クロック信号に基づいて制御周期をカウントして制御信号を出力する。カウンタは、リングオシレータより出力される高速クロック信号によりＮ分周クロック信号周期をカウントし、デジタル制御発振器は、前記カウント値等と逓倍値Ｍとに基づいてタイミング制御を行うことで（Ｍ／Ｎ）逓倍クロック信号をＭＣＫとして出力する。即ち、逓倍回路２６は、ＤＰＬＬ回路における位相同期機能部分を省略した構成となっている。
【００２６】
尚、以上の構成において、セレクタ２５，比較器３０及び３１，ＯＲゲート３３は、分周側選択出力手段３５を構成しており、セレクタ２７，比較器３１及び３２，ＯＲゲート３４は、逓倍側選択出力手段３６を構成している。
【００２７】
次に、本実施例の作用について説明する。
▲１▼＜クロック信号ＭＣＫ＝（Ｍ／Ｎ）逓倍クロック信号＞
先ず、クロック信号ＭＣＫを、基準クロック信号の（Ｍ／Ｎ）逓倍クロック信号として生成する場合について述べる。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に任意の分周値Ｎを設定すると共に、逓倍レジスタ２９には任意の逓倍値Ｍ（但し、Ｎ＝Ｍではない）を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。

【００２８】
従って、分周回路２４は、基準クロック信号をＮ分周してセレクタ２５に出力し、セレクタ２５は、そのＮ分周クロック信号を逓倍回路２６に出力する。また、逓倍回路２６は、入力されるＮ分周クロック信号をＭ逓倍してセレクタ２７に出力し、セレクタ２７は、その（Ｍ／Ｎ）逓倍クロック信号をＭＣＫとして外部に出力する（マイコン１１の内部回路に供給する）。
【００２９】
▲２▼＜クロック信号ＭＣＫ＝Ｎ分周クロック信号＞
次に、クロック信号ＭＣＫを、基準クロック信号のＮ分周クロック信号として生成する場合について述べる（即ち、Ｍ逓倍は行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に任意の分周値Ｎ（但し、Ｎ＝１ではない）を設定すると共に、逓倍レジスタ２９には逓倍値Ｍ＝１を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。

【００３０】
従って、分周回路２４は、▲１▼と同様に基準クロック信号をＮ分周してセレクタ２５に出力し、セレクタ２５は、そのＮ分周クロック信号を逓倍回路２６に出力する。また、逓倍回路２６側では、比較器３２が一致信号を出力するのでＯＲゲート３４の出力信号レベルがハイとなって、逓倍回路２６は逓倍動作を停止する。この時、逓倍回路２６は、具体的には内蔵しているリングオシレータの発振動作を停止させる。
【００３１】
リングオシレータは、複数（例えば３２）段のインバータゲートをリング上に接続して構成されており、その発振周波数は極めて高いため、消費電力量も比較的多い。従って、リングオシレータの発振動作を停止させることによる消費電力の低減効果は大である。
【００３２】
そして、セレクタ２７は、比較器３２が不一致信号の出力を停止するので入力ポート“０”側のＮ分周クロック信号を選択し、そのＮ分周クロック信号をＭＣＫとして外部に出力する。
【００３３】
▲３▼＜クロック信号ＭＣＫ＝Ｍ逓倍クロック信号＞
次に、クロック信号ＭＣＫを、基準クロック信号のＭ逓倍クロック信号として生成する場合について述べる（即ち、Ｎ分周は行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に分周値Ｎ＝１を設定すると共に、逓倍レジスタ２９には任意の逓倍値Ｍ（但し、Ｍ＝１ではない）を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。

【００３４】
この場合、分周回路２４側では、比較器３０が一致信号を出力するのでＯＲゲート３３の出力信号レベルがハイとなって、分周回路２４は分周動作を停止する。具体的には、内蔵しているフリップフロップに対する基準クロック信号の供給を停止する。また、セレクタ２５は、比較器３０が不一致信号の出力を停止するので、入力ポート“０”側の基準クロック信号を選択して逓倍回路２６に出力する。
【００３５】
そして、逓倍回路２６は、入力される基準クロック信号をＭ逓倍してセレクタ２７に出力し、セレクタ２７は、そのＭ逓倍クロック信号をＭＣＫとして外部に出力する。
【００３６】
▲４▼＜クロック信号ＭＣＫ＝基準クロック信号＞
次に、基準クロック信号をそのままクロック信号ＭＣＫとして生成する場合について述べる（即ち、Ｎ分周，Ｍ逓倍は何れも行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８，逓倍レジスタ２９に、分周値Ｎ＝１，逓倍値Ｍ＝１を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。

【００３７】
従って、分周回路２４は、▲３▼と同様に分周動作を停止し、セレクタ２５は、基準クロック信号を選択して逓倍回路２６に出力する。また、逓倍回路２６は、▲２▼と同様に逓倍動作を停止し、セレクタ２７は、外部発振部２３より与えられる基準クロック信号を選択してＭＣＫとして外部に出力する。尚、この場合、比較器３２，３１が何れも不一致信号の出力を停止するが、セレクタ２７は、入力ポート“０′”側の基準クロック信号を優先的に選択して外部に出力するようになっている。
【００３８】
また、この様に、基準クロック信号をそのままクロック信号ＭＣＫとして生成する場合は、分周レジスタ２８，逓倍レジスタ２９に、分周値Ｎ＝１，逓倍値Ｍ＝１を設定するものに限らず、Ｎ＝Ｍ（＝２，３，４，…）に設定しても良い。この時、各比較器３０〜３２の比較結果は、以下のようになる。

【００３９】
この場合は、比較器３１が一致信号を出力するのでＯＲゲート３３，３４の出力信号レベルが何れもハイとなり、分周回路２４は分周動作を停止し、逓倍回路２６は逓倍動作を停止する。また、比較器３１が不一致信号の出力を停止するので、セレクタ２７は、外部発振部２３より与えられる基準クロック信号を選択してＭＣＫとして外部に出力する。
【００４０】
以上のように本実施例によれば、分周側選択出力手段３５は、分周回路２４の動作を必要に応じて停止させ、その時は、Ｎ分周クロック信号に代えて基準クロック信号を逓倍回路２６に出力させ、また、逓倍側選択出力手段３６は、逓倍回路２６の動作を必要に応じて停止させ、その時は、（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路２４より出力されるＮ分周クロック信号，または、外部発振部２３より出力される基準クロック信号をそのまま外部に出力させるようにした。
【００４１】
即ち、逓倍回路２６，分周回路２４の何れか一方を使用するだけで所望の周波数のクロック信号が得られる場合には、分周回路２４，逓倍回路２６の動作を選択的に停止させることができる。また、基準クロック信号の周波数が所望の周波数である場合には、分周回路２４，逓倍回路２６の動作を同時に停止させることができる。
【００４２】
従って、分周回路２４，逓倍回路２６による無駄な電力消費を低減することが可能となる。また、逓倍回路２６を、ＤＰＬＬ回路を用いて構成しているので、停止状態から逓倍動作を迅速に開始させることができる。そして、逓倍回路２６の動作を停止させた場合の消費電力の低減効果を有効に奏することができる。
【００４３】
また、分周側選択出力手段３５は、分周レジスタ２８に設定された分周値Ｎが“１”である場合に分周回路２４の動作を停止させ、逓倍側選択出力手段３６は、逓倍レジスタ２９に設定された逓倍値Ｍが“１”である場合に逓倍回路２６の動作を停止させるので、ユーザは、分周レジスタ２８，逓倍レジスタ２９に特定値を設定するだけで分周回路２４，逓倍回路２６の動作を停止させることができる。
【００４４】
更に、本実施例によれば、選択出力手段３５，３６は、逓倍レジスタ２９に設定された逓倍値Ｍと分周レジスタ２８に設定された分周値Ｎとが等しい場合にも、分周回路２４及び逓倍回路２６の動作を停止させることができる。そして、クロック発生器１５を備えて、マイコン１１を構成したので、マイコン１１で使用するクロック信号の設定によっては、マイコン１１としての電力消費の低減に効果を奏することができる。
【００４５】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のクロック発生器（クロック信号発生装置）３７は、セレクトレジスタ３８を備えている。セレクトレジスタ３８は、分周レジスタ２８，逓倍レジスタ２９に対する分周値Ｎ，逓倍値Ｍの設定とは独立に、分周回路２４，逓倍回路２６夫々の動作を停止させるか否かの選択設定を直接を行うためのレジスタである。そのセレクトレジスタ３８には、分周レジスタ２８や逓倍レジスタ２９と同様に、ＣＰＵ１２によりアドレスバス２１及びデータバス２２を介して設定が行われるようになっている。
【００４６】
セレクトレジスタ３８の分周停止設定ビットの出力は、第１実施例のＯＲゲート３３に入力端子を１つ追加したＯＲゲート３３Ａの該追加入力端子に与えられていると共に、ＡＮＤゲート３９の負論理入力端子にも与えられている。そのＡＮＤゲート３９の他方の正論理入力端子には、比較器３０の不一致信号が与えられており、ＡＮＤゲート３９の出力端子は、セレクタ２５に選択切り換え信号として与えられている。
【００４７】
一方、セレクトレジスタ３８の逓倍停止設定ビットの出力は、第１実施例のＯＲゲート３４に入力端子を１つ追加したＯＲゲート３４Ａの該追加入力端子に与えられていると共に、ＡＮＤゲート４０の負論理入力端子にも与えられている。そのＡＮＤゲート４０の他方の正論理入力端子には、比較器３２の不一致信号が与えられており、ＡＮＤゲート４０の出力端子は、セレクタ２７に第１選択切り替え信号として与えられている。
【００４８】
また、セレクトレジスタ３８の分周停止設定ビットの出力及び逓倍停止設定ビットの出力は、ＡＮＤゲート４１の入力端子に夫々与えられており、そのＡＮＤゲート４１の出力端子は、ＡＮＤゲート４２の負論理入力端子を介してセレクタ２７に第２選択切り替え信号として与えられている。そのＡＮＤゲート４２の他方の入力端子には、比較器３１の不一致信号が与えられている。
【００４９】
尚、以上の構成において、セレクタ２５，比較器３０及び３１，ＯＲゲート３３Ａ，セレクトレジスタ３８，ＡＮＤゲート３９は、分周側選択出力手段４３を構成している。また、セレクタ２７，比較器３１及び３２，ＯＲゲート３４Ａ，セレクトレジスタ３８，ＡＮＤゲート４０，ＮＡＮＤゲート４１，ＡＮＤゲート４２は、逓倍側選択出力手段４４を構成している。
【００５０】
次に、第２実施例の作用について説明する。第２実施例では、第１実施例と全く同様に、分周値Ｎ，逓倍値Ｍの設定によって分周回路２４，逓倍回路２６夫々の動作を停止させることができる。また、それに加えて、ＣＰＵ１２がセレクトレジスタ３８の分周停止設定ビット，逓倍停止設定ビットをセットすることによっても、分周回路２４，逓倍回路２６夫々の動作を停止させることが可能となっている。
【００５１】
即ち、セレクトレジスタ３８の分周停止設定ビットがセットされると、ＯＲゲート３３Ａの出力信号レベルがハイとなるので、分周回路２４の動作が停止する。また、ＡＮＤゲート３９の出力信号はロウレベルとなるので、セレクタ２５は、入力ポート“０”側の基準クロック信号を選択して逓倍回路２６に出力する。一方、セレクトレジスタ３８の逓倍停止設定ビットがセットされると、ＯＲゲート３４Ａの出力信号レベルがハイとなるので、逓倍回路２６の動作が停止する。また、ＡＮＤゲート４０の出力信号はロウレベルとなるので、セレクタ２７は、入力ポート“０”側のＮ分周クロック信号を選択しクロック信号ＭＣＫとして外部に出力する。
【００５２】
そして、セレクトレジスタ３８の分周停止設定ビット及び逓倍停止設定ビットの双方が同時にセットされると、ＡＮＤゲート４１の出力信号がハイレベル，ＡＮＤゲート４２の出力信号がロウレベルとなるので、セレクタ２７は、入力ポート“０′”側の基準クロック信号を選択しクロック信号ＭＣＫとして外部に出力する。
【００５３】
以上のように第２実施例によれば、クロック発生器３７にセレクトレジスタ３８を設けて、ＣＰＵ１２がセレクトレジスタ３８の分周停止設定ビット，逓倍停止設定ビットを夫々セットすることで、分周回路２４，逓倍回路２６夫々の動作を直接停止させるようにした。従って、分周回路２４，逓倍回路２６の動作を停止させる場合には、分周値Ｎ，逓倍値Ｍの設定を考慮することなく簡単な設定によって動作を停止させることができる。
【００５４】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例において、比較器３１を削除しても良い。
第１実施例において逓倍側選択出力手段３６、または、第２実施例において逓倍側選択出力手段４４のみを設けても良い。
第２実施例において、比較器３０〜３２を削除しても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、クロック発生器の詳細な電気的構成を示す機能ブロック図
【図２】シングルチップマイクロコンピュータの電気的構成の一例を示す機能ブロック図
【図３】本発明の第２実施例を示す図１相当図
【図４】従来技術を示す図１相当図
【符号の説明】
１１はマイクロコンピュータ、１５はクロック発生器（クロック信号発生装置）、２４は分周回路、２６は逓倍回路、２８は分周レジスタ（分周値設定手段）、２９は逓倍レジスタ（逓倍値設定手段）、３５は分周側選択出力手段、３６は逓倍側選択出力手段、３７はクロック発生器（クロック信号発生装置）、４３は分周側選択出力手段、４４は逓倍側選択出力手段を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency dividing circuit that divides a reference clock signal by N, a frequency multiplying circuit that multiplies the frequency-divided clock signal output from the frequency dividing circuit and outputs an (M / N) multiplied clock signal to the outside. The present invention relates to a clock signal generating device including the above and a microcomputer including the clock signal generating device .
[0002]
[Problems to be solved by the invention]
FIG. 4 is a functional block diagram showing a configuration example of a clock signal generator configured to include both a frequency divider circuit and a frequency multiplier circuit. A reference clock signal having a frequency f0 output from the external oscillating unit 1 is supplied to the multiplier circuit 3 via the frequency divider circuit 2. In the frequency division register 4 and the frequency multiplication register 5, a frequency division value N and a frequency multiplication value M are set through a sys address bus 6 and a data bus 7 by a CPU (not shown).
[0003]
The clock signal generator 8 configured in this way can generate both a clock signal having a frequency lower than the frequency f0 of the reference clock signal and a clock signal having a high frequency. Further, the frequency of the clock signal to be output to the outside is set to f0 * (M / N) by the combination of the setting of the frequency division value N in the previous frequency divider circuit 2 and the setting of the frequency multiplication value M in the subsequent frequency multiplication circuit 3. It is possible to change variously.
[0004]
However, depending on the application, for example, there may be a case where it is not necessary to use the multiplier circuit 3 in order to obtain a desired clock signal frequency. In order to generate a clock signal with a higher frequency, the multiplier circuit 3 may generate a clock signal with an extremely high frequency compared to the frequency of the reference clock signal in its interior, and its power consumption is not small. . Therefore, there is a problem in that wasteful power consumption increases when the multiplier circuit 3 is operating even though it is not necessary to use the multiplier circuit 3 substantially.
[0005]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a clock signal generator capable of reducing power consumed by a circuit portion that does not need to be substantially operated , and the clock signal generator. It is providing the microcomputer comprised by providing.
[0006]
[Means for Solving the Problems]
According to the clock signal generator of the first aspect, the multiplication side selection output means stops the operation of the multiplication circuit as necessary, and at that time, instead of the (M / N) multiplication clock signal, the frequency division circuit The output divided clock signal is output to the outside as it is. Therefore, when a desired clock signal can be obtained only by using the frequency divider circuit, the operation of the multiplier circuit can be stopped, so that wasteful power consumption by the multiplier circuit can be reduced.
Further, since the frequency division side selection output means is provided and the operation of the frequency divider circuit is also stopped as necessary, the operation of the frequency multiplier circuit and / or the frequency divider circuit can be selectively stopped, which is useless. Power consumption can be further reduced.
Further, the selection output means stops the operation of the multiplication circuit and / or the frequency division circuit when the multiplication value set in the multiplication value setting means is equal to the frequency division value set in the frequency division value setting means. . That is, when both the multiplier circuit and the divider circuit are configured to be able to stop the operation, if the multiplier value and the divider value are set to the same value, the multiplier circuit and the divider circuit are operated. There is no need. Therefore, when such setting is performed, the operation of the multiplier circuit and / or the frequency divider circuit can be appropriately stopped.
[0009]
According to the clock signal generator of claim 2 , the multiplication side selection output means stops the operation of the multiplication circuit when the multiplication value set in the multiplication value setting means is "1". Therefore, the user can stop the operation of the multiplication circuit only by setting a specific value in the multiplication value setting means.
[0012]
According to the clock signal generating device of the third aspect , the multiplication circuit is configured using the DPLL circuit. That is, the DPLL circuit includes a ring oscillator or the like in order to generate a clock signal with an extremely high frequency. Therefore, the oscillation stabilization time is short, and it is possible to start the oscillation operation in an extremely short time from the oscillation stop state, and there is an advantage that the operation as the multiplication circuit can be started quickly, while the power consumption during the operation is reduced. It will be relatively high. Therefore, the power consumption reduction effect of the present invention can be effectively achieved by applying the configuration described in

claim

1 or 2 to a multiplier circuit configured using a DPLL circuit.
[0013]
According to the microcomputer of the fourth aspect, since the clock signal generator according to any one of the first to third aspects is provided, depending on the setting of the clock signal used in the microcomputer, the power consumption may be reduced. An effect can be produced in reduction.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. FIG. 2 is a functional block diagram showing an example of the electrical configuration of the single chip microcomputer. A microcomputer (microcomputer) 11 is mainly composed of a CPU 12, and is accessed by a ROM 13, a RAM 14, a clock generator (clock signal generator) 15, a serial communication circuit 16, a PWM circuit 17, a timer 18 and an A / D converter. A plurality of peripheral circuits 20 including 19 and the like are provided. The CPU 12 and each peripheral circuit 20 are connected via a common address bus 21 and data bus 22.
[0015]
The clock generator 15 is configured to supply a common clock signal MCK to the CPU 12 and the peripheral circuit 20, and the CPU 12 and the peripheral circuit 20 operate in synchronization with the clock signal MCK. The clock generator 15 is configured so that the CPU 12 can variably set the frequency of the clock signal MCK.
[0016]
FIG. 1 is a functional block diagram showing a detailed configuration of the clock generator 15. The reference clock signal having the frequency f0 output from the external oscillating unit 23 is supplied to the frequency dividing circuit 24 and also directly supplied to the frequency dividing side selector 25 and the frequency multiplying side selector 27. The N-divided clock signal output from the frequency dividing circuit 24 is given to the multiplier circuit 26 via the selector 25. Further, the N-divided clock signal output via the selector 25 is also given directly to the selector 27. The M / N multiplied clock signal output from the multiplier circuit 26 is output to the outside via the selector 27 as the clock signal MCK.
[0017]
In the frequency division register (frequency division value setting means) 28 and the frequency multiplication register (frequency multiplication value setting means) 29, the CPU 12 sets the frequency division value N and the frequency multiplication value M via the address bus 21 and the data bus 22. (N, M = 1, 2, 3,...). The frequency division value N set in the frequency division register 28 is given to the frequency divider 24 and also to comparators (magnitude comparators) 30 and 31. A multiplication value M set in the multiplication register 29 is given to the multiplication circuit 26 and also to the

comparators

31 and 32.
[0018]
The comparator 30 compares whether or not the frequency division value N is equal to “1”. If N = 1, a match signal (“YES”, high level) is sent to one of the OR gates 33. Output to the input terminal. Further, the mismatch signal (“NO”, high level) of the comparator 30 is given to the selector 25 as a selection switching signal. This mismatch signal is always output unless N = 1.
[0019]
The selector 25 selectively outputs the N-divided clock signal applied to the input port “1” when the mismatch signal is output, and applies it to the input port “0” when the mismatch signal is not output. The selected reference clock signal is selectively output.
[0020]
The comparator 32 compares whether or not the multiplied value M is equal to “1”, and outputs a coincidence signal (“YES”) to one input terminal of the OR gate 34. Further, the mismatch signal (“NO”) of the comparator 32 is given to the selector 27 as the first selection switching signal.
[0021]
The comparator 31 compares the divided value N with the multiplied value M and outputs a coincidence signal (“YES”) to the other input terminals of the OR

gates

33 and 34. . The mismatch signal (“NO”) of the comparator 31 is given to the selector 27 as the second selection switching signal.
[0022]
The selector 27 selects and outputs the (M / N) multiplied clock signal given to the input port “1” when the mismatch signals from the

comparators

31 and 32 are output, and the mismatch signal from the comparator 32. If N is not output, the N-divided clock signal applied to the input port “0” is selectively output. Further, if the mismatch signal from the comparator 31 is not output, the reference clock signal given to the input port “0 ′” is selectively output.
[0023]
The output signals of the OR

gates

33 and 34 are given to the frequency divider circuit 24 and the multiplier circuit 26, respectively. The frequency dividing circuit 24 and the frequency multiplying circuit 26 are configured to stop the frequency dividing operation and frequency multiplying operation of the input clock signal when the output signal level of the OR

gates

33 and 34 becomes high.
[0024]
The frequency divider 24 is composed of a plurality of stages of flip-flops. Further, although the detailed configuration is not shown, the multiplication circuit 26 is configured by applying a digital phase locked loop (DPLL) circuit, and includes a digital control oscillator having a data latch, a control circuit, a counter, a ring oscillator, and the like. (For details, refer to, for example, JP-A-8-265111).
[0025]
An outline of the operation will be described. The multiplication value M set in the multiplication register 29 is set in the data latch, and the control circuit counts the control cycle based on, for example, the N-divided clock signal output from the selector 25. Output a control signal. The counter counts the N-divided clock signal period based on the high-speed clock signal output from the ring oscillator, and the digitally controlled oscillator performs timing control based on the count value and the multiplication value M (M / N). ) Output the multiplied clock signal as MCK. That is, the multiplication circuit 26 has a configuration in which the phase synchronization function portion in the DPLL circuit is omitted.
[0026]
In the above configuration, the selector 25, the

comparators

30 and 31, and the OR gate 33 constitute the frequency dividing side selection output means 35, and the selector 27, the

comparators

31 and 32, and the OR gate 34 are the multiplication side. The selection output means 36 is comprised.
[0027]
Next, the operation of this embodiment will be described.
(1) <Clock signal MCK = (M / N) multiplied clock signal>
First, the case where the clock signal MCK is generated as an (M / N) multiplied clock signal of the reference clock signal will be described. In this case, the CPU 12 sets an arbitrary frequency division value N in the frequency division register 28 of the clock generator 15, and sets an arbitrary frequency multiplication value M (however, N = M is not satisfied) in the frequency multiplication register 29. At this time, the comparison results of the comparators 30 to 32 are as follows.

[0028]
Therefore, the frequency dividing circuit 24 divides the reference clock signal by N and outputs it to the selector 25, and the selector 25 outputs the N frequency divided clock signal to the multiplier circuit 26. The multiplication circuit 26 multiplies the inputted N-divided clock signal by M and outputs it to the selector 27. The selector 27 outputs the (M / N) multiplied clock signal as MCK to the outside (of the microcomputer 11). To the internal circuit).
[0029]
(2) <Clock signal MCK = N divided clock signal>
Next, a case where the clock signal MCK is generated as an N-divided clock signal of the reference clock signal (that is, M multiplication is not performed) will be described. In this case, the CPU 12 sets an arbitrary frequency division value N (however, N is not 1) in the frequency division register 28 of the clock generator 15 and sets a frequency multiplication value M = 1 in the frequency multiplication register 29. At this time, the comparison results of the comparators 30 to 32 are as follows.

[0030]
Accordingly, the frequency divider 24 divides the reference clock signal by N and outputs it to the selector 25 as in (1), and the selector 25 outputs the N frequency-divided clock signal to the multiplier circuit 26. On the multiplication circuit 26 side, since the comparator 32 outputs a coincidence signal, the output signal level of the OR gate 34 becomes high, and the multiplication circuit 26 stops the multiplication operation. At this time, the multiplying circuit 26 specifically stops the oscillation operation of the built-in ring oscillator.
[0031]
The ring oscillator is configured by connecting a plurality of (for example, 32) stages of inverter gates on a ring, and its oscillation frequency is extremely high, so that power consumption is relatively large. Therefore, the effect of reducing power consumption by stopping the oscillation operation of the ring oscillator is significant.
[0032]
Then, since the comparator 32 stops outputting the mismatch signal, the selector 27 selects the N-divided clock signal on the input port “0” side, and outputs the N-divided clock signal to the outside as the MCK.
[0033]
(3) <Clock signal MCK = M multiplied clock signal>
Next, a case where the clock signal MCK is generated as an M-multiplied clock signal of the reference clock signal will be described (that is, N division is not performed). In this case, the CPU 12 sets a frequency division value N = 1 in the frequency division register 28 of the clock generator 15 and sets an arbitrary multiplication value M (however, M = 1 is not satisfied) in the frequency multiplication register 29. At this time, the comparison results of the comparators 30 to 32 are as follows.

[0034]
In this case, since the comparator 30 outputs a coincidence signal on the frequency dividing circuit 24 side, the output signal level of the OR gate 33 becomes high, and the frequency dividing circuit 24 stops the frequency dividing operation. Specifically, the supply of the reference clock signal to the built-in flip-flop is stopped. Further, since the comparator 30 stops outputting the mismatch signal, the selector 25 selects the reference clock signal on the input port “0” side and outputs it to the multiplication circuit 26.
[0035]
The multiplier circuit 26 multiplies the input reference clock signal by M and outputs it to the selector 27. The selector 27 outputs the M multiplied clock signal to the outside as MCK.
[0036]
(4) <clock signal MCK = reference clock signal>
Next, a case where the reference clock signal is generated as it is as the clock signal MCK will be described (that is, neither N division nor M multiplication is performed). In this case, the CPU 12 sets the frequency division value N = 1 and the frequency multiplication value M = 1 in the frequency division register 28 and the frequency multiplication register 29 of the clock generator 15. At this time, the comparison results of the comparators 30 to 32 are as follows.

[0037]
Accordingly, the frequency dividing circuit 24 stops the frequency dividing operation as in the case of (3), and the selector 25 selects the reference clock signal and outputs it to the multiplier circuit 26. Further, the multiplication circuit 26 stops the multiplication operation as in (2), and the selector 27 selects the reference clock signal given from the external oscillation unit 23 and outputs it as MCK to the outside. In this case, the

comparators

32 and 31 both stop outputting the mismatch signal, but the selector 27 preferentially selects the reference clock signal on the input port “0 ′” side and outputs it to the outside. It has become.
[0038]
In addition, when the reference clock signal is generated as it is as the clock signal MCK as described above, it is not limited to setting the frequency division register 28 and the frequency multiplication register 29 to the frequency division value N = 1 and the frequency multiplication value M = 1. N = M (= 2, 3, 4,...) May be set. At this time, the comparison results of the comparators 30 to 32 are as follows.

[0039]
In this case, since the comparator 31 outputs a coincidence signal, the output signal levels of the OR

gates

33 and 34 both become high, the frequency dividing circuit 24 stops the frequency dividing operation, and the frequency multiplying circuit 26 stops the frequency multiplying operation. . Further, since the comparator 31 stops outputting the mismatch signal, the selector 27 selects the reference clock signal provided from the external oscillation unit 23 and outputs it as MCK to the outside.
[0040]
As described above, according to the present embodiment, the frequency dividing side selection output means 35 stops the operation of the frequency dividing circuit 24 as necessary, and at that time, the reference clock signal is multiplied instead of the N frequency dividing clock signal. Further, the multiplication side selection output means 36 stops the operation of the multiplication circuit 26 as required, and at that time, it is outputted from the frequency dividing circuit 24 instead of the (M / N) multiplication clock signal. The N divided clock signal or the reference clock signal output from the external oscillating unit 23 is directly output to the outside.
[0041]
That is, when a clock signal having a desired frequency can be obtained by using only one of the multiplier circuit 26 and the divider circuit 24, the operations of the divider circuit 24 and the multiplier circuit 26 can be selectively stopped. it can. Further, when the frequency of the reference clock signal is a desired frequency, the operations of the frequency divider circuit 24 and the multiplier circuit 26 can be stopped simultaneously.
[0042]
Therefore, useless power consumption by the frequency divider 24 and the frequency multiplier 26 can be reduced. Further, since the multiplication circuit 26 is configured using a DPLL circuit, the multiplication operation can be started quickly from the stopped state. And the reduction effect of the power consumption at the time of stopping operation | movement of the multiplication circuit 26 can be show | played effectively.
[0043]
The frequency division side selection output means 35 stops the operation of the frequency division circuit 24 when the frequency division value N set in the frequency division register 28 is “1”. When the multiplication value M set in the register 29 is “1”, the operation of the multiplication circuit 26 is stopped. Therefore, the user simply sets a specific value in the frequency division register 28 and the frequency multiplication register 29, and the frequency divider circuit 24. , The operation of the multiplier circuit 26 can be stopped.
[0044]
Further, according to the present embodiment, the selection output means 35 and 36 can divide the frequency dividing circuit even when the multiplication value M set in the multiplication register 29 and the division value N set in the division register 28 are equal. 24 and the multiplication circuit 26 can be stopped. Since the microcomputer 11 is configured by including the clock generator 15, depending on the setting of the clock signal used by the microcomputer 11, the power consumption of the microcomputer 11 can be reduced.
[0045]
(Second embodiment)
FIG. 3 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. The clock generator (clock signal generator) 37 of the second embodiment includes a select register 38. The select register 38 selects and sets whether or not to stop the operations of the frequency dividing circuit 24 and the frequency multiplying circuit 26 independently of the setting of the frequency dividing value N and the frequency multiplying value M to the frequency dividing register 28 and the frequency multiplying register 29. This is a register for direct execution. The select register 38 is set by the CPU 12 via the address bus 21 and the data bus 22 in the same manner as the frequency dividing register 28 and the multiplication register 29.
[0046]
The output of the frequency division stop setting bit of the select register 38 is given to the additional input terminal of the OR gate 33A obtained by adding one input terminal to the OR gate 33 of the first embodiment, and the negative logic of the AND gate 39. It is also given to the input terminal. The other positive logic input terminal of the AND gate 39 is supplied with the mismatch signal of the comparator 30, and the output terminal of the AND gate 39 is supplied to the selector 25 as a selection switching signal.
[0047]
On the other hand, the output of the multiplication stop setting bit of the select register 38 is given to the additional input terminal of the OR gate 34A in which one input terminal is added to the OR gate 34 of the first embodiment, and also the negative of the AND gate 40. It is also given to the logic input terminal. The other positive logic input terminal of the AND gate 40 is supplied with the mismatch signal of the comparator 32, and the output terminal of the AND gate 40 is supplied to the selector 27 as a first selection switching signal.
[0048]
The output of the frequency division stop setting bit and the output of the multiplication stop setting bit of the select register 38 are respectively applied to the input terminal of the AND gate 41, and the output terminal of the AND gate 41 is the negative logic of the AND gate 42. A second selection switching signal is given to the selector 27 via the input terminal. A mismatch signal of the comparator 31 is given to the other input terminal of the AND gate 42.
[0049]
In the above configuration, the selector 25, the

comparators

30 and 31, the OR gate 33A, the select register 38, and the AND gate 39 constitute the frequency division side selection output means 43. The selector 27, the

comparators

31 and 32, the OR gate 34A, the select register 38, the AND gate 40, the NAND gate 41, and the AND gate 42 constitute a multiplication side selection output means 44.
[0050]
Next, the operation of the second embodiment will be described. In the second embodiment, the operations of the frequency dividing circuit 24 and the frequency multiplying circuit 26 can be stopped by setting the frequency division value N and the frequency multiplication value M, just like the first embodiment. In addition, the CPU 12 can also stop the operations of the frequency dividing circuit 24 and the frequency multiplying circuit 26 by setting the frequency division stop setting bit and the frequency multiplication stop setting bit of the select register 38, respectively. .
[0051]
That is, when the frequency division stop setting bit of the select register 38 is set, the output signal level of the OR gate 33A becomes high, and the operation of the frequency divider circuit 24 is stopped. Further, since the output signal of the AND gate 39 is at a low level, the selector 25 selects the reference clock signal on the input port “0” side and outputs it to the multiplier circuit 26. On the other hand, when the multiplication stop setting bit of the select register 38 is set, the output signal level of the OR gate 34A becomes high, and the operation of the multiplication circuit 26 is stopped. Since the output signal of the AND gate 40 is at a low level, the selector 27 selects the N-divided clock signal on the input port “0” side and outputs it as the clock signal MCK to the outside.
[0052]
When both the division stop setting bit and the multiplication stop setting bit of the select register 38 are set at the same time, the output signal of the AND gate 41 becomes high level and the output signal of the AND gate 42 becomes low level. The reference clock signal on the input port “0 ′” side is selected and output to the outside as the clock signal MCK.
[0053]
As described above, according to the second embodiment, the clock generator 37 is provided with the select register 38, and the CPU 12 sets the frequency division stop setting bit and the frequency multiplication stop setting bit of the select register 38, respectively. 24, the operation of the multiplication circuit 26 is directly stopped. Therefore, when the operations of the frequency divider circuit 24 and the multiplier circuit 26 are stopped, the operation can be stopped by a simple setting without considering the setting of the divided value N and the multiplied value M.
[0054]
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
In the first embodiment, the comparator 31 may be deleted.
逓 magnification side selection output means 36 have contact with the first embodiment, or may be provided only 逓 magnification side selection output means 4 4 have you to the second embodiment.
In the second embodiment, the comparators 30 to 32 may be deleted.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing a detailed electrical configuration of a clock generator according to a first embodiment of the present invention. FIG. 2 is a functional block diagram showing an example of an electrical configuration of a single chip microcomputer. FIG. 4 is a diagram corresponding to FIG. 1 showing a second embodiment of the present invention. FIG. 4 is a diagram corresponding to FIG.
11 is a microcomputer, 15 is a clock generator (clock signal generator), 24 is a frequency divider, 26 is a frequency multiplier, 28 is a frequency divider register (frequency divider value setting means), and 29 is a frequency multiplier register (multiplier value setting means) ), 35 is a frequency division side selection output means, 36 is a frequency multiplication side selection output means, 37 is a clock generator (clock signal generator), 43 is a frequency division side selection output means, and 44 is a frequency multiplication side selection output means.

Claims

基準クロック信号をＮ（Ｎは２以上の自然数）分周する分周回路と、
この分周回路より出力される分周クロック信号をＭ（Ｍは２以上の自然数）逓倍して外部に（Ｍ／Ｎ）逓倍クロック信号を出力する逓倍回路と、
この逓倍回路の動作を必要に応じて停止させると共に、前記（Ｍ／Ｎ）逓倍クロック信号に代えて、前記分周回路より出力される分周クロック信号をそのまま外部に出力可能に構成される逓倍側選択出力手段とを備え、
前記分周回路の動作を必要に応じて停止させると共に、前記分周クロック信号に代えて、前記基準クロック信号をそのまま前記逓倍回路に出力可能に構成される分周側選択出力手段と、
前記逓倍回路に前記分周クロック信号の逓倍値を設定するための逓倍値設定手段と、
前記分周回路に前記分周クロック信号の分周値を設定するための分周値設定手段とを備え、
前記選択出力手段は、逓倍値設定手段に設定された逓倍値と、前記分周値設定手段に設定された分周値とが等しい場合に、前記逓倍回路及び／又は前記分周回路の動作を停止させることを特徴とするクロック信号発生装置。A frequency dividing circuit that divides the reference clock signal by N (N is a natural number of 2 or more);
A frequency-multiplying circuit that multiplies the frequency-divided clock signal output from the frequency-dividing circuit by M (M is a natural number of 2 or more) and outputs an externally-generated (M / N) clock signal;
A multiplier configured to stop the operation of the multiplier circuit as necessary, and to output the divided clock signal output from the divider circuit as it is, instead of the (M / N) multiplied clock signal. Side selection output means ,
A frequency-division-side selection output unit configured to stop the operation of the frequency-dividing circuit as necessary, and to output the reference clock signal as it is to the multiplier circuit instead of the frequency-divided clock signal;
A multiplication value setting means for setting a multiplication value of the divided clock signal in the multiplication circuit;
A frequency dividing value setting means for setting a frequency dividing value of the frequency-divided clock signal in the frequency dividing circuit;
The selection output means performs the operation of the multiplication circuit and / or the frequency division circuit when the multiplication value set in the multiplication value setting means is equal to the division value set in the division value setting means. A clock signal generator characterized by stopping .

前記逓倍回路に前記分周クロック信号の逓倍値を設定するための逓倍値設定手段を備え、
前記逓倍側選択出力手段は、逓倍値設定手段に設定された逓倍値が“１”である場合に、前記逓倍回路の動作を停止させることを特徴とする請求項１記載のクロック信号発生装置。 A multiplication value setting means for setting a multiplication value of the divided clock signal in the multiplication circuit;
2. The clock signal generator according to claim 1, wherein the multiplication side selection output means stops the operation of the multiplication circuit when the multiplication value set in the multiplication value setting means is "1" .

前記逓倍回路は、ＤＰＬＬ回路を用いて構成されていることを特徴とする請求項１または２記載のクロック信号発生装置。 3. The clock signal generator according to claim 1, wherein the multiplication circuit is configured using a DPLL circuit .

請求項１乃至３の何れかに記載のクロック信号発生装置を備えて構成されることを特徴とするマイクロコンピュータ。A microcomputer comprising the clock signal generator according to claim 1.