JP2003347931A - Semiconductor integrated circuit mounting pll - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力クロックの周
波数を所定倍に逓倍したクロックを発生するＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を搭載した半導体集
積回路に関し、特に、ＰＬＬの逓倍比を可変に変更可能
とするものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (Phase Locked Loop) for generating a clock obtained by multiplying the frequency of an input clock by a predetermined number.
More particularly, the present invention relates to a semiconductor integrated circuit having a phase locked loop (PLL) variably changeable.
【０００２】[0002]
【従来の技術】従来のＰＬＬを搭載した半導体集積回路
の回路構成を図４に示す。同図の半導体集積回路は、外
部から入力されたクロック３１を分周する分周回路１
と、前記分周回路１からのクロック３２を入力し、この
クロック３２の周波数を所定倍に逓倍したクロック３４
を発生するＰＬＬ２と、前記ＰＬＬ２が発生したクロッ
ク３４により動作する内部ロジック回路９とにより構成
される。2. Description of the Related Art FIG. 4 shows a circuit configuration of a conventional semiconductor integrated circuit equipped with a PLL. The semiconductor integrated circuit shown in FIG. 1 includes a frequency dividing circuit 1 for dividing a clock 31 input from the outside.
And a clock 34 obtained by inputting the clock 32 from the frequency dividing circuit 1 and multiplying the frequency of the clock 32 by a predetermined multiple.
And an internal logic circuit 9 operated by the clock 34 generated by the PLL 2.
【０００３】前記ＰＬＬ２は、入力電圧により発振周波
数が変化するクロック発振器である電圧制御発振回路
（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌ
ａｔｉｏｎ Ｃｉｒｃｕｉｔ、ＶＣＯ）４、前記ＶＣＯ
４の出力クロック３４を分周する分周回路３、前記分周
回路１で分周されたクロック３２と前記分周回路３で分
周されたクロック３３との位相を比較する位相比較器
６、前記位相比較器６の位相比較の結果である位相誤差
信号を受けて充放電動作をするチャージポンプ７、前記
チャージポンプ７の充放電動作を積分して直流電圧を得
るループフィルタ８を有し、前記ループフィルタ８の直
流電圧は前記ＶＣＯ４に入力されて、発振周波数が変更
される。前記ＶＣＯ４は、入力電圧が高くなれば発振周
波数を高くし、入力電圧が低くなれば発振周波数を低く
する。[0006] The PLL 2 is a voltage controlled oscillation circuit (Voltage Controlled Oscillation) which is a clock oscillator whose oscillation frequency changes according to an input voltage.
ation circuit (VCO) 4, the VCO
4, a frequency divider 3 for dividing the output clock 34, a phase comparator 6 for comparing the phases of the clock 32 divided by the divider 1 and the clock 33 divided by the divider 3 A charge pump that performs a charge / discharge operation in response to a phase error signal that is a result of the phase comparison of the phase comparator, and a loop filter that obtains a DC voltage by integrating the charge / discharge operation of the charge pump; The DC voltage of the loop filter 8 is input to the VCO 4, and the oscillation frequency is changed. The VCO 4 increases the oscillation frequency when the input voltage increases, and decreases the oscillation frequency when the input voltage decreases.
【０００４】次に、前記図４に示した半導体集積回路の
動作を図５のタイミングチャートに基づいて具体的に説
明する。例えば、入力クロック３１の周波数が１０ＭＨ
ｚで、分周回路１の分周比が２分周である場合には、分
周回路１の出力クロック３２の周波数は５ＭＨｚとな
る。ここで、分周回路３の分周比が４分周である場合に
おいて、ＶＣＯ４の発振周波数が初期状態で２０ＭＨｚ
よりも遅いときには、位相比較器６に入力される分周回
路３の出力クロック３３は、分周回路１の出力クロック
３２よりも遅い周波数となる。この時、ＰＬＬ２のロッ
クループは、ＶＣＯ４の入力電圧（ループフィルタ８の
出力電圧３５）を上げる方向に動作し、ＶＣＯ４の発振
周波数は上がる方向に動作する。ＶＣＯ４の発振周波数
が上がって２０ＭＨｚになった時、分周回路３の出力ク
ロック３３の周波数は４分周の５ＭＨｚとなって、分周
回路１の出力クロック３２の周波数と一致するので、Ｐ
ＬＬ２のロックループにおいて、ＶＣＯ４の入力電圧３
５は上昇を停止し、固定となる。この状態で、ＶＣＯ４
が安定発振して、ＰＬＬ２の出力クロック３４は２０Ｍ
Ｈｚでロックした形になる。Next, the operation of the semiconductor integrated circuit shown in FIG. 4 will be specifically described with reference to the timing chart of FIG. For example, if the frequency of the input clock 31 is 10 MHz
If the frequency division ratio of the frequency divider 1 is 2 at z, the frequency of the output clock 32 of the frequency divider 1 is 5 MHz. Here, when the frequency division ratio of the frequency dividing circuit 3 is four, the oscillation frequency of the VCO 4 is 20 MHz in the initial state.
When the frequency is later, the output clock 33 of the frequency divider 3 input to the phase comparator 6 has a lower frequency than the output clock 32 of the frequency divider 1. At this time, the lock loop of the PLL 2 operates in the direction of increasing the input voltage of the VCO 4 (the output voltage 35 of the loop filter 8), and operates in the direction of increasing the oscillation frequency of the VCO 4. When the oscillation frequency of the VCO 4 increases to 20 MHz, the frequency of the output clock 33 of the frequency dividing circuit 3 becomes 5 MHz, which is a frequency division of 4, and coincides with the frequency of the output clock 32 of the frequency dividing circuit 1.
In the lock loop of LL2, the input voltage 3 of VCO4
5 stops rising and becomes fixed. In this state, VCO4
Oscillates stably, and the output clock 34 of PLL2 becomes 20M
It is locked at Hz.
【０００５】このようにして、前記ＰＬＬ２から安定供
給されるクロック３４は内部ロジック回路９へ供給され
て、内部ロジック回路９を動作させる構成となってい
る。ここで、分周回路１及び分周回路３の分周比は、用
途に応じた形で固定した分周比としている。Thus, the clock 34 stably supplied from the PLL 2 is supplied to the internal logic circuit 9 to operate the internal logic circuit 9. Here, the dividing ratio of the dividing circuit 1 and the dividing circuit 3 is set to a fixed dividing ratio according to the application.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路において、ＰＬＬ２の分周回路３の
分周比及び分周回路１の分周比を固定に設定した場合に
は、入力クロック３１の周波数が固定である限り、ＰＬ
Ｌ２の発生するクロック３４の周波数も固定されて、内
部ロジック回路９に供給されるクロックの周波数は固定
される。従って、例えば、映像信号等において、映像出
力信号の周波数が一定である必要がある場合には、入力
クロック３１を逆にあさせ込んで入力する必要がある。
一方、入力クロック３１の周波数に依存せずに一定の映
像出力信号を得るためには、ＰＬＬ２の分周回路３の分
周比（ＰＬＬの逓倍比）を変更可能にすれば良いが、Ｐ
ＬＬ２がロックするまでの期間では、発生するクロック
３４の周波数が変更途中である関係上、内部ロジック回
路９への供給クロックは安定状態にならず、内部ロジッ
ク回路９の正規動作を行なう保証ができない。このた
め、内部ロジック回路９からＰＬＬ２の分周回路３の分
周比を設定することは、誤動作を起こす可能性がある。However, in the above-mentioned conventional semiconductor integrated circuit, when the frequency division ratio of the frequency divider 3 of the PLL 2 and the frequency division ratio of the frequency divider 1 are set to be fixed, the input clock 31 As long as the frequency of
The frequency of the clock 34 generated by L2 is also fixed, and the frequency of the clock supplied to the internal logic circuit 9 is fixed. Therefore, for example, when the frequency of a video output signal needs to be constant in a video signal or the like, it is necessary to reversely input the input clock 31 for input.
On the other hand, in order to obtain a constant video output signal without depending on the frequency of the input clock 31, the frequency division ratio of the frequency dividing circuit 3 of the PLL 2 (multiplication ratio of the PLL) may be changed.
During the period until LL2 is locked, the clock supplied to the internal logic circuit 9 is not in a stable state because the frequency of the generated clock 34 is being changed, and it cannot be guaranteed that the internal logic circuit 9 performs a normal operation. . Therefore, setting the frequency division ratio of the frequency divider 3 of the PLL 2 from the internal logic circuit 9 may cause a malfunction.
【０００７】分周比を変更する他の手段として、別途に
外部端子を設け、この外部端子から分周回路３の分周比
を設定することが考えられる。しかし、この場合には、
外部端子の数が増加してしまう。特に、分周比の変更範
囲を大きくすると、ＰＬＬ２の逓倍範囲を広げることが
できるが、その分、外部端子の数も増加してしまうた
め、多ピン化が進むシステムＬＳＩの中では不利であ
り、場合によってはＬＳＩサイズの拡大を招くことにな
る。As another means for changing the frequency dividing ratio, it is conceivable to provide an external terminal separately and set the frequency dividing ratio of the frequency dividing circuit 3 from this external terminal. But in this case,
The number of external terminals increases. In particular, when the change range of the frequency division ratio is increased, the multiplication range of the PLL 2 can be expanded. However, the number of external terminals increases accordingly, which is disadvantageous in a system LSI in which the number of pins is increased. In some cases, the size of the LSI may be increased.
【０００８】更に、内部ロジック回路９の内部にマイコ
ン等が搭載された場合には、ＰＬＬ２がクロック３４を
安定供給するまでの期間は、マイコンの誤動作や暴走が
発生しないように、マイコンを動作させることができな
い。マイコン等を内蔵する場合、このマイコンに供給す
るクロック系統を内部ロジック回路９とは別のクロック
系統にして、２系統のクロックで動作させることも考え
られるが、別クロックにした場合、内部ロジック回路９
内のシステム構成が困難になってしまう。Further, when a microcomputer or the like is mounted inside the internal logic circuit 9, the microcomputer is operated so that malfunction or runaway of the microcomputer does not occur until the PLL 2 stably supplies the clock 34. Can not do. When a microcomputer or the like is built in, the clock system supplied to the microcomputer may be different from the internal logic circuit 9 and operated with two clocks. 9
The system configuration inside becomes difficult.
【０００９】本発明は前記問題点を解決するものであ
り、その目的は、内部ロジック回路の誤動作を招くこと
なく、また外部端子を別途設けることなく、内部ロジッ
ク回路自身でもってＰＬＬの逓倍比を可変に切換変更で
きるようにすることにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to reduce the PLL multiplication ratio by using the internal logic circuit itself without causing a malfunction of the internal logic circuit and without providing an external terminal separately. It is to be able to variably switch and change.
【００１０】[0010]
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、ＰＬＬを搭載した半導体集積回路にお
いて、ＰＬＬが周波数の安定したクロックを内部ロジッ
ク回路に供給するまでの期間は、ＰＬＬを使用しないバ
イパスクロックを内部ロジック回路へ供給することとす
る。In order to achieve the above object, according to the present invention, in a semiconductor integrated circuit equipped with a PLL, a period during which the PLL supplies a clock having a stable frequency to an internal logic circuit is provided. Is supplied to the internal logic circuit.
【００１１】すなわち、請求項１記載の発明のＰＬＬを
搭載した半導体集積回路は、クロックを入力し、この入
力クロックの周波数を所定の逓倍比で逓倍した周波数を
持つクロックを発生し、前記所定の逓倍比を可変に変更
可能なＰＬＬと、前記ＰＬＬの発生したクロックを受け
て動作する内部ロジック回路とを備えた半導体集積回路
であって、前記ＰＬＬの発生したクロックを受けると共
に、前記入力クロックをバイパスクロックとして受け、
この両クロックうち何れか一方を選択するセレクタを有
し、前記内部ロジック回路は、前記ＰＬＬの逓倍比の変
更に際し、その変更の前に、前記バイパスクロックを自
己の内部ロジック回路に供給させるように前記セレクタ
を制御することを特徴とする。That is, a semiconductor integrated circuit having a PLL according to the first aspect of the present invention receives a clock, generates a clock having a frequency obtained by multiplying the frequency of the input clock by a predetermined multiplying ratio, and generates the clock. A semiconductor integrated circuit comprising: a PLL capable of variably changing a multiplication ratio; and an internal logic circuit that operates by receiving a clock generated by the PLL. Received as bypass clock,
The internal logic circuit has a selector for selecting one of the two clocks. When the PLL multiplication ratio is changed, the internal logic circuit supplies the bypass clock to its own internal logic circuit before the change. Controlling the selector.
【００１２】また、請求項２記載の発明は、前記請求項
１記載のＰＬＬを搭載した半導体集積回路において、前
記内部ロジック回路は、前記ＰＬＬの逓倍比の変更の終
了後、前記ＰＬＬの発生したクロックを自己の内部ロジ
ック回路に供給させるように前記セレクタを制御するよ
う構成されており、更に、前記ＰＬＬの逓倍比の変更の
終了後、前記内部ロジック回路に供給されるクロックが
前記バイパスクロックから前記ＰＬＬの発生したクロッ
クに切換わる際に、バイパスクロックに起因するヒゲ状
のパルスをマスクするマスク手段を備えたことを特徴と
する。According to a second aspect of the present invention, in the semiconductor integrated circuit having the PLL of the first aspect, the internal logic circuit generates the PLL after the change of the PLL multiplication ratio is completed. The selector is configured to control the selector so as to supply a clock to its own internal logic circuit. Further, after the change of the PLL multiplication ratio is completed, the clock supplied to the internal logic circuit is changed from the bypass clock. When switching to a clock generated by the PLL, a masking means for masking a beard-like pulse caused by a bypass clock is provided.
【００１３】更に、請求項３記載の発明は、前記請求項
２記載のＰＬＬを搭載した半導体集積回路において、前
記マスク手段は、前記バイパスクロックの所定の立下り
時から前記ＰＬＬの発生したクロックの所定の立下り時
までの間に所定レベルとなるマスク信号を発生し、前記
マスク信号に基づいて前記セレクタから前記内部ロジッ
ク回路への出力が阻止されることを特徴とする。Further, according to a third aspect of the present invention, in the semiconductor integrated circuit having the PLL according to the second aspect, the masking means is configured to control a clock generated by the PLL from a predetermined fall of the bypass clock. A mask signal having a predetermined level is generated until a predetermined falling time, and an output from the selector to the internal logic circuit is blocked based on the mask signal.
【００１４】加えて、請求項４記載の発明は、前記請求
項３記載のＰＬＬを搭載した半導体集積回路において、
前記内部ロジック回路は、前記ＰＬＬの逓倍比の変更の
終了後にクロック切換信号を前記マスク手段に出力し、
前記マスク手段は、前記内部ロジック回路からのクロッ
ク切換信号に基づいて、前記マスク信号の発生中に前記
ＰＬＬの発生したクロックを選択するように前記セレク
タを制御することを特徴とする。According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit including the PLL according to the third aspect,
The internal logic circuit outputs a clock switching signal to the mask means after the end of the change of the PLL multiplication ratio,
The mask means controls the selector based on a clock switching signal from the internal logic circuit so as to select a clock generated by the PLL during generation of the mask signal.
【００１５】また、請求項５記載の発明は、前記請求項
１、２、３又は４記載のＰＬＬを搭載した半導体集積回
路において、前記内部ロジック回路は、低消費電力モー
ド時には、前記ＰＬＬの逓倍比を低く設定して、前記Ｐ
ＬＬから供給されるクロックの周波数を低くすることを
特徴とする。According to a fifth aspect of the present invention, in the semiconductor integrated circuit equipped with the PLL according to the first, second, third or fourth aspect, the internal logic circuit is configured to multiply the PLL by a frequency of the PLL in a low power consumption mode. By setting the ratio low,
The frequency of the clock supplied from the LL is reduced.
【００１６】更に、請求項６記載の発明は、前記請求項
１、２、３又は４記載のＰＬＬを搭載した半導体集積回
路において、前記内部ロジック回路は、内部にマイコン
を有し、前記内部ロジック回路及び前記マイコンは、前
記セレクタが選択する前記ＰＬＬの発生したクロック又
は前記バイパスクロックを共通クロックとして受けて動
作することを特徴とする。According to a sixth aspect of the present invention, in the semiconductor integrated circuit having the PLL according to the first, second, third or fourth aspect, the internal logic circuit has a microcomputer therein, The circuit and the microcomputer operate by receiving, as a common clock, a clock generated by the PLL or the bypass clock selected by the selector.
【００１７】以上により、請求項１〜６記載の発明で
は、ＰＬＬの逓倍比の変更時には、ＰＬＬで発生するク
ロックの周波数は増加又は減少変化するが、セレクタは
バイパスクロックを選択して、内部ロジック回路がこの
周波数の安定したバイパスクロックを受けて動作するの
で、ＰＬＬの逓倍比の変更が、内部ロジック回路の誤動
作を招くことなく、また外部端子を追加することなく、
容易に行われる。As described above, according to the first to sixth aspects of the present invention, when the PLL multiplication ratio is changed, the frequency of the clock generated by the PLL increases or decreases, but the selector selects the bypass clock and sets the internal logic. Since the circuit operates by receiving a stable bypass clock having this frequency, a change in the PLL multiplication ratio does not cause a malfunction of the internal logic circuit and does not add an external terminal.
Easy to do.
【００１８】特に、請求項２及び３記載の発明では、Ｐ
ＬＬの逓倍比の変更時には、ＰＬＬの発生するクロック
とバイパスクロックとはその位相差が一定でない関係
上、セレクタでのクロック選択時に周波数の早い方のク
ロックがヒゲ状のパルスとして一瞬内部ロジック回路へ
入力される懸念があるが、マスク回路がこのヒゲ状のパ
ルスをマスクするので、このＰＬＬの逓倍比の変更時で
の内部ロジック回路の誤動作が有効に防止される。In particular, in the second and third aspects of the present invention, P
When the LL multiplication ratio is changed, since the phase difference between the clock generated by the PLL and the bypass clock is not constant, when the clock is selected by the selector, the clock with the faster frequency is instantaneously converted into a mustard pulse to the internal logic circuit. Although there is a concern about input, the mask circuit masks the whisker-like pulse, so that malfunction of the internal logic circuit when changing the PLL multiplication ratio is effectively prevented.
【００１９】更に、請求項４記載の発明では、前記マス
ク回路がヒゲ状のパルスをマスクしている期間におい
て、セレクタがパイパスクロックからＰＬＬの発生した
クロックに切換選択するので、内部ロジック回路に供給
されるクロックにヒゲ状のパルスが混入することがより
一層有効に防止され、内部ロジック回路の正常動作が確
保される。Furthermore, in the invention according to claim 4, the selector switches and selects the clock generated by the PLL from the bypass clock during the period in which the mask circuit masks the whisker-like pulse. The whisker-like pulse is more effectively prevented from being mixed into the generated clock, and the normal operation of the internal logic circuit is ensured.
【００２０】加えて、請求項５記載の発明では、内部ロ
ジック回路の動作が不要な場合など、内部ロジック回路
の低消費電力化が望まれる期間では、ＰＬＬの逓倍比が
低く設定されて、ＰＬＬの発生するクロックの周波数が
低くなるので、内部ロジック回路は容易に低消費電力化
される。In addition, in the invention according to claim 5, the PLL multiplication ratio is set low during a period in which low power consumption of the internal logic circuit is desired, such as when the operation of the internal logic circuit is unnecessary, and Since the frequency of the clock generated by the internal logic circuit becomes low, the power consumption of the internal logic circuit can be easily reduced.
【００２１】また、請求項６記載の発明では、内部ロジ
ック回路にマイコンが備えられる場合に、ＰＬＬの逓倍
比の変更時には、このマイコンにもセレクタが選択した
パイパスクロックが供給されて、マイコンの正常動作が
確保されるので、このマイコンに誤動作防止用としてＰ
ＬＬの発生するクロックとは別途のクロックを供給する
必要がなくて、２系統のクロック構成を採用する必要が
なく、システム構成が簡易である。According to the invention of claim 6, when the microcomputer is provided in the internal logic circuit, the bypass clock selected by the selector is also supplied to this microcomputer when the PLL multiplication ratio is changed, so that the microcomputer operates normally. Since the operation is ensured, this microcomputer has P
There is no need to supply a clock separate from the clock generated by LL, and there is no need to employ a two-system clock configuration, and the system configuration is simple.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２３】図１は本発明の実施の形態のＰＬＬを搭載
した半導体集積回路の構成を示す。同図の半導体集積回
路は、外部から入力されたクロック４０を分周する分周
回路１１を有し、この分周回路１１で分周されたクロッ
クはＰＬＬ１２に入力される、前記ＰＬＬ１２は、前記
分周回路１１の出力クロックの周波数を所定倍に逓倍し
た周波数のクロック４２を発生する回路であって、従来
例と同様に、位相比較器６、チャージポンプ７、ループ
フィルタ８、ＶＣＯ１４、及び分周回路１３を有する。FIG. 1 shows a configuration of a semiconductor integrated circuit on which a PLL according to an embodiment of the present invention is mounted. The semiconductor integrated circuit shown in FIG. 1 has a frequency dividing circuit 11 for dividing a clock 40 input from the outside, and the clock divided by the frequency dividing circuit 11 is input to a PLL 12. This circuit generates a clock 42 having a frequency obtained by multiplying the frequency of the output clock of the frequency dividing circuit 11 by a predetermined number. As in the conventional example, the phase comparator 6, the charge pump 7, the loop filter 8, the VCO 14, A circuit 13 is provided.
【００２４】前記ＰＬＬ１２の発生したクロック４２
は、セレクタ１５に入力される。このセレクタ１５に
は、更に、前記入力クロック４０がバイパスクロック４
１として入力される。前記セレクタ１５は、ＰＬＬ１２
の発生したクロック４２及び前記バイパスクロック４１
の何れか一方を選択し、その選択したクロックはＡＮＤ
回路１７を経て内部ロジック回路１９に入力される。前
記内部ロジック回路１９は、前記分周回路１１に対して
分周比の切換信号４８を出力すると共に、ＰＬＬ１２の
分周回路１３に対して分周比（ＰＬＬ１２の逓倍比）の
切換信号４７を出力して、それら分周回路１１、１３の
分周比を切り換える。また、前記内部ロジック回路１９
は、マスク生成回路１８に対してバイパス切換信号Ａ
（４３）を出力する。The clock 42 generated by the PLL 12
Is input to the selector 15. The selector 15 further has the input clock 40 connected to the bypass clock 4.
Entered as 1. The selector 15 includes a PLL 12
Generated by the clock 42 and the bypass clock 41
, And the selected clock is AND
The signal is input to the internal logic circuit 19 via the circuit 17. The internal logic circuit 19 outputs a frequency division ratio switching signal 48 to the frequency division circuit 11 and outputs a frequency division ratio (multiplication ratio of the PLL 12) switching signal 47 to the frequency division circuit 13 of the PLL 12. Then, the frequency division ratio of these frequency division circuits 11 and 13 is switched. Further, the internal logic circuit 19
Indicates to the mask generation circuit 18 that the bypass switching signal A
(43) is output.
【００２５】前記マスク生成回路１８は、前記セレクタ
１５によるクロックの選択変更に際して、ヒゲ状のパル
スが内部ロジック回路１９に不用意に入力されることが
ないように、そのヒゲ状のパルスをマスクする回路であ
って、その内部には図２に示す構成を有して、前記セレ
クタ１５に対してバイパス切換信号Ｂ（４５）を出力す
ると共に、前記ＡＮＤ回路１７に対してクロックマスク
信号（マスク信号）４４を出力する。前記セレクタ１５
は、前記マスク生成回路１８からの切換信号Ｂ（４５）
がＬレベルの時にはバイパスクロック４１を選択し、Ｈ
レベルの時にはＰＬＬ１２で発生したクロック４２を選
択する。前記ＡＮＤ回路１７は、セレクタ１５で選択さ
れたクロックを受けても、マスク生成回路１８からの前
記クロックマスク信号４４がＬレベルの期間では、その
受けたクロックを内部ロジック回路１９に出力すること
を禁止する。The mask generating circuit 18 masks the mustard pulse so that the selector 15 does not inadvertently input the mustard pulse to the internal logic circuit 19 when changing the clock selection. The circuit has a configuration shown in FIG. 2 and outputs a bypass switching signal B (45) to the selector 15 and a clock mask signal (mask signal) to the AND circuit 17. ) 44 is output. The selector 15
Is the switching signal B (45) from the mask generation circuit 18.
Is low, the bypass clock 41 is selected, and
At the time of the level, the clock 42 generated by the PLL 12 is selected. The AND circuit 17 outputs the received clock to the internal logic circuit 19 while the clock mask signal 44 from the mask generation circuit 18 is at the L level, even if the clock selected by the selector 15 is received. Ban.
【００２６】次に、前記マスク生成回路１８の詳細を図
２に基づいて説明する。同図のマスク生成回路１８は、
Ｄ型フリップフロップ回路（以下、ＤＦＦという）２１
と、連続接続された他の３個のＤＦＦ２２〜２４と、イ
ンバータ２５、２６、２７と、ＡＮＤ回路２８とを有
し、前記ＡＮＤ回路２８の出力をクロックマスク信号４
４としている。前記ＤＦＦ２１のＤ入力には、前記内部
ロジック回路１９からのバイパス切換信号（クロック切
換信号）Ａ（４３）が入力され、クロック端子にはバイ
パスクロック４１がインバータ２５で反転された後に入
力され、Ｑ出力はインバータ２７を経てＡＮＤ回路２８
に入力されていて、内部ロジック回路１９からＨレベル
のバイパス切換信号Ａ（４３）が出力されると、バイパ
スクロック４１の立下りでＱ出力をＨレベルとし、ＡＮ
Ｄ回路２８の入力をＬレベルとして、クロックマスク信
号４４をＬレベルに設定し、このクロックマスク信号４
４を図１のＡＮＤ回路１７に出力して、セレクタ１５の
出力クロックを内部ロジック回路１９に供給することを
禁止する。Next, details of the mask generation circuit 18 will be described with reference to FIG. The mask generation circuit 18 of FIG.
D-type flip-flop circuit (hereinafter, referred to as DFF) 21
And three other DFFs 22 to 24 connected in series, inverters 25, 26, and 27, and an AND circuit 28. The output of the AND circuit 28 is
It is set to 4. The D input of the DFF 21 receives a bypass switching signal (clock switching signal) A (43) from the internal logic circuit 19, the clock terminal of which is input after the bypass clock 41 is inverted by the inverter 25, The output passes through an inverter 27 and an AND circuit 28
When the bypass switch signal A (43) at the H level is output from the internal logic circuit 19, the Q output is set to the H level at the fall of the bypass clock 41, and
The input of the D circuit 28 is set to L level, and the clock mask signal 44 is set to L level.
4 is output to the AND circuit 17 in FIG. 1 to prohibit the output clock of the selector 15 from being supplied to the internal logic circuit 19.
【００２７】また、３段のＤＦＦ２２〜２４では、ＰＬ
Ｌ１２の発生クロック４２がインバータ２６を経てクロ
ック端子に入力されると共に、前記ＤＦＦ２１のＱ出力
は第１段目のＤＦＦ２２のＤ入力に入力され、第２及び
第３段目のＤＦＦ２３、２４のＤ入力には前段のＤＦＦ
２２、２３のＱ出力が入力され、最終段（第３段目）の
ＤＦＦ２４のＱ出力は前記ＡＮＤ回路２８に出力されて
いて、ＡＮＤ回路２８からのＬレベルのクロックマスク
信号４４の出力後、ＰＬＬ１２の発生クロック４２の３
パルス目の立下りで最終段のＤＦＦ２４のＱ出力をＨレ
ベルとして、クロックマスク信号４４をＬレベルからＨ
レベルに復帰させる構成である。In the three-stage DFFs 22 to 24, PL
The generated clock 42 of L12 is input to the clock terminal via the inverter 26, the Q output of the DFF 21 is input to the D input of the DFF 22 of the first stage, and the D output of the DFFs 23 and 24 of the second and third stages. Input the previous stage DFF
The Q outputs of the DFFs 22 and 23 are input, and the Q output of the DFF 24 at the final stage (third stage) is output to the AND circuit 28. After the output of the L-level clock mask signal 44 from the AND circuit 28, 3 of the generated clock 42 of the PLL 12
At the falling edge of the pulse, the Q output of the final stage DFF 24 is set to H level, and the clock mask signal 44 is changed from L level to H level.
It is a configuration to return to the level.
【００２８】更に、前記第２段目のＤＦＦ２３のＱ出力
は、バイパス切換信号Ｂ（４５）として、セレクタ１５
に出力されていて、ＡＮＤ回路２８からのＬレベルのク
ロックマスク信号４４の出力中にバイパス切換信号Ｂ
（４５）をＨレベルとする構成である。Further, the Q output of the second stage DFF 23 is supplied to the selector 15 as a bypass switching signal B (45).
During the output of the L-level clock mask signal 44 from the AND circuit 28, the bypass switching signal B
(45) is set to the H level.
【００２９】以下、本実施の形態の半導体集積回路の動
作を図３のタイミングチャートに基づいて説明する。Hereinafter, the operation of the semiconductor integrated circuit of the present embodiment will be described with reference to the timing chart of FIG.
【００３０】ＲＥＳＥＴ動作後、バイパス切換信号Ａ
（４３）及びバイパス切換信号Ｂ（４５）は共にＬレベ
ルの状態で始まり、セレクタ１５はバイパスクロック４
１を選択する状態から動作が開始される。After the RESET operation, the bypass switching signal A
(43) and the bypass switching signal B (45) both start at L level, and the selector 15
The operation is started from the state where 1 is selected.
【００３１】内部ロジック回路１９へ供給されるクロッ
クは、図３に内部供給クロック４６として示したよう
に、バイパスクロック４１（入力クロック４０）とな
る。次に、内部ロジック回路１９が動作して、分周回路
１１及びＰＬＬ１２の分周回路１３に対して各々分周比
の切換信号４８、４７を発生し、出力する。その結果、
この両分周回路１１、分周回路１３は、設定された分周
比に基づいて分周クロックを発生し、ＰＬＬ１２のルー
プ動作によりＶＣＯ１４の発振周波数を安定させる。例
えば、入力クロック４０の周波数が１０ＭＨｚ、分周回
路１１の分周比設定が２分周、分周回路１３の分周比設
定が４分周の場合には、ＶＣＯ１４の安定発振周波数は
２０ＭＨｚとなる。一方、入力クロック４０の周波数が
３０ＭＨｚの場合に、分周回路１１の分周比設定を３分
周、分周回路１３の分周比設定を２分周のとすればＶＣ
Ｏ１４の安定発振周波数は同じく２０ＭＨｚとなる。逆
に、入力クロック４０の周波数が１０ＭＨｚの場合に、
分周回路１１の分周比設定を４分周、分周回路１３の分
周比設定を２分周にすると、ＶＣＯ１４の安定発振周波
数を５ＭＨにできる。このように、内部ロジック回路１
９から発生させる分周比切換信号４８、４７の分周比設
定を変更することにより、ＰＬＬ１２の発生するクロッ
ク４２の周波数を可変に変更することが可能である。The clock supplied to the internal logic circuit 19 is the bypass clock 41 (input clock 40) as shown as the internal supply clock 46 in FIG. Next, the internal logic circuit 19 operates to generate and output the division ratio switching signals 48 and 47 to the frequency dividing circuit 11 and the frequency dividing circuit 13 of the PLL 12, respectively. as a result,
The frequency dividers 11 and 13 generate a frequency-divided clock based on the set frequency division ratio, and stabilize the oscillation frequency of the VCO 14 by the loop operation of the PLL 12. For example, when the frequency of the input clock 40 is 10 MHz, the frequency division ratio of the frequency divider 11 is 2 and the frequency division ratio of the frequency divider 13 is 4, the stable oscillation frequency of the VCO 14 is 20 MHz. Become. On the other hand, when the frequency of the input clock 40 is 30 MHz, if the division ratio setting of the frequency dividing circuit 11 is 3 and the dividing ratio setting of the frequency dividing circuit 13 is 2, then VC
The stable oscillation frequency of O14 is also 20 MHz. Conversely, when the frequency of the input clock 40 is 10 MHz,
If the frequency division ratio of the frequency divider 11 is set to 4 and the frequency division ratio of the frequency divider 13 is set to 2, the stable oscillation frequency of the VCO 14 can be set to 5 MHz. Thus, the internal logic circuit 1
The frequency of the clock 42 generated by the PLL 12 can be variably changed by changing the frequency division ratio setting of the frequency division ratio switching signals 48 and 47 generated from step No. 9.
【００３２】このように、分周回路１１、１３の分周比
を切り換えた後、ＶＣＯ１４が安定発振してＰＬＬ１２
の発生するクロック４２の周波数が安定するまでは、図
３に示したように、ＰＬＬ１２のロック期間が必要とな
る。このロック期間では、クロック４２が如何なる周波
数になっているか分からない関係上、内部ロジック回路
１９はバイパス切換信号Ａ（４３）をＬレベルに固定
し、マスク生成回路１８はバイパス切換信号Ｂ（４５）
をＬレベルに固定するので、セレクタ１５はバイパスク
ロック４１を選択したままになっている。As described above, after switching the frequency division ratio of the frequency divider circuits 11 and 13, the VCO 14 oscillates stably and the PLL 12
Until the frequency of the clock 42 at which the above occurs becomes stable, a lock period of the PLL 12 is required as shown in FIG. In this lock period, the internal logic circuit 19 fixes the bypass switching signal A (43) at L level, and the mask generation circuit 18 causes the bypass switching signal B (45) because the frequency of the clock 42 is unknown.
Is fixed to the L level, the selector 15 keeps the bypass clock 41 selected.
【００３３】次に、前記ＰＬＬロック期間が終了して、
ＰＬＬ１２の発生するクロック４２の周波数が安定状態
になった分周比の変更終了後において、内部ロジック回
路１９はバイパス切換信号Ａ（４３）をＨレベルに切換
えて、マスク生成回路１８に出力する。マスク生成回路
１８では、バイパス切換信号Ａ（４３）がＨレベルにな
ったことを検知して、バイパスクロック４１の最初の立
下りでクロックマスク信号４４をＬレベルにする。そし
て、その後、ＰＬＬ４２の発生クロック４２の３回目の
立下りの時点でＤＦＦ２４のＱ出力がＨレベルとなっ
て、ＡＮＤ回路２８からのクロックマスク信号４４がＨ
レベルに変化する。このクロックマスク信号４４がＬレ
ベルにある期間、即ち、クロックの切換期間では、図３
に示したように、マスク生成回路１８がバイパス切換信
号Ｂ（４５）をＨレベルにするので、セレクタ１５は、
パイパスクロック４１に代えて、ＰＬＬ１２の発生した
クロック４２を選択する。Next, when the PLL lock period ends,
After the change of the frequency division ratio at which the frequency of the clock 42 generated by the PLL 12 has become stable, the internal logic circuit 19 switches the bypass switching signal A (43) to the H level and outputs it to the mask generation circuit 18. The mask generation circuit 18 detects that the bypass switching signal A (43) has become H level, and sets the clock mask signal 44 to L level at the first fall of the bypass clock 41. Then, at the time of the third falling of the generated clock 42 of the PLL 42, the Q output of the DFF 24 becomes H level, and the clock mask signal 44 from the AND circuit 28 becomes H level.
Change to a level. During the period when the clock mask signal 44 is at the L level, that is, during the clock switching period, FIG.
As shown in (2), the mask generation circuit 18 sets the bypass switching signal B (45) to the H level, so that the selector 15
Instead of the bypass clock 41, a clock 42 generated by the PLL 12 is selected.
【００３４】ここに、クロックマスク信号４４の立下り
は、クロック切換前のクロックであるバイパスクロック
４１の立下りに同期し、立上りはクロック切換後のクロ
ックとなるＰＬＬ１２の発生クロック４２の立下りに同
期しているので、ＡＮＤ回路１７から内部ロジック回路
１９に供給されるクロック４６には、ヒゲ状のパルスが
含まれることはない。Here, the falling of the clock mask signal 44 is synchronized with the falling of the bypass clock 41 which is the clock before the clock switching, and the rising is at the falling of the generated clock 42 of the PLL 12 which is the clock after the clock switching. Since the clocks are synchronized, the clock 46 supplied from the AND circuit 17 to the internal logic circuit 19 does not include a whisker-like pulse.
【００３５】しかも、セレクタ１５でのクロック切換え
を行わせるバイパス切換信号Ｂ（４５）は、クロックマ
スク信号４４がＬレベルの期間であるクロック切換期間
で発生するので、内部ロジック回路１９に供給されるク
ロック４６にヒゲ状のパルスが含まれることがより効果
的に防止される。Moreover, the bypass switching signal B (45) for switching the clock in the selector 15 is generated during the clock switching period in which the clock mask signal 44 is at the L level, and is therefore supplied to the internal logic circuit 19. It is more effectively prevented that the clock 46 contains a mustard pulse.
【００３６】前記クロック切換後では、内部ロジック回
路１９は、所望の周波数に設定されたＰＬＬ１２の発生
クロック４２の周波数で動作を行なうことになる。After the clock switching, the internal logic circuit 19 operates at the frequency of the generated clock 42 of the PLL 12 set to a desired frequency.
【００３７】内部ロジック回路１９は、自身の内部ロジ
ック回路１９の動作が不要な場合などのように、内部ロ
ジック回路１９において低消費電力化が望まれる低消費
電力モード時では、ＰＬＬ１２の分周回路１３の分周比
を低く設定し、又は分周回路１１の分周比を大きく設定
するように、これらの分周回路１１、１３に対して分周
比切換信号４８、４７を出力する。これにより、ＰＬＬ
１２の発生するクロックの周波数は低くなるので、内部
ロジック回路１９は容易に低消費電力化されることにな
る。In the low power consumption mode where low power consumption is desired in the internal logic circuit 19, such as when the operation of the internal logic circuit 19 is unnecessary, the frequency division circuit of the PLL 12 is used. The frequency division ratio switching signals 48 and 47 are output to the frequency division circuits 11 and 13 so that the frequency division ratio of the frequency division circuit 13 is set low or the frequency division ratio of the frequency division circuit 11 is set large. With this, the PLL
Since the frequency of the clock generated by the clock 12 decreases, the power consumption of the internal logic circuit 19 can be easily reduced.
【００３８】尚、図示しないが、内部ロジック回路１９
にマイコンが内蔵される場合には、この内部ロジック回
路１９と同様に、このマイコンにも、セレクタ１５が選
択したパイパスクロック４１又はＰＬＬ１２の発生する
クロック４２が共通クロックとして供給されて、分周回
路１１、１３の分周比の変更時でのマイコンの正常動作
が確保される。Although not shown, the internal logic circuit 19
When a microcomputer is built in the microcomputer, similarly to the internal logic circuit 19, the bypass clock 41 selected by the selector 15 or the clock 42 generated by the PLL 12 is supplied to the microcomputer as a common clock, and the frequency dividing circuit is provided. The normal operation of the microcomputer at the time of changing the frequency division ratio of 11 and 13 is ensured.
【００３９】また、本実施の形態では、分周回路１１を
備えた半導体集積回路に適用した例を説明したが、この
分周回路１１を備えず、入力クロック４０を直接ＰＬＬ
１２の位相比較器６に入力する半導体集積回路に適用し
ても良いのは勿論である。In this embodiment, an example in which the present invention is applied to a semiconductor integrated circuit having a frequency dividing circuit 11 has been described.
Of course, the present invention may be applied to a semiconductor integrated circuit input to the twelve phase comparators 6.
【００４０】[0040]
【発明の効果】以上説明したように、請求項１〜６記載
の発明のＰＬＬを搭載した半導体集積回路によれば、Ｐ
ＬＬの逓倍比の変更を、内部ロジック回路の誤動作を招
くことなく、また外部端子を追加することなく、内部ロ
ジック回路により容易に行うことが可能である。As described above, according to the semiconductor integrated circuit having the PLL according to the first to sixth aspects of the present invention, the P
The change of the LL multiplication ratio can be easily performed by the internal logic circuit without causing a malfunction of the internal logic circuit and without adding an external terminal.
【００４１】特に、請求項２及び３記載の発明によれ
ば、ＰＬＬの逓倍比の変更時には、ヒゲ状のパルスが一
瞬内部ロジック回路へ入力されることをマスク回路によ
り防止したので、このＰＬＬの逓倍比の変更時での内部
ロジック回路の誤動作を有効に防止することができる。In particular, according to the second and third aspects of the present invention, when the multiplication ratio of the PLL is changed, a beard-like pulse is prevented from being momentarily input to the internal logic circuit by the mask circuit. Malfunction of the internal logic circuit at the time of changing the multiplication ratio can be effectively prevented.
【００４２】更に、請求項４記載の発明によれば、前記
マスク回路がヒゲ状のパルスをマスクしている期間中に
限って、内部ロジック回路に供給するクロックを切換え
たので、内部ロジック回路の正常動作をより一層確保す
ることができる。According to the fourth aspect of the present invention, the clock supplied to the internal logic circuit is switched only during a period in which the mask circuit is masking the whisker-like pulse. Normal operation can be further ensured.
【００４３】加えて、請求項５記載の発明によれば、内
部ロジック回路の低消費電力化が望まれる期間では、Ｐ
ＬＬの逓倍比を低く設定するだけで、容易に低消費電力
化が可能である。In addition, according to the fifth aspect of the present invention, during a period in which low power consumption of the internal logic circuit is desired, P
Power consumption can be easily reduced simply by setting the multiplication ratio of LL low.
【００４４】また、請求項６記載の発明によれば、内部
ロジック回路にマイコンを備えた場合であっても、内部
ロジック用とマイコン用との２系統のクロック構成を採
用する必要がなく、システム構成を簡易にできる。According to the sixth aspect of the present invention, even when a microcomputer is provided in the internal logic circuit, it is not necessary to adopt a two-system clock configuration for the internal logic and the microcomputer. The configuration can be simplified.
【図１】本発明の実施の形態のＰＬＬを搭載した半導体
集積回路の全体構成を示す図である。FIG. 1 is a diagram illustrating an overall configuration of a semiconductor integrated circuit including a PLL according to an embodiment of the present invention.
【図２】同半導体集積回路に備えるマスク生成回路の内
部構成を示す図である。FIG. 2 is a diagram showing an internal configuration of a mask generation circuit provided in the semiconductor integrated circuit.
【図３】同半導体集積回路の動作タイミングチャートを
示す図である。FIG. 3 is a diagram showing an operation timing chart of the semiconductor integrated circuit.
【図４】従来のＰＬＬを搭載した半導体集積回路の全体
構成を示す図である。FIG. 4 is a diagram showing an overall configuration of a semiconductor integrated circuit on which a conventional PLL is mounted.
【図５】同従来の半導体集積回路の動作タイミングチャ
ートを示す図である。FIG. 5 is a diagram showing an operation timing chart of the conventional semiconductor integrated circuit.
６ 位相比較器
７ チャージポンプ
８ ローパスフィルタ
１１、１３ 分周回路
１２ ＰＬＬ
１４ ＶＣＯ
１５ セレクタ
１７ ＡＮＤ回路
１８ マスク生成回路（マスク手
段）
１９ 内部ロジック回路
２１〜２４ ＤＦＦ
２５〜２７ インバータ
２８ ＡＮＤ回路
４１ バイパスクロック
４２ ＰＬＬ出力クロック
４３ バイパス切換Ａ信号（クロ
ック切換信号）
４４ クロックマスク信号（マス
ク信号）
４５ バイパス切換Ｂ信号Reference Signs List 6 Phase comparator 7 Charge pump 8 Low pass filter 11, 13 Divider circuit 12 PLL 14 VCO 15 Selector 17 AND circuit 18 Mask generation circuit (mask means) 19 Internal logic circuits 21 to 24 DFF 25 to 27 Inverter 28 AND circuit 41 Bypass Clock 42 PLL output clock 43 Bypass switching A signal (clock switching signal) 44 Clock mask signal (mask signal) 45 Bypass switching B signal
Claims (6)
周波数を所定の逓倍比で逓倍した周波数を持つクロック
を発生し、前記所定の逓倍比を可変に変更可能なＰＬＬ
と、 前記ＰＬＬの発生したクロックを受けて動作する内部ロ
ジック回路とを備えた半導体集積回路であって、 前記ＰＬＬの発生したクロックを受けると共に、前記入
力クロックをバイパスクロックとして受け、この両クロ
ックうち何れか一方を選択するセレクタを有し、 前記内部ロジック回路は、前記ＰＬＬの逓倍比の変更に
際し、その変更の前に、前記バイパスクロックを自己の
内部ロジック回路に供給させるように前記セレクタを制
御することを特徴とするＰＬＬを搭載した半導体集積回
路。1. A PLL capable of receiving a clock, generating a clock having a frequency obtained by multiplying the frequency of the input clock by a predetermined multiplication ratio, and variably changing the predetermined multiplication ratio.
And an internal logic circuit that operates upon receiving a clock generated by the PLL, wherein the semiconductor integrated circuit receives the clock generated by the PLL and receives the input clock as a bypass clock. The internal logic circuit controls the selector to supply the bypass clock to its own internal logic circuit before the change when changing the PLL multiplication ratio. A semiconductor integrated circuit having a PLL mounted thereon.
逓倍比の変更の終了後、前記ＰＬＬの発生したクロック
を自己の内部ロジック回路に供給させるように前記セレ
クタを制御するよう構成されており、 更に、前記ＰＬＬの逓倍比の変更の終了後、前記内部ロ
ジック回路に供給されるクロックが前記バイパスクロッ
クから前記ＰＬＬの発生したクロックに切換わる際に、
バイパスクロックに起因するヒゲ状のパルスをマスクす
るマスク手段を備えたことを特徴とする請求項１記載の
ＰＬＬを搭載した半導体集積回路。2. The internal logic circuit is configured to control the selector so as to supply a clock generated by the PLL to its own internal logic circuit after the change of the PLL multiplication ratio is completed, Further, when the clock supplied to the internal logic circuit switches from the bypass clock to the clock generated by the PLL after the end of the change of the PLL multiplication ratio,
2. The semiconductor integrated circuit according to claim 1, further comprising mask means for masking a whisker-like pulse caused by the bypass clock.
の発生したクロックの所定の立下り時までの間に所定レ
ベルとなるマスク信号を発生し、 前記マスク信号に基づいて前記セレクタから前記内部ロ
ジック回路への出力が阻止されることを特徴とする請求
項２記載のＰＬＬを搭載した半導体集積回路。3. The method according to claim 2, wherein the masking means starts the PLL from a predetermined falling time of the bypass clock.
Generating a mask signal having a predetermined level until a predetermined falling time of the generated clock, and preventing output from the selector to the internal logic circuit based on the mask signal. Item 3. A semiconductor integrated circuit equipped with the PLL according to item 2.
逓倍比の変更の終了後にクロック切換信号を前記マスク
手段に出力し、 前記マスク手段は、前記内部ロジック回路からのクロッ
ク切換信号に基づいて、前記マスク信号の発生中に前記
ＰＬＬの発生したクロックを選択するように前記セレク
タを制御することを特徴とする請求項３記載のＰＬＬを
搭載した半導体集積回路。4. The internal logic circuit outputs a clock switching signal to the masking unit after the change of the PLL multiplication ratio is completed, and the masking unit, based on the clock switching signal from the internal logic circuit, 4. The semiconductor integrated circuit according to claim 3, wherein the selector is controlled so as to select a clock generated by the PLL during generation of the mask signal.
定して、前記ＰＬＬから供給されるクロックの周波数を
低くすることを特徴とする請求項１、２、３又は４記載
のＰＬＬを搭載した半導体集積回路。5. The internal logic circuit according to claim 1, wherein in a low power consumption mode, the frequency of a clock supplied from the PLL is reduced by setting a low frequency ratio of the PLL. A semiconductor integrated circuit on which the PLL according to 3 or 4 is mounted.
ンを有し、 前記内部ロジック回路及び前記マイコンは、前記セレク
タが選択する前記ＰＬＬの発生したクロック又は前記バ
イパスクロックを共通クロックとして受けて動作するこ
とを特徴とする請求項１、２、３又は４記載のＰＬＬを
搭載した半導体集積回路。6. The internal logic circuit includes a microcomputer therein, and the internal logic circuit and the microcomputer operate by receiving, as a common clock, a clock generated by the PLL or the bypass clock selected by the selector. 5. A semiconductor integrated circuit having the PLL according to claim 1, 2, 3, or 4.
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