JPH05300486A - 可変長符号化、復号化回路 - Google Patents

Abstract

(57)【要約】 【目的】 テレビジョン信号の符号化装置における可変
長符号化及び復号化回路において、画素単位で並列処理
を行うことにより、並列処理に要するメモリ回路を削減
する。 【構成】 入力された画像データを分離回路３で画素単
位に可変長符号器４〜７に振り分け、並列処理で可変長
符号化処理を行う。符号化データをメモリ回路８〜１１
に書き込んだあと、多重化回路１２で各符号化データを
ワード単位で多重化する。その時、ワード単位で多重化
しても復号化時に正常に分離できるように、可変長符号
器４〜７から出力される各符号化データのワード数も一
緒に多重化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテレビジョン信号の高能
率符号化装置に用いられる可変長符号化回路及び可変長
復号化回路に関する。

【０００２】

【従来の技術】テレビジョン信号の高能率符号化装置に
用いる可変長符号化回路において、入力データのデータ
速度が速くて可変長符号化の処理速度が間に合わない場
合には、並列処理を行うことがある。その場合、可変長
符号は復号化時に実際に復号を行ってみないとデータの
切れ目が分からないために、単純に画素ごとに並列処理
を行うことができない。

【０００３】符号化時に、例えば第１画素と第２画素の
データを並列処理で可変長符号化して多重化すると、第
２画素の符号化データがどこから始まるかは、第１画素
の符号化データを先に復号化してみないと分からないた
めに、第１画素と第２画素を同時に並列処理で復号する
ことができない。

【０００４】そこで、従来は復号化時に容易にデータの
区切りがわかる画像フレーム単位に並列処理を行ってい
た。

【０００５】図２は従来の可変長符号化回路の例を示す
ブロック図である。ここでは、８ライン単位の４並列処
理で可変長符号化を行う場合について考える。図２にお
いて、入力端子１から入力された画像データは分離回路
１３で８ライン毎に分けられてメモリ回路１４〜１７に
入力される。例えば、第１ライン〜第８ラインのデータ
がメモリ回路１４に、第９ライン〜第１６ラインのデー
タがメモリ回路１５に入力される。３２ライン分のデー
タが８ラインづつメモリ回路１４〜１７に書き込まれた
あと、書き込み速度の１／４の速度で読み出しが行わ
れ、可変長符号器１８〜２１で８ラインづつの４並列処
理で可変長符号化が行われる。可変長符号器１８〜２１
からは、それぞれ８ライン分の符号化データが出力さ
れ、メモリ回路２２〜２５に書き込まれる。多重化回路
２６では、メモリ回路２２〜２５から８ラインづつ順番
に読み出した符号化データを多重化して出力端子２から
出力する。

【０００６】他方、テレビジョン信号の高能率符号化装
置に用いる可変長復号化回路において、入力データのデ
ータ速度が速くて可変長復号化の処理速度が間に合わな
い場合には、並列処理を行うことがある。その場合、可
変長符号は復号化時に実際に復号を行ってみないとデー
タの切れ目が分からないために、単純に画素ごとに並列
処理を行うことができない。そこで、従来はデータの区
切りが容易にわかる画像フレーム単位に並列処理をおこ
なっていた。

【０００７】図６は従来における可変長復号化回路の例
を示すブロック図である。ここでは叙上の符号化回路の
場合と同様に８ライン単位で画像フレームが構成されて
いるとして、８ライン単位の４並列処理で可変長復号化
を行う場合を考える。図６において、入力端子４１から
入力された可変長符号化データは、分離回路５７で画像
フレームを基に８ライン単位に分けられ、メモリ回路５
８〜６１に入力される。例えば、第１ライン〜第８ライ
ンのデータがメモリ回路５８に、第９ライン〜第１６ラ
インのデータがメモリ回路５９に入力される。３２ライ
ン分のデータが８ラインづつメモリ回路５８〜６１に書
き込まれたあと、書き込み速度の１／４の速度で読み出
しが行われ、可変長復号器６２〜６５で８ラインづつ４
並列処理で可変長復号が行われる。可変長復号器６２〜
６５からは、それぞれ８ライン分の復号化されたデータ
が出力され、メモリ回路６６〜６９に書き込まれる。多
重化回路７０では、メモリ回路６６〜６９から読み出し
たデータを８ラインづつ順番に多重化して出力端子６か
ら出力する。

【０００８】

【発明が解決しようとする課題】しかしながら、図２に
示した従来の可変長符号化回路では並列処理するデータ
の単位が大きいために、メモリ回路１４〜１７に大きな
メモリ容量が必要となり、可変長符号化回路の入出力間
の遅延が大きくなることと、回路規模が大きくなるとい
う欠点があった。

【０００９】他方図６に示した従来の可変長復号化回路
においても並列処理するデータの単位が大きいために、
メモリ回路６６〜６９に大きなメモリ容量が必要とな
り、可変長復号化回路の入出力間の遅延が大きくなるこ
とと、回路規模が大きくなるという欠点があった。

【００１０】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規な可変
長符号化、復号化回路を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成する為
に、本発明に係る可変長符号化回路は、入力された画像
データを画素単位にｎ個のデータ列に振り分ける分離回
路と、該分離回路から出力されるｎ個のデータ列をそれ
ぞれ可変長符号化して符号化データとそのワード数情報
を出力するｎ個の可変長符号器と、該可変長符号器から
出力される符号化データを記憶するｎ個のメモリ回路
と、該メモリ回路から出力されるｎ個のデータ列をワー
ド単位に交互に並べ前記可変長符号器から出力されるワ
ード数情報と多重化すると共に前記ｎ個のメモリ回路に
対して読み出しクロックを出力する多重化回路とを備え
て構成される。

【００１２】また、本発明に係る可変長復号化回路は、
画像信号を画素単位にｎ個のグループに分けて可変長符
号化し符号化データのワード毎に交互に多重化された符
号化データに対して多重化されているｎ個の符号化デー
タそれぞれに対するワード数情報を基にｎ個の符号化デ
ータ列に分離してクロック信号と共に出力する分離回路
と、該分離回路から出力されるｎ個の符号化データ列を
前記クロック信号を用いて書き込むｎ個のメモリ回路
と、該ｎ個のメモリ回路から読み出されたｎ個のデータ
列をそれぞれ可変長復号化するｎ個の可変長復号器と、
該可変長復号器から出力されるｎ個の復号データを画素
毎に多重化して通常の画像データの順番に並べる多重化
回路とを備えて構成される。

【００１３】

【実施例】次に本発明をその好ましい各実施例について
図面を参照して説明する。

【００１４】図１は本発明を符号化回路に適用した場合
における可変長符号化回路の一実施例を示すブロック構
成図である。

【００１５】図１を参照するに、入力端子１は画像デー
タが入力される端子であり、分離回路３に接続されてい
る。分離回路３の４つの出力はそれぞれ可変長符号器４
〜７に接続されている。可変長符号器４〜７にはそれぞ
れ２つの出力があり、一方はメモリ回路８〜１１を介し
て多重化回路１２に、もう一方は直接多重化回路１２に
接続されている。多重化回路１２のクロック出力はメモ
リ回路８〜１１に、データ出力は出力端子２にそれぞれ
接続されている。

【００１６】ここで、画像データを画素単位の４並列処
理で可変長符号化する場合を考える。入力端子１から入
力された画像データは、分離回路３で画素ごとに順番に
可変長符号器４〜７に振り分けられる。例えば、第１画
素のデータが可変長符号器４に、第２画素のデータが可
変長符号器５に、第３画素のデータが可変長符号器６
に、第４画素のデータが可変長符号器７にそれぞれ振り
分けられる。可変長符号器４〜７では入力されたデータ
を語長が１〜１６ビットの可変長符号に変換して１６ビ
ットパラレルで出力する。

【００１７】多重化回路１２では可変長符号器４〜７か
ら出力された符号化データを１６ビットのワード単位で
交互に多重化するが、可変長符号器では、例えば語長１
ビットの可変長符号の場合には１６個のデータが入力さ
れて１６ビットの符号化データが１個出力されるし、語
長１６ビットの可変長符号の場合には１個の入力データ
に対して１６ビットの符号化データが１個出力されると
いうように符号化データは連続して出力されないので、
メモリ回路８〜１１に書き込んでから、多重化するタイ
ミングに合わせて読み出す。読み出しクロックは多重化
回路１２で生成してメモリ回路８〜１１に対して出力す
る。メモリ回路８から読み出すデータをＡ１、Ａ２……
…Ａｋ、メモリ回路９から読み出すデータをＢ１、Ｂ２
………Ｂｌ、メモリ回路１０から読み出すデータをＣ
１、Ｃ２………Ｃｍ、メモリ回路１１から読み出すデー
タをＤ１、Ｄ２………Ｄｎとすると、多重化回路１２で
は図４のｆに示すように、 Ａ１、Ｂ１、Ｃ１、Ｄ１、Ａ２、Ｂ２…… の順番に並べて出力する。ｋ、ｌ、ｍ、ｎの値は一般に
は等しくならない。例えば、ｍ＜ｋ、ｍ＜ｌ、ｍ＜ｎと
すると、多重化データは、 ……Ａｍ、Ｂｍ、Ｃｍ、Ｄｍ、Ａｍ＋１、Ｃｍ＋１、Ｄ
ｍ＋１…… となる。この場合、受信側でｋ、ｌ、ｍ、ｎの値がわか
らないと、このデータを、 ……Ａｍ、Ｂｍ、Ｃｍ、Ｄｍ、Ａｍ＋１、Ｂｍ＋１、Ｃ
ｍ＋１、Ｄｍ＋１…… と解釈してしまうので、各符号化データのワード数であ
るｋ、ｌ、ｍ、ｎの値も符号化データと共に多重化して
伝送する。

【００１８】図３は多重化回路１２の一構成例を示すブ
ロック図である。図３において、入力端子１２０〜１２
３はメモリ回路８〜１１から出力される符号化データが
入力される端子であり、選択回路２７のデータ入力に接
続されている。入力端子１２４〜１２７は可変長符号器
４〜７から出力される符号化データのワード数が入力さ
れる端子であり、それぞれ計数回路２９〜３２および選
択回路２８の５つのデータ入力のうちの４つの入力に接
続されている。選択回路２８の残りの１つの入力は選択
回路２７の出力が接続されている。計数回路２９〜３２
の出力は制御信号発生回路３３とクロック生成回路３４
に接続されている。制御信号発生回路３３の出力は選択
回路２７の選択制御入力に、クロック生成回路３４の出
力は計数回路２９〜３２のクロック入力及び出力端子１
２８にそれぞれ接続され、選択回路２８の出力は出力端
子１２９に接続されている。

【００１９】図３において、計数回路２９〜３２は通常
“Ｌ”レベルが出力されているが、計数値がそれぞれ入
力端子１２４〜１２７から入力されたデータワード数を
越えると“Ｈ”レベルが出力される。計数回路２９〜３
２の出力パターンによって、制御信号発生回路３３から
選択回路２７の選択制御信号が出力される。メモリ回路
８〜１１に対して出力する読み出しクロックは、クロッ
ク生成回路３４で作られて出力端子１２８から出力され
る。可変長符号器４〜７は可変長符号化回路の入出力デ
ータに対するクロックの４分周クロックで処理されてい
るので、符号化データの多重化開始時点ではクロック生
成回路３４から４分周クロックが出力される。計数回路
２９〜３２からの出力信号が１個“Ｈ”レベルになると
クロック生成回路３４からは３分周クロックが出力さ
れ、２個“Ｈ”レベルになると２分周クロック、３個
“Ｈ”レベルになると分周無しのクロック、４個“Ｈ”
レベルになると符号化データが終了したということでク
ロック停止になる。

【００２０】図４は図３の多重化回路の動作を示すタイ
ムチャートである。ａは可変長符号化回路の入出力デー
タに対するクロック、ｂ〜ｅはそれぞれ計数回路２９〜
３２の出力、ｆは選択回路２８の出力信号、ｇはクロッ
ク生成回路３４から出力されるクロックをそれぞれ示し
ている。ｆにおいて、最初、選択回路２８で入力端子１
２４〜１２７から入力される符号化データのワード数
ｋ、ｌ、ｍ、ｎが選択され、時刻ｔ１から選択回路２７
より出力される符号化データが選択される。

【００２１】図４ではｋ＝５、ｌ＝３、ｍ＝１、ｎ＝３
の例を示しており、時刻ｔ１で計数回路２９〜３２には
ｋ、ｌ、ｍ、ｎの値がセットされる。この時、ｂ〜ｅは
“Ｌ”レベルとなり、ｆはＡ１、Ｂ１、Ｃ１、Ｄ１が出
力される。ｔ２で計数回路２９〜３２がカウントアップ
され、ｄのみ“Ｈ”レベルになる。ｂ〜ｅのパターンに
より制御信号発生回路３３から選択回路２７の選択制御
信号が出力され、選択回路２７でＡ２、Ｂ２、Ｄ２が選
択されてｆに出力される。ｂ〜ｅのうちｄのみ“Ｈ”レ
ベルなので、クロック生成回路３４からはｇに示すよう
に、ｔ２からａのクロックで３クロック後のｔ３に３分
周クロックが出力される。以下同様にしてＡ３、Ｂ３、
Ｄ３、Ａ４、Ａ５が出力される。

【００２２】次に本発明に係る復号化回路について説明
する。

【００２３】図５は本発明を復号化回路に適用した場合
における可変長復号化回路の一実施例を示すブロック構
成図である。

【００２４】図５を参照するに、可変長符号化データが
入力される入力端子４１および可変長符号化データに含
まれる４種類のデータの各ワード数が入力される入力端
子４２〜４５は分離回路４７に接続されている。分離回
路４７の４つのデータ出力および４つのクロック出力は
それぞれメモリ回路４８〜５１に接続されている。メモ
リ回路４８〜５１の出力は可変長復号器５２〜５５にそ
れぞれ接続され、可変長復号器５２〜５５の出力は多重
化回路５６に接続されている。多重化回路５６の出力は
出力端子４６に接続されている。

【００２５】ここで、画像データを叙上の符号化回路と
同様に、画素単位に４並列処理で可変長復号化する場合
を考える。図５の可変長復号回路で可変長復号を行うた
めには、符号化時にも画素単位の４並列処理を行ってワ
ード単位で多重化しておく必要がある。図７は、入力端
子４１に入力される可変長符号化データのフォーマット
を示す。可変長符号化データは並列処理された４つのグ
ループＡ、Ｂ、Ｃ、Ｄに分けられ、各グループのデータ
がワード毎に交互に多重化されている。グループは画素
単位に分けられていて、グルーブＡは第１、第５、第９
……画素、グループＢは第２、第６、第１０……画素、
グルーブＣは第３、第７、第１１……画素、グルーブＤ
は第４、第８、第１２……画素というように、それぞれ
４画素おきのデータを可変長符号化したものである。

【００２６】各グループのデータのワード数がそれぞれ
入力端子４２〜４５から入力される。分離回路４７で
は、後で説明するようにこのワード数を使って入力され
た可変長復号化データを各グループに分け、メモリ回路
４８〜５１に対して書き込みクロックと共に出力する。
可変長復号器５２〜５５ではメモリ回路４８〜５１から
読み出された各グループの可変長符号化データを入力端
子４１から入力されたデータの速度の１／４の速度で復
号化する。ここで用いる可変長符号の語長を１〜１６ビ
ットとすると、１画素分のデータを復号化するのに読み
込むデータ量が１〜１６ビットの範囲で変化するので、
メモリ回路４８〜５１ではそのデータ転送速度の変換を
行っている。

【００２７】可変長復号器５２〜５５から出力された復
号化データは、多重化回路５６で画素単位に多重化され
て出力端子４６から出力される。すなわち、可変長復号
器５２で復号化したグループＡの第１画素の次に、可変
長復号器５３で復号化したグループＢの第２画素、可変
長復号器５４で復号化したグループＣの第３画素、可変
長復号器５５で復号化したグループＤの第４画素の順で
多重化していく。これは、画素単位の多重化であるの
で、従来のようなメモリ回路は必要なくなる。

【００２８】図８は分離回路４７の一構成例を示すブロ
ック図である。図８において、入力端子７０１は可変長
符号化データが入力される端子であり、スイッチ７１に
接続されている。入力端子７０２〜７０５は可変長符号
化データで多重化されている各グループの符号化データ
のワード数が入力される端子であり、計数回路７２〜７
５に接続されている。計数回路７２〜７５の出力は制御
信号発生回路７６とクロック生成回路７７に接続されて
いる。制御信号発生回路７６の出力はスイッチ７１の制
御信号入力に接続されている。クロック生成回路７７の
５つの出力のうち、１つは計数回路７２〜７５のクロッ
ク入力に、残りの４つはそれぞれ出力端子７１０〜７１
３に接続されている。

【００２９】図８において、計数回路７２〜７５は通常
“Ｌ”レベルが出力されているが、計数値がそれぞれ入
力端子７０２〜７０５から入力されたワード数を越える
と“Ｈ”レベルになる。計数回路７２〜７５の出力パタ
ーンによって、制御信号発生回路７６からスイッチ７１
の制御信号が出力される。メモリ回路４８〜５１に対し
て出力する書き込みクロックはクロック生成回路７７で
作られて出力端子７１０〜７１３から出力される。ま
た、計数回路７２〜７５に対するクロックもクロック生
成回路７７で作られる。

【００３０】図９は図８の分離回路の動作を示すタイム
チャートである。ａは入力される可変長符号化データ、
ｂは入力される可変長符号化データに対するクロック、
ｃ〜ｆはそれぞれ計数回路７２〜７５の出力信号、ｇは
制御信号発生回路３６の出力信号、ｈ〜ｋはそれぞれ出
力端子７１０〜７１３から出力されるクロック、ｌはク
ロック生成回路７７から計数回路７２〜７５に対して出
力されるクロックである。ここでは、グループＡ〜Ｄの
各データのワード数を前述した符号化回路と同様に５、
３、１、３とする。

【００３１】時刻ｔ１で計数回路７２〜７５には各グル
ープのデータのワード数がセットされる。この時、ｃ〜
ｆは“Ｌ”レベルとなり、ｇはＳａ、Ｓｂ、Ｓｃ、Ｓｄ
が順番に出力される。ここで、Ｓａはスイッチ７１を出
力端子７０６に接続する制御信号、Ｓｂはスイッチ７１
を出力端子７０７に接続する制御信号、Ｓｃはスイッチ
７１を出力端子７０８に接続する制御信号、Ｓｄはスイ
ッチ７１を出力端子７０９に接続する制御信号である。
制御信号発生回路７６はｂのクロックに対して４分周ク
ロックを生成してｌに出力すると共に、出力端子７０６
〜７０９から出力されるデータがメモリ回路４８〜５１
で読み込めるタイミングでｈ〜ｋを出力する。ｔ２で計
数回路７２〜７５がカウントアップされ、ｅのみ“Ｈ”
レベルになる。ｃ〜ｆのパターンにより制御信号発生回
路７６からスイッチ７１の制御信号ｇが出力され、スイ
ッチ７１でＡ２、Ｂ２、Ｄ２がそれぞれ出力端子７０
６、７０７、７０９から出力されるように接続される。
ｃ〜ｆのうちｅのみ“Ｈ”レベルなので、クロック生成
回路７７からはｂのクロックに対する３分周クロックが
生成され、ｈ〜ｌに示すタイミングで出力される。以下
同様にしてＡ３、Ｂ３、Ｄ３、Ａ４、Ａ５が分離されて
出力される。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
処理速度を下げるために可変長符号化を並列処理で行う
場合に、画素単位で並列処理を行うことにより、周辺の
メモリ回路のメモリ容量を減らすことが可能となり、処
理遅延時間および回路規模を削減できるという効果が得
られる。

【図面の簡単な説明】

【図１】本発明に係る可変長符号化回路の一実施例を示
すブロック構成図である。

【図２】従来における可変長符号化回路の一例を示すブ
ロック図である。

【図３】図１に示した多重化回路１２の一具体例を示す
ブロック構成図である。

【図４】図３に示した多重化回路１２の動作を説明する
タイミングチャートである。

【図５】本発明に係る可変長復号化回路の一実施例を示
すブロック構成図である。

【図６】従来における可変長復号化回路の一例を示すブ
ロック図である。

【図７】図５に示した可変長復号化回路に入力される可
変長符号化データのフォーマットを示す図である。

【図８】図５に示した分離回路４７の一具体例を示すブ
ロック構成図である。

【図９】図８に示した分離回路４７の動作を説明するタ
イミングチャートである。

【符号の説明】

１…入力端子 ２…出力端子 ３、１３…分離回路 ４〜７、１８〜２１…可変長符号器 ８〜１１、１４〜１７、２２〜２５…メモリ回路 １２、２６…多重化回路 ２７、２８…選択回路 ２９〜３２…計数回路 ３３…制御信号発生回路 ３４…クロック生成回路 ４１〜４５…入力端子 ４６…出力端子 ４７、５７…分離回路 ４８〜５１、５８〜６１、６６〜６９…メモリ回路 ５２〜５５、６２〜６５…可変長復号器 ５６、７０…多重化回路 ７１…スイッチ ７２〜７５…計数回路 ７６…制御信号発生回路 ７７…クロック生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力された画像データを画素単位にｎ個
   のデータ列に振り分ける分離回路と、該分離回路から出
   力されるｎ個のデータ列をそれぞれ可変長符号化して符
   号化データとそのワード数情報を出力するｎ個の可変長
   符号器と、該可変長符号器から出力される符号化データ
   を記憶するｎ個のメモリ回路と、該メモリ回路から出力
   されるｎ個のデータ列をワード単位に交互に並べ前記可
   変長符号器から出力されるワード数情報と多重化すると
   共に前記ｎ個のメモリ回路に対して読み出しクロックを
   出力する多重化回路とを備えることを特徴とする可変長
   符号化回路。
2. 【請求項２】 前記多重化回路は、入力されたｎ個の符
   号化データから１個を選択する第１の選択回路と、符号
   化データのワード数と前記第１の選択回路の出力を入力
   する第２の選択回路と、前記ワード数を入力して計数す
   るｎ個の計数回路と、該ｎ個の計数回路の出力を入力
   し、該出力パターンにより選択制御信号を前記第１の選
   択回路に出力する制御信号発生回路と、前記ｎ個の計数
   回路の出力を入力し前記ｎ個のメモリ回路の読み出しク
   ロックを発生するクロック生成回路とを有することを更
   に特徴とする請求項１に記載の可変長符号化回路。
3. 【請求項３】 画像信号を画素単位にｎ個のグループに
   分けて可変長符号化し符号化データのワード毎に交互に
   多重化された符号化データに対して多重化されているｎ
   個の符号化データそれぞれに対するワード数情報を基に
   ｎ個の符号化データ列に分離してクロック信号と共に出
   力する分離回路と、該分離回路から出力されるｎ個の符
   号化データ列を前記クロック信号を用いて書き込むｎ個
   のメモリ回路と、該ｎ個のメモリ回路から読み出された
   ｎ個のデータ列をそれぞれ可変長復号化するｎ個の可変
   長復号器と、該可変長復号器から出力されるｎ個の復号
   データを画素毎に多重化して通常の画像データの順番に
   並べる多重化回路とを備えることを特徴とする可変長復
   号化回路。