JPH04298164A - ファクシミリ装置用データ圧縮/解凍回路 - Google Patents
ファクシミリ装置用データ圧縮/解凍回路Info
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- JPH04298164A JPH04298164A JP3250316A JP25031691A JPH04298164A JP H04298164 A JPH04298164 A JP H04298164A JP 3250316 A JP3250316 A JP 3250316A JP 25031691 A JP25031691 A JP 25031691A JP H04298164 A JPH04298164 A JP H04298164A
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- 230000008859 change Effects 0.000 claims abstract description 34
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 239000000872 buffer Substances 0.000 claims description 24
- 230000006837 decompression Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 7
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- 238000010586 diagram Methods 0.000 description 20
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/005—Statistical coding, e.g. Huffman, run length coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、ファクシミリ装置用デ
ータ圧縮/解凍回路に関し、さらに詳しくは、ほとんど
全てがソフトウェアに取り入れられるというより、ハー
ドウェア志向で、かつシングル・チップに集積可能なデ
ータ圧縮/解凍に関する。
ータ圧縮/解凍回路に関し、さらに詳しくは、ほとんど
全てがソフトウェアに取り入れられるというより、ハー
ドウェア志向で、かつシングル・チップに集積可能なデ
ータ圧縮/解凍に関する。
【0002】
【従来の技術】ファクシミリ技術分野の当業者には周知
のように、世界中のファクシミリ装置が互いに通信でき
るように、すべての送信は規格化されている。すべての
ファクシミリ装置は送信すべき情報を、受信時に適切な
ファクシミリ装置により復号可能な標準符号化情報に変
換する必要がある。
のように、世界中のファクシミリ装置が互いに通信でき
るように、すべての送信は規格化されている。すべての
ファクシミリ装置は送信すべき情報を、受信時に適切な
ファクシミリ装置により復号可能な標準符号化情報に変
換する必要がある。
【0003】国際的な通信グループであるCCITTは
、ファクシミリ装置のさまざまなグループに対する規格
を設定している。現在、ほとんどのファクシミリ装置は
グループ3(G3)に属するので、このG3がもっとも
重要なグループである。グループ3には、モディファイ
ド・ハフマン(modified Huffman:M
H)コーディングおよびモディファイド・リード(mo
dified Read :MR)コーディングが含ま
れる。
、ファクシミリ装置のさまざまなグループに対する規格
を設定している。現在、ほとんどのファクシミリ装置は
グループ3(G3)に属するので、このG3がもっとも
重要なグループである。グループ3には、モディファイ
ド・ハフマン(modified Huffman:M
H)コーディングおよびモディファイド・リード(mo
dified Read :MR)コーディングが含ま
れる。
【0004】従来のファクシミリ装置では、圧縮または
コーディングは、比較的標準的な専用CPUまたはマイ
クロプロセッサにおいてソフトウェア手順を実行するこ
とにより行なわれる。解凍またはデコーディングは、同
じCPUまたはマイクロプロセッサにおいて実質的に逆
の手順を実行することにより行なわれる。
コーディングは、比較的標準的な専用CPUまたはマイ
クロプロセッサにおいてソフトウェア手順を実行するこ
とにより行なわれる。解凍またはデコーディングは、同
じCPUまたはマイクロプロセッサにおいて実質的に逆
の手順を実行することにより行なわれる。
【0005】
【発明が解決しようとする課題】従来のソフトウェア手
順における大きな問題は、これらの手順を書くのが非常
に複雑で、CPUまたはマイクロプロセッサに内蔵させ
るのが困難であることである。また、ソフトウェア手順
は、一度に1つのステップしか実行できず、複数の関連
ステップを一度に実行させることはできない。そのため
、ソフトウェア処理のクロック周波数は、極めて高くな
ければ所望の速度を得ることができない。さらに、専用
CPUを使用するので実際のハードウェアは比較的高価
になる。
順における大きな問題は、これらの手順を書くのが非常
に複雑で、CPUまたはマイクロプロセッサに内蔵させ
るのが困難であることである。また、ソフトウェア手順
は、一度に1つのステップしか実行できず、複数の関連
ステップを一度に実行させることはできない。そのため
、ソフトウェア処理のクロック周波数は、極めて高くな
ければ所望の速度を得ることができない。さらに、専用
CPUを使用するので実際のハードウェアは比較的高価
になる。
【0006】本発明の目的は、製造経費が安く、製造し
やすいファクシミリ装置用の新規の改善されたデータ圧
縮/解凍回路を提供することである。
やすいファクシミリ装置用の新規の改善されたデータ圧
縮/解凍回路を提供することである。
【0007】本発明の別の目的は、従来のソフトウェア
志向のファクシミリ送信システムと少なくとも同じくら
い高速で動作する、ファクシミリ送信用の新規の改善さ
れたハードウェア志向のデータ圧縮/解凍回路を提供す
ることである。
志向のファクシミリ送信システムと少なくとも同じくら
い高速で動作する、ファクシミリ送信用の新規の改善さ
れたハードウェア志向のデータ圧縮/解凍回路を提供す
ることである。
【0008】さらに、本発明の目的は、単一半導体チッ
プに簡単に集積可能であり、かつすべてのG3送信で動
作する、ファクシミリ送信用の新規の改善されたデータ
圧縮/解凍回路を提供することである。
プに簡単に集積可能であり、かつすべてのG3送信で動
作する、ファクシミリ送信用の新規の改善されたデータ
圧縮/解凍回路を提供することである。
【0009】
【課題を解決するための手段】これらおよびその他の目
的は、データ圧縮/解凍装置によって実現され、このデ
ータ圧縮/解凍装置は、すべてのG3方式と少なくとも
一部のG4方式を含む複数の可能なコーディング方式か
ら特定のコーディング方式を選択する制御レジスタ,そ
の他の装置の動作のシーケンスおよびタイミングを、選
択されたコーディング方式に従って制御するアルゴリズ
ミック・ステート・マシーン(ASM),色変化を検出
する画素変化検出装置,色変化検出によって制御される
ラン・レングス(run length)・レジスタ,
ラン・レングス・データを標準ファクシミリ・コードに
符号化するエンコーダ,受信されたデータを復号化する
2進樹(binarytree) を具現するデコーダ
および符号化された情報の出力ビットを所定のバイトに
配列させるバッファによって構成される。縦モード・イ
ンジケータも内蔵され、装置がMRモードまたはMMR
モードで動作している場合に、特定の縦動作モードを示
す出力を与える。
的は、データ圧縮/解凍装置によって実現され、このデ
ータ圧縮/解凍装置は、すべてのG3方式と少なくとも
一部のG4方式を含む複数の可能なコーディング方式か
ら特定のコーディング方式を選択する制御レジスタ,そ
の他の装置の動作のシーケンスおよびタイミングを、選
択されたコーディング方式に従って制御するアルゴリズ
ミック・ステート・マシーン(ASM),色変化を検出
する画素変化検出装置,色変化検出によって制御される
ラン・レングス(run length)・レジスタ,
ラン・レングス・データを標準ファクシミリ・コードに
符号化するエンコーダ,受信されたデータを復号化する
2進樹(binarytree) を具現するデコーダ
および符号化された情報の出力ビットを所定のバイトに
配列させるバッファによって構成される。縦モード・イ
ンジケータも内蔵され、装置がMRモードまたはMMR
モードで動作している場合に、特定の縦動作モードを示
す出力を与える。
【0010】
【実施例】図1および図2において、本発明を具現する
具体的なデータ圧縮/解凍装置10を示す。図1は、装
置10のさまざまな構成要素間の情報および信号の概略
フローを示す簡略ブロック図である。図2は、集積回路
形式における実際の接続を示す。 概して、制御レジ
スタ12を用いて、さまざまなG3コーディング方式ま
たは少なくとも一部の既知のG4コーディング方式から
特定のコーディング方式を選択する。アルゴリズミック
・ステート・マシーン(ASM)14にはマイクロコー
ドがロードされており、このマイクロコードは、選択さ
れた特定のコーディング方式に従って、装置10のその
他の素子を制御するために用いられる。画素変化検出レ
ジスタ(PCDR)16は、画素間の色(白/黒)変化
を検出し、ラン・レングス・レジスタ18を制御するた
めに用いられる。このラン・レングス・レジスタ18は
、画素変化間の画素数を計数する。ラン・レングスはエ
ンコーダ20に供給され、このエンコーダ20は正式の
CCITT規格に準拠してラン・レングスを符号化する
。 符号化された信号と符号化されたデータとは出力バッフ
ァ22に送られ、この出力バッファ22はデジタル出力
信号を装置10のデータ・バスで利用可能な情報バイト
に配列させる。
具体的なデータ圧縮/解凍装置10を示す。図1は、装
置10のさまざまな構成要素間の情報および信号の概略
フローを示す簡略ブロック図である。図2は、集積回路
形式における実際の接続を示す。 概して、制御レジ
スタ12を用いて、さまざまなG3コーディング方式ま
たは少なくとも一部の既知のG4コーディング方式から
特定のコーディング方式を選択する。アルゴリズミック
・ステート・マシーン(ASM)14にはマイクロコー
ドがロードされており、このマイクロコードは、選択さ
れた特定のコーディング方式に従って、装置10のその
他の素子を制御するために用いられる。画素変化検出レ
ジスタ(PCDR)16は、画素間の色(白/黒)変化
を検出し、ラン・レングス・レジスタ18を制御するた
めに用いられる。このラン・レングス・レジスタ18は
、画素変化間の画素数を計数する。ラン・レングスはエ
ンコーダ20に供給され、このエンコーダ20は正式の
CCITT規格に準拠してラン・レングスを符号化する
。 符号化された信号と符号化されたデータとは出力バッフ
ァ22に送られ、この出力バッファ22はデジタル出力
信号を装置10のデータ・バスで利用可能な情報バイト
に配列させる。
【0011】デコーダ24は装置10に内蔵されて、デ
ータ・バス上の被送信データを受け取り、画素に変換す
るように接続されている。また、装置10は、MRまた
はMMRコード方式で動作する縦モード・インジケータ
を含む。図2には、ASM14と共に動作するループ・
カウンタ28と、MHブロック・コーディング方式で情
報ブロックを表示するインジケータ30とが示されてい
る。
ータ・バス上の被送信データを受け取り、画素に変換す
るように接続されている。また、装置10は、MRまた
はMMRコード方式で動作する縦モード・インジケータ
を含む。図2には、ASM14と共に動作するループ・
カウンタ28と、MHブロック・コーディング方式で情
報ブロックを表示するインジケータ30とが示されてい
る。
【0012】具体的な素子を示すさまざまな図面につい
て、本発明の完全な理解を図るため以下に詳細に説明す
る。当然ながら、本明細書で開示する具体的な実施例は
、理解しやすいように個々の回路によって表される素子
に分けられている。装置10は、1つの集積回路に内蔵
されるように設計されており、そのため外見および/ま
たは配置が若干異なることがある。
て、本発明の完全な理解を図るため以下に詳細に説明す
る。当然ながら、本明細書で開示する具体的な実施例は
、理解しやすいように個々の回路によって表される素子
に分けられている。装置10は、1つの集積回路に内蔵
されるように設計されており、そのため外見および/ま
たは配置が若干異なることがある。
【0013】図3において、制御レジスタ12の概略図
が示されている。制御レジスタ12は、8ビットのフリ
ップフロップ・レジスタ32を有し、このレジスタ32
は、8ライン・データ上の選択信号に応答して、6本の
出力ラインのうち1つ以上のラインに所望の制御信号を
与える。制御信号は、装置10の残りのすべての素子に
タイミング信号として供給され、用いられる特定の制御
信号は選択されたコーディング方式によって異なる。バ
ス型システムと共に用いられるバッファ34は、6本の
出力ライン上の制御信号をデータ・バスに供給するため
に用いられる。この回路の動作は簡単であるため、さら
に詳細な説明は必要ない。
が示されている。制御レジスタ12は、8ビットのフリ
ップフロップ・レジスタ32を有し、このレジスタ32
は、8ライン・データ上の選択信号に応答して、6本の
出力ラインのうち1つ以上のラインに所望の制御信号を
与える。制御信号は、装置10の残りのすべての素子に
タイミング信号として供給され、用いられる特定の制御
信号は選択されたコーディング方式によって異なる。バ
ス型システムと共に用いられるバッファ34は、6本の
出力ライン上の制御信号をデータ・バスに供給するため
に用いられる。この回路の動作は簡単であるため、さら
に詳細な説明は必要ない。
【0014】図4において、ASM14の概略図を示す
。装置10のその他の素子の動作を制御するマイクロプ
ログラムは、ASM14において書かれ、保存されてい
る。この具体的な実施例では、マイクロプログラムは、
7ビットのマイクロアドレス・フィールドを有するマイ
クロコードから成る。1ビットを用いて、ジャンプまた
は次アドレスを選択し、5ビットを用いて比較すべき入
力信号の種類を選択する。この比較の結果を用いて、次
のマイクロアドレスに使用すべきジャンプアドレスまた
は次アドレスを判定する。マイクロコードの残りの部分
は、各個別ブロックを制御する出力コマンド信号から成
る。全部で、19のコマンド信号がある。ASM14は
、制御レジスタ12からスターと信号を受け取る。コー
ディングはライン単位で行なわれ、そのためASM14
は、各ラインがコーディングされた後にスタート(再ス
タート)信号を受け取らなければならない。
。装置10のその他の素子の動作を制御するマイクロプ
ログラムは、ASM14において書かれ、保存されてい
る。この具体的な実施例では、マイクロプログラムは、
7ビットのマイクロアドレス・フィールドを有するマイ
クロコードから成る。1ビットを用いて、ジャンプまた
は次アドレスを選択し、5ビットを用いて比較すべき入
力信号の種類を選択する。この比較の結果を用いて、次
のマイクロアドレスに使用すべきジャンプアドレスまた
は次アドレスを判定する。マイクロコードの残りの部分
は、各個別ブロックを制御する出力コマンド信号から成
る。全部で、19のコマンド信号がある。ASM14は
、制御レジスタ12からスターと信号を受け取る。コー
ディングはライン単位で行なわれ、そのためASM14
は、各ラインがコーディングされた後にスタート(再ス
タート)信号を受け取らなければならない。
【0015】ASM14の素子および動作は簡単であり
、当業者には明らかであるので、素子ごとにさらに説明
する必要はないように思われる。さらに、図5において
概略的に示されるループ・カウンタ28は、コマンド計
数信号をASM14に供給するだけの4ステージ・リッ
プル・カウンタ36から成り、この実施例では「ループ
=6」出力のみを用いている。また、図6のインジケー
タ回路は、MHブロック動作の出力を行なうために用い
られる。
、当業者には明らかであるので、素子ごとにさらに説明
する必要はないように思われる。さらに、図5において
概略的に示されるループ・カウンタ28は、コマンド計
数信号をASM14に供給するだけの4ステージ・リッ
プル・カウンタ36から成り、この実施例では「ループ
=6」出力のみを用いている。また、図6のインジケー
タ回路は、MHブロック動作の出力を行なうために用い
られる。
【0016】図7は、画素変化検出レジスタ(PCDR
)16の概略図である。PCDR16は、図8で概略的
に示されているライン幅レジスタ38と,図9で概略的
に示されているコントローラ40と,図10〜図14に
それぞれ概略的に示されている5つの画素変化検出レジ
スタ42〜46とから成る。ライン幅レジスタ38は、
PCDR16でシフトされる画像データを連続的に計数
し、ラスト・バイト信号をコントローラ40に与え、さ
らにフリップフロップ48を介してラスト・ビット信号
出力を与える。レジスタ42,43はMH符号化モード
で用いられ、色変化を探す。レジスタ42,43がシフ
トするたびに、画像データに色変化がないかチェックさ
れる。色変化が生じるたびに、信号がASM14に供給
される。上述のように、コーディングはライン単位に行
なわれるので、1本のラインがレジスタ42,43でシ
フトされ、その後ASM14が手順全体を再スタートす
る。
)16の概略図である。PCDR16は、図8で概略的
に示されているライン幅レジスタ38と,図9で概略的
に示されているコントローラ40と,図10〜図14に
それぞれ概略的に示されている5つの画素変化検出レジ
スタ42〜46とから成る。ライン幅レジスタ38は、
PCDR16でシフトされる画像データを連続的に計数
し、ラスト・バイト信号をコントローラ40に与え、さ
らにフリップフロップ48を介してラスト・ビット信号
出力を与える。レジスタ42,43はMH符号化モード
で用いられ、色変化を探す。レジスタ42,43がシフ
トするたびに、画像データに色変化がないかチェックさ
れる。色変化が生じるたびに、信号がASM14に供給
される。上述のように、コーディングはライン単位に行
なわれるので、1本のラインがレジスタ42,43でシ
フトされ、その後ASM14が手順全体を再スタートす
る。
【0017】MR/MMR符号化モードでは、基準デー
タ・ラインはレジスタ42,43に入れられ、符号化す
べき画像データ・ラインはレジスタ44,45,46に
入れられる。コントローラ40は、完全な基準データ・
ラインと完全な画像データ・ラインが同時にレジスタで
シフトされるように、レジスタ42〜46を制御する。 両方のラインの色変化が比較され、この比較を示す信号
がVMI26とASM14とに送られる。
タ・ラインはレジスタ42,43に入れられ、符号化す
べき画像データ・ラインはレジスタ44,45,46に
入れられる。コントローラ40は、完全な基準データ・
ラインと完全な画像データ・ラインが同時にレジスタで
シフトされるように、レジスタ42〜46を制御する。 両方のラインの色変化が比較され、この比較を示す信号
がVMI26とASM14とに送られる。
【0018】図15は、ラン・レングス・レジスタ18
の概略図であり、このラン・レングス・レジスタ18は
、直列に接続された3つの4ステージ・リップル・カウ
ンタ50,51,52から成り、いくつかの異なる動作
モード(例えば、1728ビット・ライン,2560ビ
ット・ラインなど)で1本のライン全体を計数すること
ができる。ラン・レングス・レジスタ18は、それぞれ
が1バイトの画像データを表すクロック信号を受け取り
、ラインの開始からあるいは各色変化後に画像データを
計数し始める。ラン・レングス・レジスタ18は、AS
M14からのコマンドに応答して、(PCDR16によ
って検出された)各色変化が発生した時点で計数を停止
する。隣接する色変化間の画像データのバイト数を示す
ラン・レングス信号は、レジスタ18によってエンコー
ダ20に供給される。
の概略図であり、このラン・レングス・レジスタ18は
、直列に接続された3つの4ステージ・リップル・カウ
ンタ50,51,52から成り、いくつかの異なる動作
モード(例えば、1728ビット・ライン,2560ビ
ット・ラインなど)で1本のライン全体を計数すること
ができる。ラン・レングス・レジスタ18は、それぞれ
が1バイトの画像データを表すクロック信号を受け取り
、ラインの開始からあるいは各色変化後に画像データを
計数し始める。ラン・レングス・レジスタ18は、AS
M14からのコマンドに応答して、(PCDR16によ
って検出された)各色変化が発生した時点で計数を停止
する。隣接する色変化間の画像データのバイト数を示す
ラン・レングス信号は、レジスタ18によってエンコー
ダ20に供給される。
【0019】MH動作モードでは、ラン・レングス信号
は、図18に概略的に示されるエンコーダ・ルックアッ
プ・テーブル54に直接供給される。ルックアップ・テ
ーブル54は、3つのEROM55,56,57から成
る。ルックアップ・テーブル54は標準CCITT送信
コードを含み、異なるホワイト・ラン・レングスとブラ
ック・ラン・レングスとを保存する2つの部分に分割さ
れている。そのコードを表I(図42および図43)に
示す。各ラン・レングス信号は、そのラン・レングスと
色を表す特定の保存されたコード・ワードをアドレス指
定するために用いられ、このアドレス指定されたコード
・ワードは、ルックアップ・テーブル54からバッファ
22に供給される。表Iからわかるように、コード・ワ
ードの語長は、2ビットから13ビットまであり、8ビ
ットのレングス指示ワードがルックアップ・テーブル5
4内で生成され、コード・ワードがバッファ22に供給
される際にそのコード・ワードに付けられる。
は、図18に概略的に示されるエンコーダ・ルックアッ
プ・テーブル54に直接供給される。ルックアップ・テ
ーブル54は、3つのEROM55,56,57から成
る。ルックアップ・テーブル54は標準CCITT送信
コードを含み、異なるホワイト・ラン・レングスとブラ
ック・ラン・レングスとを保存する2つの部分に分割さ
れている。そのコードを表I(図42および図43)に
示す。各ラン・レングス信号は、そのラン・レングスと
色を表す特定の保存されたコード・ワードをアドレス指
定するために用いられ、このアドレス指定されたコード
・ワードは、ルックアップ・テーブル54からバッファ
22に供給される。表Iからわかるように、コード・ワ
ードの語長は、2ビットから13ビットまであり、8ビ
ットのレングス指示ワードがルックアップ・テーブル5
4内で生成され、コード・ワードがバッファ22に供給
される際にそのコード・ワードに付けられる。
【0020】本装置は、すべてのステップがソフトウェ
アを用いて動作を制御する専用CPUで実行される従来
のファクシミリ装置に対して、大きな利点を有すること
に注目されたい。このような従来のシステムでは、一度
に1つのステップしか実行できない。例えば、ソフトウ
ェアは、CPUに対して次の色変化を判定させる第1ス
テップを有していなければならず、この第1ステップが
完了した後に、第2ステップが色変化間のラン・レング
ス測定を指示する。本発明による装置では、これら2つ
のステップがほぼ同時に実行される。すなわち、PCD
R16とラン・レングス・レジスタ18とが同時に動作
する。同様に、本明細書で説明される他の回路の多くは
、重複モードで少なくとも部分的に動作することにより
、コーディング/デコーディング時間全体を短縮してい
る。
アを用いて動作を制御する専用CPUで実行される従来
のファクシミリ装置に対して、大きな利点を有すること
に注目されたい。このような従来のシステムでは、一度
に1つのステップしか実行できない。例えば、ソフトウ
ェアは、CPUに対して次の色変化を判定させる第1ス
テップを有していなければならず、この第1ステップが
完了した後に、第2ステップが色変化間のラン・レング
ス測定を指示する。本発明による装置では、これら2つ
のステップがほぼ同時に実行される。すなわち、PCD
R16とラン・レングス・レジスタ18とが同時に動作
する。同様に、本明細書で説明される他の回路の多くは
、重複モードで少なくとも部分的に動作することにより
、コーディング/デコーディング時間全体を短縮してい
る。
【0021】また、エンコーダ20はMRコード発生器
58を有し、このMRコード発生器58を図17に概略
的に示す。MRコーディング方式では、MHコーディン
グ方式を用いて最初の画像データ・ラインが符号化され
、それ以降の画像データ・ラインが前のラインと比較さ
れる。従って、MR方式は、基準ラインと画像データ・
ラインとを同時に比較する2次元方式である。ついで、
MHコーディングとライン間の差の記述との合成である
コードが生成され、基準ラインの複製が生成され、デコ
ーディング中に符号化ラインと一致するように変更され
る。デコーダがMHコードまたはMRコードが送信され
ていること判断できるようにMRコードは特に設計され
ている。そのため、デコーダはMHまたはMRコーディ
ング方式で動作するように制御するだけでよい。
58を有し、このMRコード発生器58を図17に概略
的に示す。MRコーディング方式では、MHコーディン
グ方式を用いて最初の画像データ・ラインが符号化され
、それ以降の画像データ・ラインが前のラインと比較さ
れる。従って、MR方式は、基準ラインと画像データ・
ラインとを同時に比較する2次元方式である。ついで、
MHコーディングとライン間の差の記述との合成である
コードが生成され、基準ラインの複製が生成され、デコ
ーディング中に符号化ラインと一致するように変更され
る。デコーダがMHコードまたはMRコードが送信され
ていること判断できるようにMRコードは特に設計され
ている。そのため、デコーダはMHまたはMRコーディ
ング方式で動作するように制御するだけでよい。
【0022】CCITTは、MRコーディング方式にお
ける基準ラインとデータ・ラインとの間のさまざまな相
違またはモードを慎重に規定している。その中には、V
(0)− 変化なし,VL(1)− 左に1変化,
VL(2)− 左に2変化,VL(3)− 左に3
変化,VR(1)− 右に1変化,VR(2)−
右に2変化,VR(3)− 右に3変化、を含む7つ
の縦モード;基準ラインの両端において色変化があるパ
ス・モード;およびデータ・ラインと基準ラインとの間
の色変化の差が上記のものより大きい横モードが含まれ
る。これらの異なるモードを表すコード・ワードを以下
に示す。 パス 0001 横 001 + MHコード 縦V(0) 1 縦VR(1) 011 縦VR(2) 000011 縦VR(3) 0000011 縦VL(1) 010 縦VL(2) 000010 縦VL(3) 0000010 各ラインの最後または各新規ラインの始めにおいて、特
種EOLコードが生成され、そのためデコーダがライン
の最後を認識でき、画像データの新しいラインを受信す
る準備を行なうことができる。EOLコードも、すべて
のファクシミリ装置がこのコードを認識できるようにC
CITTによって規定されている。本発明による装置に
おいて、図19で概略的に示されるEOL発生器60は
エンコーダ20に内蔵されている。EOLコードは、エ
ンコーダ20からの他の情報と共にバッファ22に送ら
れる。
ける基準ラインとデータ・ラインとの間のさまざまな相
違またはモードを慎重に規定している。その中には、V
(0)− 変化なし,VL(1)− 左に1変化,
VL(2)− 左に2変化,VL(3)− 左に3
変化,VR(1)− 右に1変化,VR(2)−
右に2変化,VR(3)− 右に3変化、を含む7つ
の縦モード;基準ラインの両端において色変化があるパ
ス・モード;およびデータ・ラインと基準ラインとの間
の色変化の差が上記のものより大きい横モードが含まれ
る。これらの異なるモードを表すコード・ワードを以下
に示す。 パス 0001 横 001 + MHコード 縦V(0) 1 縦VR(1) 011 縦VR(2) 000011 縦VR(3) 0000011 縦VL(1) 010 縦VL(2) 000010 縦VL(3) 0000010 各ラインの最後または各新規ラインの始めにおいて、特
種EOLコードが生成され、そのためデコーダがライン
の最後を認識でき、画像データの新しいラインを受信す
る準備を行なうことができる。EOLコードも、すべて
のファクシミリ装置がこのコードを認識できるようにC
CITTによって規定されている。本発明による装置に
おいて、図19で概略的に示されるEOL発生器60は
エンコーダ20に内蔵されている。EOLコードは、エ
ンコーダ20からの他の情報と共にバッファ22に送ら
れる。
【0023】図20において、出力バッファ22が概略
的に示されている。画像データと、エンコーダ20によ
る装置10の動作とは、ビット向きであるため、出力ロ
ジックを用いてバイト形式の出力を発生する。一例とし
て、1次元MHコーディング方式では、特定のブラック
またはホワイトのラン・レングスのすべてまたはその一
部を表すコード・ワードの語長は、表Iからわかるよう
に、2ビットから13ビットまである。しかし、エンコ
ーダ20から出力バッファ22までデータを運ぶバスは
、便宜上、16本のラインである。バッファ22は、デ
ータを8ビットのバイトまたは16ビットのバイトに配
列するように制御することができる。従って、コード・
ワードをバイトに配列する際には、空ラインを考慮に入
れる必要がある。出力バッファ22は、8ビットのレン
グス指示ワードと共に、符号化されたデータをエンコー
ダ20から受け取り、符号化されたデータをデータ・バ
ス上で送ることのできる8ビット・バイトまたは16ビ
ット・バイトに配列する機能を果たす。
的に示されている。画像データと、エンコーダ20によ
る装置10の動作とは、ビット向きであるため、出力ロ
ジックを用いてバイト形式の出力を発生する。一例とし
て、1次元MHコーディング方式では、特定のブラック
またはホワイトのラン・レングスのすべてまたはその一
部を表すコード・ワードの語長は、表Iからわかるよう
に、2ビットから13ビットまである。しかし、エンコ
ーダ20から出力バッファ22までデータを運ぶバスは
、便宜上、16本のラインである。バッファ22は、デ
ータを8ビットのバイトまたは16ビットのバイトに配
列するように制御することができる。従って、コード・
ワードをバイトに配列する際には、空ラインを考慮に入
れる必要がある。出力バッファ22は、8ビットのレン
グス指示ワードと共に、符号化されたデータをエンコー
ダ20から受け取り、符号化されたデータをデータ・バ
ス上で送ることのできる8ビット・バイトまたは16ビ
ット・バイトに配列する機能を果たす。
【0024】出力バッファ22は、「buf code
」と記されたブロック61を含み、これを図21に詳細
に示す。 図21において、ビットをシリアル入力/パラレル出力
シフト・レジスタ64に供給するパラレル入力/シリア
ル出力シフト・レジスタ62を示す。エンコーダ20で
生成された各コード・ワードに付けられる8ビットのレ
ングス指示ワードを用いて、カウントダウン・レジスタ
66をプリセットする。コード・ワードを含む16ビッ
トは、最初にシフト・レジスタ62にロードされ、次に
、カウントダウン・レジスタ66が計数を開始すると、
シフト・レジスタ64にクロック入力される。出力バッ
ファ22は、8ビット・バイトまたは16ビット・バイ
トで動作するように設定できる。この説明では、あくま
でも一例として8ビット・バイトの場合を説明している
が、16ビット・モードの動作も実質的に同様であるこ
とが理解される。シフト・レジスタ64の出力が8ビッ
ト・バイトになる前に、カウントダウン・レジスタ66
がゼロになると、次のコード・ワードがレジスタ62に
シフト入力され、カウントダウン・レジスタ66は次に
来るレングス指示ワードでプリセットされる。カウント
ダウン・レジスタ66がゼロになる前に、シフト・レジ
スタ64の出力が8ビット・バイトになると、シフト・
レジスタ62内のコード・ワードに含まれる追加ビット
が、次の8ビット・バイトに取り入れられる。また、出
力バッファ22は、ASM68,インジケータ70およ
びバッファ・フル・レジスタ72を有し、情報の流れの
動作およびタイミングを制御する。
」と記されたブロック61を含み、これを図21に詳細
に示す。 図21において、ビットをシリアル入力/パラレル出力
シフト・レジスタ64に供給するパラレル入力/シリア
ル出力シフト・レジスタ62を示す。エンコーダ20で
生成された各コード・ワードに付けられる8ビットのレ
ングス指示ワードを用いて、カウントダウン・レジスタ
66をプリセットする。コード・ワードを含む16ビッ
トは、最初にシフト・レジスタ62にロードされ、次に
、カウントダウン・レジスタ66が計数を開始すると、
シフト・レジスタ64にクロック入力される。出力バッ
ファ22は、8ビット・バイトまたは16ビット・バイ
トで動作するように設定できる。この説明では、あくま
でも一例として8ビット・バイトの場合を説明している
が、16ビット・モードの動作も実質的に同様であるこ
とが理解される。シフト・レジスタ64の出力が8ビッ
ト・バイトになる前に、カウントダウン・レジスタ66
がゼロになると、次のコード・ワードがレジスタ62に
シフト入力され、カウントダウン・レジスタ66は次に
来るレングス指示ワードでプリセットされる。カウント
ダウン・レジスタ66がゼロになる前に、シフト・レジ
スタ64の出力が8ビット・バイトになると、シフト・
レジスタ62内のコード・ワードに含まれる追加ビット
が、次の8ビット・バイトに取り入れられる。また、出
力バッファ22は、ASM68,インジケータ70およ
びバッファ・フル・レジスタ72を有し、情報の流れの
動作およびタイミングを制御する。
【0025】ユニット・デコーダ24を図27において
概略的に示す。このユニット・レコーダ24は主として
デコーダ・ブロック74を含む。デコーダ・ブロック7
4は図33においてより詳細に示されているが、その一
部は図33および図34において詳細に示されている。 デコーダ・ブロック74は、2進樹を具現する第1RO
M76,第2ROM78を有する。この2進樹のアドレ
ス/データ配列は、6進コードで図44の表IIおよび
図45の表IIIにおいて示されている。ROM76,
78におけるアレイのデータ構造は、式M(i,j)−
>kに従って導出されたマッピング・アレイである。た
だし、現在の状態はiであり、2進コードの入力はjで
ある。デコーダのステート・マシーンは、その状態をk
に変え、プロセスが反復される。
概略的に示す。このユニット・レコーダ24は主として
デコーダ・ブロック74を含む。デコーダ・ブロック7
4は図33においてより詳細に示されているが、その一
部は図33および図34において詳細に示されている。 デコーダ・ブロック74は、2進樹を具現する第1RO
M76,第2ROM78を有する。この2進樹のアドレ
ス/データ配列は、6進コードで図44の表IIおよび
図45の表IIIにおいて示されている。ROM76,
78におけるアレイのデータ構造は、式M(i,j)−
>kに従って導出されたマッピング・アレイである。た
だし、現在の状態はiであり、2進コードの入力はjで
ある。デコーダのステート・マシーンは、その状態をk
に変え、プロセスが反復される。
【0026】表Iは表IAと表IBとに細分化され、表
IAはすべての終端コード・ワードを示し、表IBはメ
イクアップ・コード・ワードを示す。。ラン・レングス
は、表IBからの1つ以上のメイクアップ・コードから
成り、表IAからの1つの終端コード・ワードを含まな
ければならない。特定のラン・レングスのコード・ワー
ドは、データ・バス上でPCDR16に並列に供給され
、このPCDR16はデータをシリアル形式に変換し、
それをピンDIN上のデコーダ・ブロック74に供給す
る。ROM76,78で具現される2進樹は、完全なコ
ード・ワードを示す終端ノードと、コード・ワードのエ
ラーを示すダミー・ノードとを含む。各終端ノードには
、ラン・レングスまたはそれぞれのコード・ワードのモ
ードに関する情報が入る。ダミー・ノードのそれぞれに
はすべて1が入り、コードまたはデコードのエラーを示
す。このプロセスは、状態遷移が2進樹の終端ノードま
たはダミー・ノードの1つに達したときに限り、停止す
る。
IAはすべての終端コード・ワードを示し、表IBはメ
イクアップ・コード・ワードを示す。。ラン・レングス
は、表IBからの1つ以上のメイクアップ・コードから
成り、表IAからの1つの終端コード・ワードを含まな
ければならない。特定のラン・レングスのコード・ワー
ドは、データ・バス上でPCDR16に並列に供給され
、このPCDR16はデータをシリアル形式に変換し、
それをピンDIN上のデコーダ・ブロック74に供給す
る。ROM76,78で具現される2進樹は、完全なコ
ード・ワードを示す終端ノードと、コード・ワードのエ
ラーを示すダミー・ノードとを含む。各終端ノードには
、ラン・レングスまたはそれぞれのコード・ワードのモ
ードに関する情報が入る。ダミー・ノードのそれぞれに
はすべて1が入り、コードまたはデコードのエラーを示
す。このプロセスは、状態遷移が2進樹の終端ノードま
たはダミー・ノードの1つに達したときに限り、停止す
る。
【0027】表IIおよび表IIIは、4つのブロック
に細分化される。アドレス0000から006Bまでの
第1ブロックには、ホワイト・ラン・レングスの状態遷
移表が入り、アドレス0080から00EBまでの第2
ブロックには、ブラック・ラン・レングスの状態遷移表
が入る。アドレス0100から010Eまでの第3ブロ
ックは、MR2次元コード・デコーディング用であり、
アドレス0180から018Bまでの第4ブロックは、
ラインの終了/開始(EOL)の再同期用である。FF
と記されたデータを有するいくつかのアドレスがブロッ
ク間に配置され、ブロック間の区別を行なっていること
に注意されたい。
に細分化される。アドレス0000から006Bまでの
第1ブロックには、ホワイト・ラン・レングスの状態遷
移表が入り、アドレス0080から00EBまでの第2
ブロックには、ブラック・ラン・レングスの状態遷移表
が入る。アドレス0100から010Eまでの第3ブロ
ックは、MR2次元コード・デコーディング用であり、
アドレス0180から018Bまでの第4ブロックは、
ラインの終了/開始(EOL)の再同期用である。FF
と記されたデータを有するいくつかのアドレスがブロッ
ク間に配置され、ブロック間の区別を行なっていること
に注意されたい。
【0028】コード・ワードの各ゼロ(0)により、R
OM76は2進樹の次の分岐アドレスを出力し、コード
・ワードの各1により、ROM78は2進樹の次の分岐
アドレスを出力する。具体的な例がROM76,78の
動作を理解するうえで有用である。次のデコード・ラン
・レングスがホワイト・ランの場合を考える。さらに、
5ホワイトのラン・レングスを表すコード・ワード11
00が受信され、デコーダ・ブロック74の入力ピンD
INに逐次加えられていると仮定する。第1ビット(1
)はROM78に入力され、データをアドレス0000
でアドレス指定する。このデータはデータ02である。 第2ビット(1)はROM78に入力され、その出力を
02から06に移動させる。これは、前回のデータ(0
2)を第2ビットのアドレスとして利用することにより
実現される。次のビット(0)がROM76に入力され
、前回の出力(06)がアドレスと使用される。そのた
め、ROM76の出力は0Dとなる。最終ビット(0)
がROM76に入力され、0Dがアドレスとして使用さ
れるので、終端ノード85に達する。この時点で、RO
M76は5ホワイトのラン・レングス出力をデータ・バ
スに与える。この出力は出力バッファ22に送られ、そ
こでデコーダ24からの別の出力と共に、外部装置がプ
リンすることのできる画像データ・バイトに配列される
。
OM76は2進樹の次の分岐アドレスを出力し、コード
・ワードの各1により、ROM78は2進樹の次の分岐
アドレスを出力する。具体的な例がROM76,78の
動作を理解するうえで有用である。次のデコード・ラン
・レングスがホワイト・ランの場合を考える。さらに、
5ホワイトのラン・レングスを表すコード・ワード11
00が受信され、デコーダ・ブロック74の入力ピンD
INに逐次加えられていると仮定する。第1ビット(1
)はROM78に入力され、データをアドレス0000
でアドレス指定する。このデータはデータ02である。 第2ビット(1)はROM78に入力され、その出力を
02から06に移動させる。これは、前回のデータ(0
2)を第2ビットのアドレスとして利用することにより
実現される。次のビット(0)がROM76に入力され
、前回の出力(06)がアドレスと使用される。そのた
め、ROM76の出力は0Dとなる。最終ビット(0)
がROM76に入力され、0Dがアドレスとして使用さ
れるので、終端ノード85に達する。この時点で、RO
M76は5ホワイトのラン・レングス出力をデータ・バ
スに与える。この出力は出力バッファ22に送られ、そ
こでデコーダ24からの別の出力と共に、外部装置がプ
リンすることのできる画像データ・バイトに配列される
。
【0029】デコーダ24のブロック84は、装置10
の特定の動作方式によって制御されるロジックを有し、
このロジックはデータにおけるさまざまなモード(7縦
、横等)を検出し、(個別ライン上の)さまざまなモー
ドを表す信号を生成し、これらの信号はユニット10に
おいて画像データを生成するために用いられる。
の特定の動作方式によって制御されるロジックを有し、
このロジックはデータにおけるさまざまなモード(7縦
、横等)を検出し、(個別ライン上の)さまざまなモー
ドを表す信号を生成し、これらの信号はユニット10に
おいて画像データを生成するために用いられる。
【0030】本発明の変形例には以下のようなものがあ
る。
る。
【0031】請求項1のデータ圧縮/解凍装置(10)
であって、1つの半導体チップ上に集積されることを特
徴とするデータ圧縮/解凍装置(10)。
であって、1つの半導体チップ上に集積されることを特
徴とするデータ圧縮/解凍装置(10)。
【0032】デコーダ(24)が出力バッファ(22)
に結合され、画像データを情報バイトに配列する出力を
有することを特徴とする請求項1のデータ圧縮/解凍装
置(10)。
に結合され、画像データを情報バイトに配列する出力を
有することを特徴とする請求項1のデータ圧縮/解凍装
置(10)。
【0033】装置(10)がさらに情報の入力および出
力を行なうデータ・バスを有し、入力画像データがデー
タ・バスによって画素変化検出レジスタ(16)に供給
され、出力画像データが出力バッファ(22)によって
データ・バスに供給されることを特徴とする請求項1の
データ圧縮/解凍装置(10)。
力を行なうデータ・バスを有し、入力画像データがデー
タ・バスによって画素変化検出レジスタ(16)に供給
され、出力画像データが出力バッファ(22)によって
データ・バスに供給されることを特徴とする請求項1の
データ圧縮/解凍装置(10)。
【0034】エンコーダ(20)が、各符号化出力信号
と関連するレングス指示ワードを生成する装置(54)
を有することを特徴とする請求項2のデータ圧縮装置。
と関連するレングス指示ワードを生成する装置(54)
を有することを特徴とする請求項2のデータ圧縮装置。
【0035】出力バッファ(22)がエンコーダ(20
)によって生成されたレングス指示ワードを受け取るよ
うに接続され、レングス指示ワードを利用して符号化出
力信号をバイトに配列する回路(62,64,66)を
有することを特徴とする請求項2のデータ圧縮装置。
)によって生成されたレングス指示ワードを受け取るよ
うに接続され、レングス指示ワードを利用して符号化出
力信号をバイトに配列する回路(62,64,66)を
有することを特徴とする請求項2のデータ圧縮装置。
【0036】装置が1つの半導体チップ上に集積される
ことを特徴とする請求2のデータ圧縮装置。
ことを特徴とする請求2のデータ圧縮装置。
【0037】メモリ・デバイスに保存された2進樹のノ
ードがホワイト・ラン,ブラック・ラン,2次元情報お
よびエンド・オブ・ライン(EOL)情報に細分化され
ることを特徴とする請求項3のファクシミリ装置用デー
タ解凍装置。
ードがホワイト・ラン,ブラック・ラン,2次元情報お
よびエンド・オブ・ライン(EOL)情報に細分化され
ることを特徴とする請求項3のファクシミリ装置用デー
タ解凍装置。
【0038】メモリ・デバイス(76,78)が2つの
部分に別れ、その一方(76)が被送信コード・ワード
中のゼロを受け取り、もう一方(78)が1を受け取る
ことを特徴とする請求項3のファクシミリ装置用データ
解凍装置。
部分に別れ、その一方(76)が被送信コード・ワード
中のゼロを受け取り、もう一方(78)が1を受け取る
ことを特徴とする請求項3のファクシミリ装置用データ
解凍装置。
【0039】メモリ・デバイスが少なくとも2つのリー
ド・オンリー・メモリ(76,78)を有することを特
徴とする請求項3のファクシミリ装置用データ解凍装置
。
ド・オンリー・メモリ(76,78)を有することを特
徴とする請求項3のファクシミリ装置用データ解凍装置
。
【0040】装置(10)の多くの部分は、その動作が
簡明でありかつ当業者には周知であるため、詳細に説明
していない。しかし、装置(10)の完全な構築につい
ては、動作の構造およびその簡易性が当業者に理解でき
るように、説明している。
簡明でありかつ当業者には周知であるため、詳細に説明
していない。しかし、装置(10)の完全な構築につい
ては、動作の構造およびその簡易性が当業者に理解でき
るように、説明している。
【0041】
【発明の効果】新規の改善されたデータ圧縮/解凍装置
を説明したきたが、この装置は従来の専用CPU構造に
比べはるかに製造コストが低く、容易に単一チップ上に
集積化することができる。また、本装置は、個別のソフ
トウェア・ステップを必要とする多くのタスクをハード
ウェアで同時に実行するので、従来のソフトウェア志向
の装置に比べ高速である。最後に、本装置は現在市場で
入手可能ないかなるハードウェア(例えば、イメージ・
リーダ,プリンタ等)にも容易に適応可能である。
を説明したきたが、この装置は従来の専用CPU構造に
比べはるかに製造コストが低く、容易に単一チップ上に
集積化することができる。また、本装置は、個別のソフ
トウェア・ステップを必要とする多くのタスクをハード
ウェアで同時に実行するので、従来のソフトウェア志向
の装置に比べ高速である。最後に、本装置は現在市場で
入手可能ないかなるハードウェア(例えば、イメージ・
リーダ,プリンタ等)にも容易に適応可能である。
【0042】以上、本発明の具体的な実施例を説明して
きたが、さらに変形および改良することが可能であるこ
とが当業者に理解される。従って、本発明は上述の特定
の例に限定されず、添付のクレームは本発明の精神およ
び範疇から逸脱することのない一切の変形例を内包する
ものとする。
きたが、さらに変形および改良することが可能であるこ
とが当業者に理解される。従って、本発明は上述の特定
の例に限定されず、添付のクレームは本発明の精神およ
び範疇から逸脱することのない一切の変形例を内包する
ものとする。
【図1】各素子間の情報の流れを示す簡易ブロック図で
ある。
ある。
【図2】本発明を具現するデータ圧縮/解凍装置の素子
およびその間の電気接続を示すブロック概略図である。
およびその間の電気接続を示すブロック概略図である。
【図3】図2の装置に内蔵される制御レジスタの概略図
である。
である。
【図4】図2の装置に内蔵されるASMの概略図である
。
。
【図5】図2の装置に内蔵されるループ・カウンタの概
略図である。
略図である。
【図6】図2の装置に内蔵されるMHブロック・インジ
ケータの概略図である。
ケータの概略図である。
【図7】図2の装置に内蔵される画素変化検出レジスタ
の概略図である。
の概略図である。
【図8ないし図14】図7の各部を詳細に示す図である
。
。
【図15】図2の装置に内蔵されるラン・レングス・レ
ジスタの概略図である。
ジスタの概略図である。
【図16】図2の装置に内蔵されるエンコーダの概略図
である。
である。
【図17ないし図19】図16の各部を詳細に示す図で
ある。
ある。
【図20】図2の装置に内蔵される出力バッファの概略
図である。
図である。
【図21ないし図26】図20の各部を詳細に示す図で
ある。
ある。
【図27】図2の装置に内蔵されるデコーダの概略図で
ある。
ある。
【図28ないし図40】図27の各部を詳細に示す図で
ある。
ある。
【図41】図2の装置に内蔵される縦モード・インジケ
ータ(VMI)の概略図である。
ータ(VMI)の概略図である。
【図42および図43】CCITT標準コードの表であ
る。
る。
【図44および図45】図27のデコーダに保存される
情報の表である。
情報の表である。
【符号の説明】
10 データ圧縮/解凍装置
12 制御レジスタ
14 アルゴリズミック・ステート・マシーン(AS
M) 16 画素変化検出レジスタ(PCDR)18 ラ
ン・レングス・レジスタ 20 エンコーダ 22 出力バッファ 24 デコーダ 26 縦モードインジケータ(VMI)28 ルー
プ・カウンタ 30 インジケータ 32 8フリップフロップ・レジスタ34 バッフ
ァ 36 4ステージ・リップル・カウンタ38 ライ
ン幅レジスタ 40 コントローラ 42〜46 画素変化検出レジスタ 50〜52 4ステージ・リップル・カウンタ54
ルックアップ・テーブル 55〜57 EROM 62 パラレル入力/シリアル出力シフト・レジスタ
64 シリアル入力/パラレル出力シフト・レジスタ
66 カウントダウン・レジスタ 68 ASM 70 インジケータ 72 バッファ・フル・レジスタ 74 デコーダ・ブロック 76,78 ROM
M) 16 画素変化検出レジスタ(PCDR)18 ラ
ン・レングス・レジスタ 20 エンコーダ 22 出力バッファ 24 デコーダ 26 縦モードインジケータ(VMI)28 ルー
プ・カウンタ 30 インジケータ 32 8フリップフロップ・レジスタ34 バッフ
ァ 36 4ステージ・リップル・カウンタ38 ライ
ン幅レジスタ 40 コントローラ 42〜46 画素変化検出レジスタ 50〜52 4ステージ・リップル・カウンタ54
ルックアップ・テーブル 55〜57 EROM 62 パラレル入力/シリアル出力シフト・レジスタ
64 シリアル入力/パラレル出力シフト・レジスタ
66 カウントダウン・レジスタ 68 ASM 70 インジケータ 72 バッファ・フル・レジスタ 74 デコーダ・ブロック 76,78 ROM
Claims (3)
- 【請求項1】ファクシミリ装置用データ圧縮/解凍装置
(10)であって:使用する特定の符号化方式を選択す
る制御レジスタ(12);前記制御レジスタ(12)に
接続され、そこからスタート信号を受け取り、かつ装置
の別の素子に接続され、前記制御レジスタ(12)で選
択された特定の符号化方式に従って装置のシーケンスと
タイミングとを制御するASM(14);データ・バス
から画像データ信号を受け取るように接続された画素変
化検出レジスタ(16)であって、画像データをシフト
して、画像データにおける各色変化を表す画素変化出力
信号を与える画素変化検出レジスタ(16);画素変化
出力信号に応答して、画素変化出力信号の各隣接対の間
の画素数を表すラン・レングス出力信号を与えるように
接続されたラン・レングスレジスタ(18);前記画素
変化検出レジスタ(16)と前記ラン・レングス・レジ
スタ(18)とを制御して、同時に動作させて、所要ラ
ン時間を短縮する前記ASM(14);ラン・レングス
出力信号を受け取るように接続され,かつ制御レジスタ
(12)で選択された特定の符号化方式に従って符号化
された出力信号を与えるように接続されたエンコーダ(
20);前記エンコーダ(20)から符号化された出力
信号を受け取り、各バイトが所定のビット数を有するバ
イトに配列させるように接続された出力バッファ(22
);および前記制御レジスタ(12)とASM(14)
とに接続され、その入力において2進コード・ワードを
受け取るデコーダ(24)であって、受け取った2進コ
ード・ワードを画像データに変換する2進樹のノードを
保存している少なくとも1つのメモリ・デバイスを有す
るデコーダ(24);によって構成されることを特徴と
するファクシミリ装置用データ圧縮/解凍装置(10)
。 - 【請求項2】ファクシミリ装置用データ圧縮装置(10
)であって:使用する特定の符号化方式を選択する制御
レジスタ(12);前記制御レジスタ(12)に接続さ
れ、そこからスタート信号を受け取り、かつ装置の別の
素子に接続され、前記制御レジスタ(12)で選択され
た特定の符号化方式に従って装置のシーケンスとタイミ
ングとを制御するASM(14);データ・バスから画
像データ信号を受け取るように接続された画素変化検出
レジスタ(16)であって、画像データをシフトして、
画像データにおける各色変化を表す画素変化出力信号を
与える画素変化検出レジスタ(16);画素変化出力信
号に応答して、画素変化出力信号の各隣接対の間の画素
数を表すラン・レングス出力信号を与えるように接続さ
れたラン・レングスレジスタ(18);前記画素変化検
出レジスタ(16)と前記ラン・レングス・レジスタ(
18)とを制御して、同時に動作させて、所要ラン時間
を短縮する前記ASM(14);ラン・レングス出力信
号を受け取るように接続され,かつ制御レジスタ(12
)で選択された特定の符号化方式に従って符号化された
出力信号を与えるように接続されたエンコーダ(20)
;および前記エンコーダ(20)から符号化された出力
信号を受け取り、各バイトが所定のビット数を有するバ
イトに配列させるように接続された出力バッファ(22
);によって構成されることを特徴とするファクシミリ
装置用データ圧縮装置(10)。 - 【請求項3】ファクシミリ装置用データ解凍装置(10
)であって:装置の別の素子に結合され、装置のシーケ
ンスとタイミングとを制御する制御レジスタ(12)お
よびASM(14);および前記制御レジスタ(12)
とASM(14)と接続され、その入力において2進コ
ード・ワードを受け取るデコーダ(24)であって、受
け取った2進コード・ワードを画像データに変換する2
進樹のノードを保存している少なくとも1つのメモリ・
デバイスを有するデコーダ(24);によって構成され
ることを特徴とするファクシミリ装置用データ解凍装置
(10)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/576,827 US5196945A (en) | 1990-09-04 | 1990-09-04 | Data compression/expansion circuit for facsimile apparatus |
US576827 | 2000-03-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
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---|---|---|---|
JP3250316A Pending JPH04298164A (ja) | 1990-09-04 | 1991-09-04 | ファクシミリ装置用データ圧縮/解凍回路 |
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---|---|
US (1) | US5196945A (ja) |
JP (1) | JPH04298164A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4919577B2 (ja) * | 2000-09-18 | 2012-04-18 | インテル・コーポレーション | 一次元圧縮を実施する技術 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9020596D0 (en) * | 1990-09-21 | 1990-10-31 | Alcatel Business Systems | Data transmission method and apparatus |
KR100276768B1 (ko) * | 1993-01-28 | 2001-01-15 | 윤종용 | 화상데이타의 부호화를 위한 변화화소 검출기 |
US6879725B2 (en) * | 2001-01-26 | 2005-04-12 | International Business Machine Corporation | Method, system, and program for decoding a section from compressed data |
JP2003087569A (ja) * | 2001-09-14 | 2003-03-20 | Canon Inc | 通信制御端末装置および記憶媒体 |
US20080226164A1 (en) * | 2007-03-12 | 2008-09-18 | Seiko Epson Corporation | Image data decoding device, image data encoding device, image processing device, and electronic instrument |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5816665B2 (ja) * | 1975-10-30 | 1983-04-01 | ケイディディ株式会社 | フアクシミリシンゴウノフゴウカホウシキ |
JPS59126368A (ja) * | 1983-01-10 | 1984-07-20 | Hitachi Ltd | 符号化復号化装置 |
EP0148413B1 (de) * | 1983-12-19 | 1988-06-22 | WILLI STUDER AG Fabrik für elektronische Apparate | Verfahren und Vorrichtung zur Wiedergabe von digitalisierten Signalen, die als binäre Signale in Form von Pulsen übertragen werden |
US4701803A (en) * | 1984-06-05 | 1987-10-20 | Canon Kabushiki Kaisha | Image data compression apparatus |
US4688100A (en) * | 1984-10-08 | 1987-08-18 | Canon Kabushiki Kaisha | Video data encoding/decoding apparatus |
GB2175769B (en) * | 1985-04-27 | 1989-12-28 | Sony Corp | Method and apparatus for processing an image signal |
US5055919A (en) * | 1989-10-10 | 1991-10-08 | Unisys Corporation | Apparatus for image data transposition and compression/decompression |
US4955066A (en) * | 1989-10-13 | 1990-09-04 | Microsoft Corporation | Compressing and decompressing text files |
-
1990
- 1990-09-04 US US07/576,827 patent/US5196945A/en not_active Expired - Lifetime
-
1991
- 1991-09-04 JP JP3250316A patent/JPH04298164A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4919577B2 (ja) * | 2000-09-18 | 2012-04-18 | インテル・コーポレーション | 一次元圧縮を実施する技術 |
Also Published As
Publication number | Publication date |
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US5196945A (en) | 1993-03-23 |
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