JPH05300486A - Variable length encoding and decoding circuit - Google Patents
Variable length encoding and decoding circuitInfo
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- JPH05300486A JPH05300486A JP9924492A JP9924492A JPH05300486A JP H05300486 A JPH05300486 A JP H05300486A JP 9924492 A JP9924492 A JP 9924492A JP 9924492 A JP9924492 A JP 9924492A JP H05300486 A JPH05300486 A JP H05300486A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はテレビジョン信号の高能
率符号化装置に用いられる可変長符号化回路及び可変長
復号化回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable length coding circuit and a variable length decoding circuit used in a high efficiency coding apparatus for television signals.
【０００２】[0002]
【従来の技術】テレビジョン信号の高能率符号化装置に
用いる可変長符号化回路において、入力データのデータ
速度が速くて可変長符号化の処理速度が間に合わない場
合には、並列処理を行うことがある。その場合、可変長
符号は復号化時に実際に復号を行ってみないとデータの
切れ目が分からないために、単純に画素ごとに並列処理
を行うことができない。2. Description of the Related Art In a variable-length coding circuit used in a high-efficiency coding apparatus for television signals, parallel processing is performed when the data speed of input data is high and the processing speed of variable-length coding is too late. There is. In that case, the variable-length code cannot simply perform parallel processing on a pixel-by-pixel basis because the data break cannot be recognized unless decoding is actually performed at the time of decoding.
【０００３】符号化時に、例えば第１画素と第２画素の
データを並列処理で可変長符号化して多重化すると、第
２画素の符号化データがどこから始まるかは、第１画素
の符号化データを先に復号化してみないと分からないた
めに、第１画素と第２画素を同時に並列処理で復号する
ことができない。At the time of encoding, for example, if the data of the first pixel and the second pixel are variable length coded by parallel processing and multiplexed, it is determined from where the encoded data of the second pixel starts. The first pixel and the second pixel cannot be simultaneously decoded by parallel processing, because it is not known without first decoding.
【０００４】そこで、従来は復号化時に容易にデータの
区切りがわかる画像フレーム単位に並列処理を行ってい
た。Therefore, conventionally, parallel processing has been performed for each image frame in which the delimiter of data can be easily recognized at the time of decoding.
【０００５】図２は従来の可変長符号化回路の例を示す
ブロック図である。ここでは、８ライン単位の４並列処
理で可変長符号化を行う場合について考える。図２にお
いて、入力端子１から入力された画像データは分離回路
１３で８ライン毎に分けられてメモリ回路１４〜１７に
入力される。例えば、第１ライン〜第８ラインのデータ
がメモリ回路１４に、第９ライン〜第１６ラインのデー
タがメモリ回路１５に入力される。３２ライン分のデー
タが８ラインづつメモリ回路１４〜１７に書き込まれた
あと、書き込み速度の１／４の速度で読み出しが行わ
れ、可変長符号器１８〜２１で８ラインづつの４並列処
理で可変長符号化が行われる。可変長符号器１８〜２１
からは、それぞれ８ライン分の符号化データが出力さ
れ、メモリ回路２２〜２５に書き込まれる。多重化回路
２６では、メモリ回路２２〜２５から８ラインづつ順番
に読み出した符号化データを多重化して出力端子２から
出力する。FIG. 2 is a block diagram showing an example of a conventional variable length coding circuit. Here, consider a case where variable length coding is performed by four parallel processes in units of 8 lines. In FIG. 2, the image data input from the input terminal 1 is divided into 8 lines by the separation circuit 13 and is input to the memory circuits 14 to 17. For example, the data of the first line to the eighth line is input to the memory circuit 14, and the data of the ninth line to the sixteenth line is input to the memory circuit 15. After 32 lines of data are written in the memory circuits 14 to 17 by 8 lines, reading is performed at a speed of 1/4 of the writing speed, and the variable length encoders 18 to 21 perform 4 parallel processing of 8 lines by 8 lines. Variable length coding is performed. Variable length encoders 18-21
From each of them, the coded data of 8 lines are output and written in the memory circuits 22 to 25. The multiplexing circuit 26 multiplexes the coded data read from the memory circuits 22 to 25 in order of eight lines and outputs the multiplexed data from the output terminal 2.
【０００６】他方、テレビジョン信号の高能率符号化装
置に用いる可変長復号化回路において、入力データのデ
ータ速度が速くて可変長復号化の処理速度が間に合わな
い場合には、並列処理を行うことがある。その場合、可
変長符号は復号化時に実際に復号を行ってみないとデー
タの切れ目が分からないために、単純に画素ごとに並列
処理を行うことができない。そこで、従来はデータの区
切りが容易にわかる画像フレーム単位に並列処理をおこ
なっていた。On the other hand, in the variable length decoding circuit used in the high-efficiency coding apparatus for television signals, if the data speed of the input data is high and the processing speed of the variable length decoding cannot be met, parallel processing is performed. There is. In that case, the variable-length code cannot simply perform parallel processing on a pixel-by-pixel basis because the data break cannot be recognized unless decoding is actually performed at the time of decoding. Therefore, in the past, parallel processing was performed in image frame units in which data delimiters can be easily identified.
【０００７】図６は従来における可変長復号化回路の例
を示すブロック図である。ここでは叙上の符号化回路の
場合と同様に８ライン単位で画像フレームが構成されて
いるとして、８ライン単位の４並列処理で可変長復号化
を行う場合を考える。図６において、入力端子４１から
入力された可変長符号化データは、分離回路５７で画像
フレームを基に８ライン単位に分けられ、メモリ回路５
８〜６１に入力される。例えば、第１ライン〜第８ライ
ンのデータがメモリ回路５８に、第９ライン〜第１６ラ
インのデータがメモリ回路５９に入力される。３２ライ
ン分のデータが８ラインづつメモリ回路５８〜６１に書
き込まれたあと、書き込み速度の１／４の速度で読み出
しが行われ、可変長復号器６２〜６５で８ラインづつ４
並列処理で可変長復号が行われる。可変長復号器６２〜
６５からは、それぞれ８ライン分の復号化されたデータ
が出力され、メモリ回路６６〜６９に書き込まれる。多
重化回路７０では、メモリ回路６６〜６９から読み出し
たデータを８ラインづつ順番に多重化して出力端子６か
ら出力する。FIG. 6 is a block diagram showing an example of a conventional variable length decoding circuit. Here, it is assumed that the image frame is configured in units of 8 lines as in the case of the above encoding circuit, and the case where variable length decoding is performed by 4 parallel processing in units of 8 lines. In FIG. 6, the variable length coded data input from the input terminal 41 is divided into 8 line units by the separation circuit 57 based on the image frame, and the memory circuit 5
8 to 61 are input. For example, the data of the first line to the eighth line is input to the memory circuit 58, and the data of the ninth line to the sixteenth line is input to the memory circuit 59. After 32 lines of data are written in the memory circuits 58 to 61 by 8 lines, reading is performed at a speed of 1/4 of the writing speed, and the variable length decoders 62 to 65 read 8 lines by 8 lines.
Variable length decoding is performed by parallel processing. Variable length decoder 62-
Decoded data for 8 lines is output from each of 65 and written in the memory circuits 66 to 69. In the multiplexing circuit 70, the data read from the memory circuits 66 to 69 are sequentially multiplexed every eight lines and output from the output terminal 6.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、図２に
示した従来の可変長符号化回路では並列処理するデータ
の単位が大きいために、メモリ回路１４〜１７に大きな
メモリ容量が必要となり、可変長符号化回路の入出力間
の遅延が大きくなることと、回路規模が大きくなるとい
う欠点があった。However, in the conventional variable-length coding circuit shown in FIG. 2, since the unit of data to be processed in parallel is large, a large memory capacity is required for the memory circuits 14 to 17, and the variable-length coding circuit is required. There are drawbacks that the delay between the input and output of the encoding circuit becomes large and the circuit scale becomes large.
【０００９】他方図６に示した従来の可変長復号化回路
においても並列処理するデータの単位が大きいために、
メモリ回路６６〜６９に大きなメモリ容量が必要とな
り、可変長復号化回路の入出力間の遅延が大きくなるこ
とと、回路規模が大きくなるという欠点があった。On the other hand, even in the conventional variable length decoding circuit shown in FIG. 6, since the unit of data to be processed in parallel is large,
Since the memory circuits 66 to 69 require a large memory capacity, there is a drawback that the delay between the input and output of the variable length decoding circuit becomes large and the circuit scale becomes large.
【００１０】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規な可変
長符号化、復号化回路を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances. Therefore, the object of the present invention is to provide a novel variable-length coding capable of eliminating the above-mentioned drawbacks inherent in the prior art, It is to provide a decoding circuit.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る可変長符号化回路は、入力された画像
データを画素単位にｎ個のデータ列に振り分ける分離回
路と、該分離回路から出力されるｎ個のデータ列をそれ
ぞれ可変長符号化して符号化データとそのワード数情報
を出力するｎ個の可変長符号器と、該可変長符号器から
出力される符号化データを記憶するｎ個のメモリ回路
と、該メモリ回路から出力されるｎ個のデータ列をワー
ド単位に交互に並べ前記可変長符号器から出力されるワ
ード数情報と多重化すると共に前記ｎ個のメモリ回路に
対して読み出しクロックを出力する多重化回路とを備え
て構成される。In order to achieve the above object, a variable length coding circuit according to the present invention includes a separation circuit for distributing input image data into n data strings in pixel units, and the separation circuit. N variable length encoders for variable length encoding each of n data strings output from the circuit to output encoded data and word number information thereof, and encoded data output from the variable length encoders. N memory circuits to be stored, and n data strings output from the memory circuits are alternately arranged in word units and multiplexed with the word number information output from the variable length encoder, and the n memory And a multiplexing circuit that outputs a read clock to the circuit.
【００１２】また、本発明に係る可変長復号化回路は、
画像信号を画素単位にｎ個のグループに分けて可変長符
号化し符号化データのワード毎に交互に多重化された符
号化データに対して多重化されているｎ個の符号化デー
タそれぞれに対するワード数情報を基にｎ個の符号化デ
ータ列に分離してクロック信号と共に出力する分離回路
と、該分離回路から出力されるｎ個の符号化データ列を
前記クロック信号を用いて書き込むｎ個のメモリ回路
と、該ｎ個のメモリ回路から読み出されたｎ個のデータ
列をそれぞれ可変長復号化するｎ個の可変長復号器と、
該可変長復号器から出力されるｎ個の復号データを画素
毎に多重化して通常の画像データの順番に並べる多重化
回路とを備えて構成される。The variable length decoding circuit according to the present invention is
The image signal is divided into n groups on a pixel-by-pixel basis, variable-length coded, and the word for each of the n coded data is multiplexed with the coded data alternately multiplexed for each word of the coded data. A separation circuit that separates into n coded data strings based on the number information and outputs together with a clock signal, and n coded data strings that are output from the separation circuit are written using the clock signal. A memory circuit and n variable-length decoders for variable-length decoding the n data strings read from the n memory circuits, respectively.
And a multiplexing circuit for multiplexing n pieces of decoded data output from the variable length decoder for each pixel and arranging them in the order of normal image data.
【００１３】[0013]
【実施例】次に本発明をその好ましい各実施例について
図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be described with reference to the drawings for each of its preferred embodiments.
【００１４】図１は本発明を符号化回路に適用した場合
における可変長符号化回路の一実施例を示すブロック構
成図である。FIG. 1 is a block diagram showing an embodiment of a variable length coding circuit when the present invention is applied to a coding circuit.
【００１５】図１を参照するに、入力端子１は画像デー
タが入力される端子であり、分離回路３に接続されてい
る。分離回路３の４つの出力はそれぞれ可変長符号器４
〜７に接続されている。可変長符号器４〜７にはそれぞ
れ２つの出力があり、一方はメモリ回路８〜１１を介し
て多重化回路１２に、もう一方は直接多重化回路１２に
接続されている。多重化回路１２のクロック出力はメモ
リ回路８〜１１に、データ出力は出力端子２にそれぞれ
接続されている。Referring to FIG. 1, the input terminal 1 is a terminal to which image data is input, and is connected to the separation circuit 3. The four outputs of the separation circuit 3 are variable length encoders 4 respectively.
Connected to ~ 7. The variable length encoders 4 to 7 each have two outputs, one of which is connected to the multiplexing circuit 12 through the memory circuits 8 to 11 and the other of which is directly connected to the multiplexing circuit 12. The clock output of the multiplexing circuit 12 is connected to the memory circuits 8 to 11, and the data output is connected to the output terminal 2.
【００１６】ここで、画像データを画素単位の４並列処
理で可変長符号化する場合を考える。入力端子１から入
力された画像データは、分離回路３で画素ごとに順番に
可変長符号器４〜７に振り分けられる。例えば、第１画
素のデータが可変長符号器４に、第２画素のデータが可
変長符号器５に、第３画素のデータが可変長符号器６
に、第４画素のデータが可変長符号器７にそれぞれ振り
分けられる。可変長符号器４〜７では入力されたデータ
を語長が１〜１６ビットの可変長符号に変換して１６ビ
ットパラレルで出力する。Here, consider a case where the image data is subjected to variable length coding by four parallel processing in pixel units. The image data input from the input terminal 1 is distributed to the variable length encoders 4 to 7 in order by pixel in the separation circuit 3. For example, the data of the first pixel is stored in the variable length encoder 4, the data of the second pixel is stored in the variable length encoder 5, and the data of the third pixel is stored in the variable length encoder 6.
Then, the data of the fourth pixel is distributed to the variable length encoder 7. The variable length encoders 4 to 7 convert the input data into variable length codes having a word length of 1 to 16 bits and output them in 16-bit parallel.
【００１７】多重化回路１２では可変長符号器４〜７か
ら出力された符号化データを１６ビットのワード単位で
交互に多重化するが、可変長符号器では、例えば語長１
ビットの可変長符号の場合には１６個のデータが入力さ
れて１６ビットの符号化データが１個出力されるし、語
長１６ビットの可変長符号の場合には１個の入力データ
に対して１６ビットの符号化データが１個出力されると
いうように符号化データは連続して出力されないので、
メモリ回路８〜１１に書き込んでから、多重化するタイ
ミングに合わせて読み出す。読み出しクロックは多重化
回路１２で生成してメモリ回路８〜１１に対して出力す
る。メモリ回路８から読み出すデータをＡ１、Ａ２……
…Ａｋ、メモリ回路９から読み出すデータをＢ１、Ｂ２
………Ｂｌ、メモリ回路１０から読み出すデータをＣ
１、Ｃ２………Ｃｍ、メモリ回路１１から読み出すデー
タをＤ１、Ｄ２………Ｄｎとすると、多重化回路１２で
は図４のｆに示すように、 Ａ１、Ｂ１、Ｃ１、Ｄ１、Ａ２、Ｂ２…… の順番に並べて出力する。ｋ、ｌ、ｍ、ｎの値は一般に
は等しくならない。例えば、ｍ＜ｋ、ｍ＜ｌ、ｍ＜ｎと
すると、多重化データは、 ……Ａｍ、Ｂｍ、Ｃｍ、Ｄｍ、Ａｍ＋１、Ｃｍ＋１、Ｄ
ｍ＋１…… となる。この場合、受信側でｋ、ｌ、ｍ、ｎの値がわか
らないと、このデータを、 ……Ａｍ、Ｂｍ、Ｃｍ、Ｄｍ、Ａｍ＋１、Ｂｍ＋１、Ｃ
ｍ＋１、Ｄｍ＋１…… と解釈してしまうので、各符号化データのワード数であ
るｋ、ｌ、ｍ、ｎの値も符号化データと共に多重化して
伝送する。In the multiplexing circuit 12, the coded data output from the variable length encoders 4 to 7 are alternately multiplexed in units of 16-bit words.
In the case of a variable-length code of 16 bits, 16 pieces of data are input and one piece of encoded data of 16-bit is output. In the case of a variable-length code of word length 16 bits, one input data is Since 16-bit coded data is output as one, the coded data is not output continuously,
After writing to the memory circuits 8 to 11, the data is read at the timing of multiplexing. The read clock is generated by the multiplexing circuit 12 and output to the memory circuits 8-11. The data read from the memory circuit 8 is A1, A2 ...
... Ak, data read from the memory circuit 9 is B1, B2
……… B1, data read from the memory circuit 10 is C
1, C2, ..., Cm, and the data read from the memory circuit 11 is D1, D2, ..., Dn, in the multiplexing circuit 12, as shown in f of FIG. 4, A1, B1, C1, D1, A2, B2. Output in the order of .... The values of k, l, m, n are generally not equal. For example, if m <k, m <l, m <n, the multiplexed data is ... Am, Bm, Cm, Dm, Am + 1, Cm + 1, D
m + 1 ... In this case, if the receiving side does not know the values of k, l, m, and n, this data is written as ... Am, Bm, Cm, Dm, Am + 1, Bm + 1, C
Since it is interpreted as m + 1, Dm + 1 ..., The values of k, 1, m, and n, which are the number of words of each encoded data, are also multiplexed together with the encoded data and transmitted.
【００１８】図３は多重化回路１２の一構成例を示すブ
ロック図である。図３において、入力端子１２０〜１２
３はメモリ回路８〜１１から出力される符号化データが
入力される端子であり、選択回路２７のデータ入力に接
続されている。入力端子１２４〜１２７は可変長符号器
４〜７から出力される符号化データのワード数が入力さ
れる端子であり、それぞれ計数回路２９〜３２および選
択回路２８の５つのデータ入力のうちの４つの入力に接
続されている。選択回路２８の残りの１つの入力は選択
回路２７の出力が接続されている。計数回路２９〜３２
の出力は制御信号発生回路３３とクロック生成回路３４
に接続されている。制御信号発生回路３３の出力は選択
回路２７の選択制御入力に、クロック生成回路３４の出
力は計数回路２９〜３２のクロック入力及び出力端子１
２８にそれぞれ接続され、選択回路２８の出力は出力端
子１２９に接続されている。FIG. 3 is a block diagram showing an example of the structure of the multiplexing circuit 12. In FIG. 3, input terminals 120 to 12
Reference numeral 3 is a terminal to which encoded data output from the memory circuits 8 to 11 is input, and is connected to a data input of the selection circuit 27. The input terminals 124 to 127 are terminals to which the number of words of the encoded data output from the variable length encoders 4 to 7 is input, and four of the five data inputs of the counting circuits 29 to 32 and the selection circuit 28 are input. Connected to one input. The other input of the selection circuit 28 is connected to the output of the selection circuit 27. Counting circuits 29 to 32
Output of the control signal generation circuit 33 and the clock generation circuit 34.
It is connected to the. The output of the control signal generation circuit 33 is the selection control input of the selection circuit 27, and the output of the clock generation circuit 34 is the clock input and output terminal 1 of the counting circuits 29 to 32.
28, and the output of the selection circuit 28 is connected to the output terminal 129.
【００１９】図３において、計数回路２９〜３２は通常
“Ｌ”レベルが出力されているが、計数値がそれぞれ入
力端子１２４〜１２７から入力されたデータワード数を
越えると“Ｈ”レベルが出力される。計数回路２９〜３
２の出力パターンによって、制御信号発生回路３３から
選択回路２７の選択制御信号が出力される。メモリ回路
８〜１１に対して出力する読み出しクロックは、クロッ
ク生成回路３４で作られて出力端子１２８から出力され
る。可変長符号器４〜７は可変長符号化回路の入出力デ
ータに対するクロックの４分周クロックで処理されてい
るので、符号化データの多重化開始時点ではクロック生
成回路３４から４分周クロックが出力される。計数回路
２９〜３２からの出力信号が１個“Ｈ”レベルになると
クロック生成回路３４からは３分周クロックが出力さ
れ、２個“Ｈ”レベルになると２分周クロック、３個
“Ｈ”レベルになると分周無しのクロック、４個“Ｈ”
レベルになると符号化データが終了したということでク
ロック停止になる。In FIG. 3, the counting circuits 29 to 32 normally output the "L" level, but when the counted value exceeds the number of data words input from the input terminals 124 to 127, the "H" level is output. To be done. Counting circuits 29-3
According to the output pattern of 2, the selection control signal of the selection circuit 27 is output from the control signal generation circuit 33. The read clock output to the memory circuits 8 to 11 is generated by the clock generation circuit 34 and output from the output terminal 128. Since the variable-length encoders 4 to 7 are processed with the clock divided by 4 for the input / output data of the variable-length encoder, the clock generator 34 outputs the divided-by-4 clock at the start of multiplexing the encoded data. Is output. When one of the output signals from the counting circuits 29 to 32 becomes "H" level, the clock generation circuit 34 outputs a frequency-divided clock of 3, and when the number of two output signals becomes "H" level, a frequency-divided clock of 2 and three "H" level. When the level is reached, a clock without frequency division, 4 "H"
When the level is reached, the clock is stopped because the encoded data is completed.
【００２０】図４は図３の多重化回路の動作を示すタイ
ムチャートである。ａは可変長符号化回路の入出力デー
タに対するクロック、ｂ〜ｅはそれぞれ計数回路２９〜
３２の出力、ｆは選択回路２８の出力信号、ｇはクロッ
ク生成回路３４から出力されるクロックをそれぞれ示し
ている。ｆにおいて、最初、選択回路２８で入力端子１
２４〜１２７から入力される符号化データのワード数
ｋ、ｌ、ｍ、ｎが選択され、時刻ｔ１から選択回路２７
より出力される符号化データが選択される。FIG. 4 is a time chart showing the operation of the multiplexing circuit of FIG. a is a clock for input / output data of the variable length coding circuit, and b to e are counting circuits 29 to 29, respectively.
32, the output f of the selection circuit 28, and g the clock output from the clock generation circuit 34. In f, first, the selection circuit 28 inputs the input terminal 1
The numbers k, l, m, and n of the encoded data input from 24 to 127 are selected, and the selection circuit 27 starts from time t1.
The encoded data to be output is selected.
【００２１】図４ではｋ＝５、ｌ＝３、ｍ＝１、ｎ＝３
の例を示しており、時刻ｔ１で計数回路２９〜３２には
ｋ、ｌ、ｍ、ｎの値がセットされる。この時、ｂ〜ｅは
“Ｌ”レベルとなり、ｆはＡ１、Ｂ１、Ｃ１、Ｄ１が出
力される。ｔ２で計数回路２９〜３２がカウントアップ
され、ｄのみ“Ｈ”レベルになる。ｂ〜ｅのパターンに
より制御信号発生回路３３から選択回路２７の選択制御
信号が出力され、選択回路２７でＡ２、Ｂ２、Ｄ２が選
択されてｆに出力される。ｂ〜ｅのうちｄのみ“Ｈ”レ
ベルなので、クロック生成回路３４からはｇに示すよう
に、ｔ２からａのクロックで３クロック後のｔ３に３分
周クロックが出力される。以下同様にしてＡ３、Ｂ３、
Ｄ３、Ａ４、Ａ５が出力される。In FIG. 4, k = 5, l = 3, m = 1, n = 3
, The values of k, l, m and n are set in the counting circuits 29 to 32 at time t1. At this time, b to e are at “L” level, and f outputs A1, B1, C1, and D1. At t2, the counting circuits 29 to 32 are counted up, and only d becomes "H" level. The selection control signal of the selection circuit 27 is output from the control signal generation circuit 33 according to the patterns b to e, and A2, B2, and D2 are selected by the selection circuit 27 and output to f. Since only d of b to e is at the “H” level, the clock generation circuit 34 outputs the divided-by-3 clock at t3, which is three clocks after the clock from t2 to a as shown in g. Similarly, A3, B3,
D3, A4 and A5 are output.
【００２２】次に本発明に係る復号化回路について説明
する。Next, the decoding circuit according to the present invention will be described.
【００２３】図５は本発明を復号化回路に適用した場合
における可変長復号化回路の一実施例を示すブロック構
成図である。FIG. 5 is a block diagram showing an embodiment of a variable length decoding circuit when the present invention is applied to the decoding circuit.
【００２４】図５を参照するに、可変長符号化データが
入力される入力端子４１および可変長符号化データに含
まれる４種類のデータの各ワード数が入力される入力端
子４２〜４５は分離回路４７に接続されている。分離回
路４７の４つのデータ出力および４つのクロック出力は
それぞれメモリ回路４８〜５１に接続されている。メモ
リ回路４８〜５１の出力は可変長復号器５２〜５５にそ
れぞれ接続され、可変長復号器５２〜５５の出力は多重
化回路５６に接続されている。多重化回路５６の出力は
出力端子４６に接続されている。Referring to FIG. 5, the input terminal 41 to which the variable length coded data is input and the input terminals 42 to 45 to which the respective word numbers of the four types of data included in the variable length coded data are input are separated. It is connected to the circuit 47. The four data outputs and the four clock outputs of the separation circuit 47 are connected to the memory circuits 48 to 51, respectively. The outputs of the memory circuits 48 to 51 are connected to the variable length decoders 52 to 55, respectively, and the outputs of the variable length decoders 52 to 55 are connected to the multiplexing circuit 56. The output of the multiplexing circuit 56 is connected to the output terminal 46.
【００２５】ここで、画像データを叙上の符号化回路と
同様に、画素単位に４並列処理で可変長復号化する場合
を考える。図５の可変長復号回路で可変長復号を行うた
めには、符号化時にも画素単位の４並列処理を行ってワ
ード単位で多重化しておく必要がある。図７は、入力端
子４１に入力される可変長符号化データのフォーマット
を示す。可変長符号化データは並列処理された４つのグ
ループＡ、Ｂ、Ｃ、Ｄに分けられ、各グループのデータ
がワード毎に交互に多重化されている。グループは画素
単位に分けられていて、グルーブＡは第１、第５、第９
……画素、グループＢは第２、第６、第１０……画素、
グルーブＣは第３、第７、第１１……画素、グルーブＤ
は第４、第８、第１２……画素というように、それぞれ
４画素おきのデータを可変長符号化したものである。Now, let us consider a case where the image data is subjected to variable length decoding by four parallel processes in pixel units, as in the above encoding circuit. In order to perform variable length decoding with the variable length decoding circuit in FIG. 5, it is necessary to perform four parallel processing in pixel units and multiplex in word units also at the time of encoding. FIG. 7 shows the format of the variable length coded data input to the input terminal 41. The variable length coded data is divided into four groups A, B, C and D which are processed in parallel, and the data of each group are alternately multiplexed for each word. The group is divided into pixel units, and the groove A has the first, fifth, and ninth groups.
...... Pixel, group B is the second, sixth, tenth …… pixel,
The groove C is the third, seventh, eleventh ... Pixel, groove D
Are data obtained by variable-length coding every 4th pixel such as the 4th, 8th, 12th ... Pixel.
【００２６】各グループのデータのワード数がそれぞれ
入力端子４２〜４５から入力される。分離回路４７で
は、後で説明するようにこのワード数を使って入力され
た可変長復号化データを各グループに分け、メモリ回路
４８〜５１に対して書き込みクロックと共に出力する。
可変長復号器５２〜５５ではメモリ回路４８〜５１から
読み出された各グループの可変長符号化データを入力端
子４１から入力されたデータの速度の１／４の速度で復
号化する。ここで用いる可変長符号の語長を１〜１６ビ
ットとすると、１画素分のデータを復号化するのに読み
込むデータ量が１〜１６ビットの範囲で変化するので、
メモリ回路４８〜５１ではそのデータ転送速度の変換を
行っている。The number of words of data in each group is input from the input terminals 42 to 45, respectively. As will be described later, the separation circuit 47 divides the variable-length decoded data input using this word number into each group, and outputs it to the memory circuits 48 to 51 together with the write clock.
The variable length decoders 52 to 55 decode the variable length coded data of each group read from the memory circuits 48 to 51 at a rate of 1/4 of the rate of the data input from the input terminal 41. If the word length of the variable-length code used here is 1 to 16 bits, the amount of data to be read for decoding the data of one pixel changes in the range of 1 to 16 bits.
The memory circuits 48 to 51 convert the data transfer rate.
【００２７】可変長復号器５２〜５５から出力された復
号化データは、多重化回路５６で画素単位に多重化され
て出力端子４６から出力される。すなわち、可変長復号
器５２で復号化したグループＡの第１画素の次に、可変
長復号器５３で復号化したグループＢの第２画素、可変
長復号器５４で復号化したグループＣの第３画素、可変
長復号器５５で復号化したグループＤの第４画素の順で
多重化していく。これは、画素単位の多重化であるの
で、従来のようなメモリ回路は必要なくなる。The decoded data output from the variable length decoders 52 to 55 is multiplexed on a pixel-by-pixel basis by the multiplexing circuit 56 and output from the output terminal 46. That is, after the first pixel of group A decoded by the variable length decoder 52, the second pixel of group B decoded by the variable length decoder 53, and the second pixel of group C decoded by the variable length decoder 54. Three pixels are multiplexed in order of the fourth pixel of group D decoded by the variable length decoder 55. Since this is multiplexing on a pixel-by-pixel basis, a conventional memory circuit is not required.
【００２８】図８は分離回路４７の一構成例を示すブロ
ック図である。図８において、入力端子７０１は可変長
符号化データが入力される端子であり、スイッチ７１に
接続されている。入力端子７０２〜７０５は可変長符号
化データで多重化されている各グループの符号化データ
のワード数が入力される端子であり、計数回路７２〜７
５に接続されている。計数回路７２〜７５の出力は制御
信号発生回路７６とクロック生成回路７７に接続されて
いる。制御信号発生回路７６の出力はスイッチ７１の制
御信号入力に接続されている。クロック生成回路７７の
５つの出力のうち、１つは計数回路７２〜７５のクロッ
ク入力に、残りの４つはそれぞれ出力端子７１０〜７１
３に接続されている。FIG. 8 is a block diagram showing a configuration example of the separation circuit 47. In FIG. 8, an input terminal 701 is a terminal to which variable length encoded data is input, and is connected to the switch 71. The input terminals 702 to 705 are terminals to which the number of words of the encoded data of each group multiplexed with the variable length encoded data is input, and the counting circuits 72 to 7
Connected to 5. The outputs of the counting circuits 72 to 75 are connected to the control signal generating circuit 76 and the clock generating circuit 77. The output of the control signal generation circuit 76 is connected to the control signal input of the switch 71. Of the five outputs of the clock generation circuit 77, one is used as the clock input of the counting circuits 72 to 75, and the other four are output terminals 710 to 71, respectively.
Connected to 3.
【００２９】図８において、計数回路７２〜７５は通常
“Ｌ”レベルが出力されているが、計数値がそれぞれ入
力端子７０２〜７０５から入力されたワード数を越える
と“Ｈ”レベルになる。計数回路７２〜７５の出力パタ
ーンによって、制御信号発生回路７６からスイッチ７１
の制御信号が出力される。メモリ回路４８〜５１に対し
て出力する書き込みクロックはクロック生成回路７７で
作られて出力端子７１０〜７１３から出力される。ま
た、計数回路７２〜７５に対するクロックもクロック生
成回路７７で作られる。In FIG. 8, the counting circuits 72 to 75 normally output the "L" level, but when the counting values exceed the number of words input from the input terminals 702 to 705, respectively, the counting circuits 72 to 75 become the "H" level. Depending on the output patterns of the counting circuits 72 to 75, the control signal generating circuit 76 switches the switch 71 to the switch 71.
Control signal is output. The write clock output to the memory circuits 48 to 51 is generated by the clock generation circuit 77 and output from the output terminals 710 to 713. The clock generation circuit 77 also generates clocks for the counting circuits 72 to 75.
【００３０】図９は図８の分離回路の動作を示すタイム
チャートである。ａは入力される可変長符号化データ、
ｂは入力される可変長符号化データに対するクロック、
ｃ〜ｆはそれぞれ計数回路７２〜７５の出力信号、ｇは
制御信号発生回路３６の出力信号、ｈ〜ｋはそれぞれ出
力端子７１０〜７１３から出力されるクロック、ｌはク
ロック生成回路７７から計数回路７２〜７５に対して出
力されるクロックである。ここでは、グループＡ〜Ｄの
各データのワード数を前述した符号化回路と同様に５、
３、１、３とする。FIG. 9 is a time chart showing the operation of the separation circuit of FIG. a is variable length encoded data to be input,
b is a clock for input variable-length coded data,
c to f are output signals of the counting circuits 72 to 75, g is an output signal of the control signal generating circuit 36, h to k are clocks output from the output terminals 710 to 713, and l is a clock generating circuit 77 to a counting circuit. It is a clock output to 72-75. Here, the number of words of each data of the groups A to D is 5, as in the above-described encoding circuit,
Set to 3, 1, and 3.
【００３１】時刻ｔ１で計数回路７２〜７５には各グル
ープのデータのワード数がセットされる。この時、ｃ〜
ｆは“Ｌ”レベルとなり、ｇはＳａ、Ｓｂ、Ｓｃ、Ｓｄ
が順番に出力される。ここで、Ｓａはスイッチ７１を出
力端子７０６に接続する制御信号、Ｓｂはスイッチ７１
を出力端子７０７に接続する制御信号、Ｓｃはスイッチ
７１を出力端子７０８に接続する制御信号、Ｓｄはスイ
ッチ７１を出力端子７０９に接続する制御信号である。
制御信号発生回路７６はｂのクロックに対して４分周ク
ロックを生成してｌに出力すると共に、出力端子７０６
〜７０９から出力されるデータがメモリ回路４８〜５１
で読み込めるタイミングでｈ〜ｋを出力する。ｔ２で計
数回路７２〜７５がカウントアップされ、ｅのみ“Ｈ”
レベルになる。ｃ〜ｆのパターンにより制御信号発生回
路７６からスイッチ７１の制御信号ｇが出力され、スイ
ッチ７１でＡ２、Ｂ２、Ｄ２がそれぞれ出力端子７０
６、７０７、７０９から出力されるように接続される。
ｃ〜ｆのうちｅのみ“Ｈ”レベルなので、クロック生成
回路７７からはｂのクロックに対する３分周クロックが
生成され、ｈ〜ｌに示すタイミングで出力される。以下
同様にしてＡ３、Ｂ３、Ｄ３、Ａ４、Ａ５が分離されて
出力される。At time t1, the number of words of data in each group is set in the counting circuits 72 to 75. At this time, c ~
f becomes "L" level, and g is Sa, Sb, Sc, Sd.
Are output in order. Here, Sa is a control signal for connecting the switch 71 to the output terminal 706, and Sb is the switch 71.
Is a control signal for connecting the switch 71 to the output terminal 709, Sc is a control signal for connecting the switch 71 to the output terminal 708, and Sd is a control signal for connecting the switch 71 to the output terminal 709.
The control signal generation circuit 76 generates a clock divided by 4 with respect to the clock of b and outputs it to l, and at the same time, an output terminal 706.
Data output from the memory circuits 48 to 51
Output h to k at the timing that can be read by. At t2, the counting circuits 72 to 75 are counted up, and only e is “H”.
Become a level. The control signal g of the switch 71 is output from the control signal generation circuit 76 according to the patterns c to f, and the switches 71 output A2, B2, and D2, respectively.
6, 707 and 709 are connected so as to be output.
Since only e of c to f is at the “H” level, the clock generation circuit 77 generates a clock divided by three with respect to the clock of b and outputs it at the timings h to l. Similarly, A3, B3, D3, A4 and A5 are separated and output.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
処理速度を下げるために可変長符号化を並列処理で行う
場合に、画素単位で並列処理を行うことにより、周辺の
メモリ回路のメモリ容量を減らすことが可能となり、処
理遅延時間および回路規模を削減できるという効果が得
られる。As described above, according to the present invention,
When variable-length coding is performed in parallel to reduce processing speed, parallel processing in pixel units can reduce the memory capacity of peripheral memory circuits, reducing processing delay time and circuit scale. The effect that can be obtained is obtained.
【図１】本発明に係る可変長符号化回路の一実施例を示
すブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a variable length coding circuit according to the present invention.
【図２】従来における可変長符号化回路の一例を示すブ
ロック図である。FIG. 2 is a block diagram showing an example of a conventional variable length coding circuit.
【図３】図１に示した多重化回路１２の一具体例を示す
ブロック構成図である。FIG. 3 is a block configuration diagram showing a specific example of a multiplexing circuit 12 shown in FIG.
【図４】図３に示した多重化回路１２の動作を説明する
タイミングチャートである。FIG. 4 is a timing chart explaining the operation of the multiplexing circuit 12 shown in FIG.
【図５】本発明に係る可変長復号化回路の一実施例を示
すブロック構成図である。FIG. 5 is a block diagram showing an embodiment of a variable length decoding circuit according to the present invention.
【図６】従来における可変長復号化回路の一例を示すブ
ロック図である。FIG. 6 is a block diagram showing an example of a conventional variable length decoding circuit.
【図７】図５に示した可変長復号化回路に入力される可
変長符号化データのフォーマットを示す図である。7 is a diagram showing a format of variable-length coded data input to the variable-length decoding circuit shown in FIG.
【図８】図５に示した分離回路４７の一具体例を示すブ
ロック構成図である。8 is a block configuration diagram showing a specific example of the separation circuit 47 shown in FIG.
【図９】図８に示した分離回路４７の動作を説明するタ
イミングチャートである。9 is a timing chart explaining the operation of the separation circuit 47 shown in FIG.
１…入力端子 ２…出力端子 ３、１３…分離回路 ４〜７、１８〜２１…可変長符号器 ８〜１１、１４〜１７、２２〜２５…メモリ回路 １２、２６…多重化回路 ２７、２８…選択回路 ２９〜３２…計数回路 ３３…制御信号発生回路 ３４…クロック生成回路 ４１〜４５…入力端子 ４６…出力端子 ４７、５７…分離回路 ４８〜５１、５８〜６１、６６〜６９…メモリ回路 ５２〜５５、６２〜６５…可変長復号器 ５６、７０…多重化回路 ７１…スイッチ ７２〜７５…計数回路 ７６…制御信号発生回路 ７７…クロック生成回路 DESCRIPTION OF SYMBOLS 1 ... Input terminal 2 ... Output terminal 3, 13 ... Separation circuit 4-7, 18-21 ... Variable-length encoder 8-11, 14-17, 22-25 ... Memory circuit 12, 26 ... Multiplexing circuit 27, 28 ... selection circuit 29-32 ... counter circuit 33 ... control signal generation circuit 34 ... clock generation circuit 41-45 ... input terminal 46 ... output terminals 47, 57 ... separation circuit 48-51, 58-61, 66-69 ... memory circuit 52-55, 62-65 ... Variable length decoder 56, 70 ... Multiplexing circuit 71 ... Switch 72-75 ... Counting circuit 76 ... Control signal generating circuit 77 ... Clock generating circuit
Claims (3)
のデータ列に振り分ける分離回路と、該分離回路から出
力されるｎ個のデータ列をそれぞれ可変長符号化して符
号化データとそのワード数情報を出力するｎ個の可変長
符号器と、該可変長符号器から出力される符号化データ
を記憶するｎ個のメモリ回路と、該メモリ回路から出力
されるｎ個のデータ列をワード単位に交互に並べ前記可
変長符号器から出力されるワード数情報と多重化すると
共に前記ｎ個のメモリ回路に対して読み出しクロックを
出力する多重化回路とを備えることを特徴とする可変長
符号化回路。1. A separation circuit that distributes input image data into n data strings on a pixel-by-pixel basis, and n data strings output from the separation circuit are each variable-length coded to coded data and its words. N variable-length encoders that output numerical information, n memory circuits that store encoded data output from the variable-length encoders, and n data strings output from the memory circuits as words A variable length code which is alternately arranged in units and which is multiplexed with the word number information output from the variable length encoder and which outputs a read clock to the n memory circuits. Circuit.
号化データから１個を選択する第１の選択回路と、符号
化データのワード数と前記第１の選択回路の出力を入力
する第２の選択回路と、前記ワード数を入力して計数す
るｎ個の計数回路と、該ｎ個の計数回路の出力を入力
し、該出力パターンにより選択制御信号を前記第１の選
択回路に出力する制御信号発生回路と、前記ｎ個の計数
回路の出力を入力し前記ｎ個のメモリ回路の読み出しク
ロックを発生するクロック生成回路とを有することを更
に特徴とする請求項１に記載の可変長符号化回路。2. The multiplexer circuit inputs a first selection circuit for selecting one from n input coded data, a word number of coded data and an output of the first selection circuit. Second selecting circuit, n counting circuits for inputting and counting the number of words, and outputs of the n counting circuits are input, and a selection control signal is output according to the output pattern. 2. The control signal generating circuit according to claim 1, further comprising: a control signal generating circuit which outputs the control signal generating circuit and a clock generating circuit which inputs the outputs of the n counting circuits and generates a read clock of the n memory circuits. Variable length coding circuit.
分けて可変長符号化し符号化データのワード毎に交互に
多重化された符号化データに対して多重化されているｎ
個の符号化データそれぞれに対するワード数情報を基に
ｎ個の符号化データ列に分離してクロック信号と共に出
力する分離回路と、該分離回路から出力されるｎ個の符
号化データ列を前記クロック信号を用いて書き込むｎ個
のメモリ回路と、該ｎ個のメモリ回路から読み出された
ｎ個のデータ列をそれぞれ可変長復号化するｎ個の可変
長復号器と、該可変長復号器から出力されるｎ個の復号
データを画素毎に多重化して通常の画像データの順番に
並べる多重化回路とを備えることを特徴とする可変長復
号化回路。3. The image signal is divided into n groups on a pixel-by-pixel basis, variable-length coded, and n is multiplexed with coded data that is alternately multiplexed for each word of the coded data.
A separation circuit that separates into n coded data strings based on the word number information for each of the coded data and outputs together with a clock signal, and the n coded data strings output from the separation circuit are the clocks. N variable-length decoders for variable-length decoding n data circuits read from the n-memory circuits, and n variable-length decoders for variable-length decoding, respectively. A variable length decoding circuit, comprising: a multiplexing circuit that multiplexes n pieces of decoded data that are output for each pixel and arranges them in the order of normal image data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9924492A JPH05300486A (en) | 1992-04-20 | 1992-04-20 | Variable length encoding and decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9924492A JPH05300486A (en) | 1992-04-20 | 1992-04-20 | Variable length encoding and decoding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300486A true JPH05300486A (en) | 1993-11-12 |
Family
ID=14242287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9924492A Pending JPH05300486A (en) | 1992-04-20 | 1992-04-20 | Variable length encoding and decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300486A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339197A (en) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | Apparatus and method for mounting component |
| US6414993B1 (en) | 1998-09-29 | 2002-07-02 | Nec Corporation | Decoding system available for compressed data streams for concurrently reproducing stable pictures method for decoding compressed data streams and information storage medium for strong programmed instructions representative of the method |
| JP2012160985A (en) * | 2011-02-02 | 2012-08-23 | Fuji Xerox Co Ltd | Information processor and information processing program |
| JP2013098780A (en) * | 2011-11-01 | 2013-05-20 | Fujitsu Ltd | Variable length encoding device and variable length decoding device |
-
1992
- 1992-04-20 JP JP9924492A patent/JPH05300486A/en active Pending
Cited By (5)
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|---|---|---|---|---|
| US6414993B1 (en) | 1998-09-29 | 2002-07-02 | Nec Corporation | Decoding system available for compressed data streams for concurrently reproducing stable pictures method for decoding compressed data streams and information storage medium for strong programmed instructions representative of the method |
| US6912254B2 (en) | 1998-09-29 | 2005-06-28 | Nec Electronics Corporation | Decoding system available for compressed data streams for concurrently reproducing stable pictures method for decoding compressed data streams and information storage medium for storing programmed instructions representative of the method |
| JP2001339197A (en) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | Apparatus and method for mounting component |
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