JPH0529562A - Fetとその製造方法 - Google Patents
Fetとその製造方法Info
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- JPH0529562A JPH0529562A JP18456691A JP18456691A JPH0529562A JP H0529562 A JPH0529562 A JP H0529562A JP 18456691 A JP18456691 A JP 18456691A JP 18456691 A JP18456691 A JP 18456691A JP H0529562 A JPH0529562 A JP H0529562A
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Abstract
(57)【要約】
【目的】 FETでバイポーラトランジスタ並み、ある
いはそれ以上の電流駆動力gm を得るためのFET構造
とその製造方法を得る。 【構成】 nチャネル2内のキャリアの走行方向と垂直
方向(基板深さ方向)に複数のnチャネル2を並列に有
するとともに、各nチャネル2にゲート電極5をそれぞ
れ有する構造とした。
いはそれ以上の電流駆動力gm を得るためのFET構造
とその製造方法を得る。 【構成】 nチャネル2内のキャリアの走行方向と垂直
方向(基板深さ方向)に複数のnチャネル2を並列に有
するとともに、各nチャネル2にゲート電極5をそれぞ
れ有する構造とした。
Description
【0001】
【産業上の利用分野】本発明は、単一のFETの電流駆
動力を向上したFETとその製造方法に関するものであ
る。
動力を向上したFETとその製造方法に関するものであ
る。
【0002】
【従来の技術】図4に従来のMESFETの断面構造を
示す。この図で、1は半絶縁性基板、2はnチャネル、
3はn+ 層、4はソース電極、5はゲート電極、6はド
レイン電極である。
示す。この図で、1は半絶縁性基板、2はnチャネル、
3はn+ 層、4はソース電極、5はゲート電極、6はド
レイン電極である。
【0003】図4に示す従来のMESFETにおける電
流駆動力gm は、式(1)のように記述できる。すなわ
ち、
流駆動力gm は、式(1)のように記述できる。すなわ
ち、
【0004】
【数1】
ここで、Lg:ゲート長、Wg:ゲート幅、μ:キャリ
アの移動度、εs:基板の誘電率、a:チャネル厚、V
gs:ゲート電圧、Vth:しきい値電圧。
アの移動度、εs:基板の誘電率、a:チャネル厚、V
gs:ゲート電圧、Vth:しきい値電圧。
【0005】式(1)から分かるように、MESFET
における電流駆動力gm はnチャネル2内のキャリア
(電子)の速度と濃度、およびゲートに印加できる電圧
に大きく依存する。また、従来のFET構造ではnチャ
ネル2は単一である。
における電流駆動力gm はnチャネル2内のキャリア
(電子)の速度と濃度、およびゲートに印加できる電圧
に大きく依存する。また、従来のFET構造ではnチャ
ネル2は単一である。
【0006】
【発明が解決しようとする課題】従来のMESFETは
以上のように構成されているので、その電流駆動力gm
は単一のチャネル自体の有する電流駆動力gm の上限で
制限されており、ゲート長を〜0.1μmに微細化して
も、例えばGaAsMESFETでは1000mS/m
m以下と、バイポーラトランジスタの3000mS/m
m以上に比べてまだ小さく、FETで超高速ICを実現
する上で不十分である等の問題点があった。
以上のように構成されているので、その電流駆動力gm
は単一のチャネル自体の有する電流駆動力gm の上限で
制限されており、ゲート長を〜0.1μmに微細化して
も、例えばGaAsMESFETでは1000mS/m
m以下と、バイポーラトランジスタの3000mS/m
m以上に比べてまだ小さく、FETで超高速ICを実現
する上で不十分である等の問題点があった。
【0007】本発明は、上記のような問題点を解消する
ためになされたもので、FETでバイポーラトランジス
タ並み、あるいはそれ以上の電流駆動力gm が得られる
構造を得ることを目的としており、さらに、そのような
FETを得るのに適した製造方法を提供することを目的
とする。
ためになされたもので、FETでバイポーラトランジス
タ並み、あるいはそれ以上の電流駆動力gm が得られる
構造を得ることを目的としており、さらに、そのような
FETを得るのに適した製造方法を提供することを目的
とする。
【0008】
【課題を解決するための手段】本発明に係るFETは、
キャリアの走行方向と垂直方向に複数のチャネルを有す
るとともに、各チャネルにゲートを有する構造にしたも
のである。
キャリアの走行方向と垂直方向に複数のチャネルを有す
るとともに、各チャネルにゲートを有する構造にしたも
のである。
【0009】本発明に係るFETの製造方法は、単結晶
金属ゲート層,半導体チャネル層,半導体層間絶縁バッ
ファ層の繰り返し成長を用いるものである。
金属ゲート層,半導体チャネル層,半導体層間絶縁バッ
ファ層の繰り返し成長を用いるものである。
【0010】
【作用】本発明のFETでは、複数のチャネルが各々の
ゲートで制御されるので、単一チャネルでの電流駆動力
gm の複数倍のgm が得られる。
ゲートで制御されるので、単一チャネルでの電流駆動力
gm の複数倍のgm が得られる。
【0011】また、本発明のFETの製造方法では、金
属ゲート層と半導体チャネル層,半導体層間絶縁バッフ
ァ層を真空中連続成長できるので、複数チャネルの各々
のFET部を良好に形成できる。
属ゲート層と半導体チャネル層,半導体層間絶縁バッフ
ァ層を真空中連続成長できるので、複数チャネルの各々
のFET部を良好に形成できる。
【0012】
【実施例】以下、本発明にかかるFETの一実施例を図
1について説明する。図1において、1は半絶縁性基
板、2はnチャネル、3はn+ 層、4はソース電極、5
はゲート電極、6はドレイン電極、7は半絶縁性バッフ
ァ層、8,8Aは絶縁領域である。図1において、nチ
ャネル2を流れるキャリア(電子)の方向と垂直方向
(基板深さ方向)に単一チャネルのMESFETが並列
に存在する。各MSEFETのソースn+ 領域,ドレイ
ンn+ 領域は共通のn+ 層3で接続しているので、全体
としての本発明のFETでは、ドレイン電流および電流
駆動力gm は並列に存在する単一チャネルMSEFET
の数を乗じた分、増加する。
1について説明する。図1において、1は半絶縁性基
板、2はnチャネル、3はn+ 層、4はソース電極、5
はゲート電極、6はドレイン電極、7は半絶縁性バッフ
ァ層、8,8Aは絶縁領域である。図1において、nチ
ャネル2を流れるキャリア(電子)の方向と垂直方向
(基板深さ方向)に単一チャネルのMESFETが並列
に存在する。各MSEFETのソースn+ 領域,ドレイ
ンn+ 領域は共通のn+ 層3で接続しているので、全体
としての本発明のFETでは、ドレイン電流および電流
駆動力gm は並列に存在する単一チャネルMSEFET
の数を乗じた分、増加する。
【0013】次に、図1のFET構造の製造方法の一実
施例を図について説明する。図2(a),(b),図3
(a)〜(c)は本発明のFET構造の製造方法の一実
施例を示す工程断面図である。これらの図において、1
は前記図1と同じ半絶縁性基板を示し、9はフォトレジ
スト、10は絶縁注入領域、11はNi−Al単結晶
層、12はn−GaAs層、13はi−GaAs層、1
4はフォトレジスト、15はホール、16はn+ 注入領
域、17はn+−GaAs選択成長層、18はソース電
極、19はドレイン電極である。
施例を図について説明する。図2(a),(b),図3
(a)〜(c)は本発明のFET構造の製造方法の一実
施例を示す工程断面図である。これらの図において、1
は前記図1と同じ半絶縁性基板を示し、9はフォトレジ
スト、10は絶縁注入領域、11はNi−Al単結晶
層、12はn−GaAs層、13はi−GaAs層、1
4はフォトレジスト、15はホール、16はn+ 注入領
域、17はn+−GaAs選択成長層、18はソース電
極、19はドレイン電極である。
【0014】まず、図2(a)のように、半絶縁性基板
1上にチャンネル層となるn−GaAs層12,ゲート
電極となるNi−Al単結晶層11,半導体層間絶縁バ
ッファ層となるi−GaAs層13を並列に作るMES
FETの数の分、繰り返し連続成長する。その後、FE
T外部領域を絶縁化するためにSi+ 、その他の注入に
より絶縁注入領域10を形成する。次に、図2(b)の
ように、ソース,ドレインn+ 層相当部にそれぞれホー
ル15をフォトレジスト14により形成する。次に、図
3(a)のように、ホール15の作成により露出したN
i−Al単結晶層11の端面から選択サイドエッチを行
い、各単一チャネルMESFETのゲート長を規定す
る。次に、図3(b)のように、加工されたNi−Al
単結晶ゲートをマスクにn+ 注入を行い、n+ 注入領域
16を形成する。その後、各単一チャネルMESFET
の各ソース・ドレインn+ 層を接続するために、ホール
15にn+ GaAs層を選択成長して埋め込み、n+ −
GaAs選択成長層17を形成する。そして、図3
(c)のように、ソース電極18,ドレイン電極19を
形成して本発明のFETは完成される。
1上にチャンネル層となるn−GaAs層12,ゲート
電極となるNi−Al単結晶層11,半導体層間絶縁バ
ッファ層となるi−GaAs層13を並列に作るMES
FETの数の分、繰り返し連続成長する。その後、FE
T外部領域を絶縁化するためにSi+ 、その他の注入に
より絶縁注入領域10を形成する。次に、図2(b)の
ように、ソース,ドレインn+ 層相当部にそれぞれホー
ル15をフォトレジスト14により形成する。次に、図
3(a)のように、ホール15の作成により露出したN
i−Al単結晶層11の端面から選択サイドエッチを行
い、各単一チャネルMESFETのゲート長を規定す
る。次に、図3(b)のように、加工されたNi−Al
単結晶ゲートをマスクにn+ 注入を行い、n+ 注入領域
16を形成する。その後、各単一チャネルMESFET
の各ソース・ドレインn+ 層を接続するために、ホール
15にn+ GaAs層を選択成長して埋め込み、n+ −
GaAs選択成長層17を形成する。そして、図3
(c)のように、ソース電極18,ドレイン電極19を
形成して本発明のFETは完成される。
【0015】なお、上記実施例では単一のチャネルFE
TとしてMESFETで説明を行ったが、HEMT,M
ISFET(MOSFET),JFETを用いてもよ
い。また、並列化されるFETが全部同じである必要は
ない。また、図1と図2,3との対応を示すと、1→
1,2→12,3→16,4→18,5→11,6→1
9,7→13,8→10となる。
TとしてMESFETで説明を行ったが、HEMT,M
ISFET(MOSFET),JFETを用いてもよ
い。また、並列化されるFETが全部同じである必要は
ない。また、図1と図2,3との対応を示すと、1→
1,2→12,3→16,4→18,5→11,6→1
9,7→13,8→10となる。
【0016】
【発明の効果】以上説明したように、本発明によれば、
複数のチャネルをチャネル中キャリア走行方向と垂直方
向(基板深さ方向)に並列化したので、基板表面から見
た見かけ上のFETの電流駆動力は、並列化する数を乗
じた大きさに増加しうる。これにより、ICを構成する
規定面積内に形成されるFETの電流駆動力は、バイポ
ーラトランジスタ並み以上になり、超高速ICを実現し
うる。
複数のチャネルをチャネル中キャリア走行方向と垂直方
向(基板深さ方向)に並列化したので、基板表面から見
た見かけ上のFETの電流駆動力は、並列化する数を乗
じた大きさに増加しうる。これにより、ICを構成する
規定面積内に形成されるFETの電流駆動力は、バイポ
ーラトランジスタ並み以上になり、超高速ICを実現し
うる。
【0017】また、本発明の製造方法によれば、各単一
チャネルFETの各構成要素である層を真空連続成長で
形成できるため、上記各FETの特性を良好に形成する
ことができる。
チャネルFETの各構成要素である層を真空連続成長で
形成できるため、上記各FETの特性を良好に形成する
ことができる。
【図1】本発明の一実施例によるFET構造の断面側面
図である。
図である。
【図2】本発明の一実施例によるFET構造の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図3】図2に引き続く工程を示す断面側面図である。
【図4】従来のFET構造の断面側面図である。
1 半絶縁性基板
2 nチャネル
3 n+ 層
4 ソース電極
5 ゲート電極
6 ドレイン電極
7 半絶縁性バッファ層
8 絶縁領域
9 フォトレジスト
10 絶縁注入領域
11 Ni−Al単結晶層
12 n−GaAs層
13 i−GaAs層
14 フォトレジスト
15 ホール
16 n+ 注入領域
17 n+ GaAs選択成長層
18 ソース電極
19 ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年5月11日
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】
【発明が解決しようとする課題】従来のMESFET
は、基板と平行に形成された薄い(〜100〜2000
Å)チャネルをキャリアが流れるため、基板と垂直方向
にキャリアが流れる通常のバイポーラトランジスタより
も本質的に電流が少ない。上記のとおり、このMESF
ETの電流駆動力gm は単一のチャネル自体の有する電
流駆動力gm の上限で制限されており、ゲート長を〜
0.1μmに微細化しても、例えばGaAsMESFE
Tでは約1000ms/mm以下と、バイポーラトラン
ジスタの3000ms/mm以上に比べてまだ小さく、
FETで超高速ICを実現する上で不十分である等の問
題点があった。
は、基板と平行に形成された薄い(〜100〜2000
Å)チャネルをキャリアが流れるため、基板と垂直方向
にキャリアが流れる通常のバイポーラトランジスタより
も本質的に電流が少ない。上記のとおり、このMESF
ETの電流駆動力gm は単一のチャネル自体の有する電
流駆動力gm の上限で制限されており、ゲート長を〜
0.1μmに微細化しても、例えばGaAsMESFE
Tでは約1000ms/mm以下と、バイポーラトラン
ジスタの3000ms/mm以上に比べてまだ小さく、
FETで超高速ICを実現する上で不十分である等の問
題点があった。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】
【実施例】以下、本発明にかかるFETの一実施例を図
1について説明する。図1において、1は半絶縁性基
板、2はnチャネル、3はn+ 層、4はソース電極、5
はゲート電極、6はドレイン電極、7は半絶縁性バッフ
ァ層、8,8Aは絶縁領域である。図1において、nチ
ャネル2を流れるキャリア(電子)の方向と垂直方向
(基板深さ方向)に単一チャネルのMESFETが並列
に存在する。各MSEFETのソースn+ 領域,ドレイ
ンn+ 領域は共通のn+ 層3で接続しているので、全体
としての本発明のFETでは、ドレイン電流および電流
駆動力gm は並列に存在する単一チャネルMESFET
の数を乗じた分、増加する。
1について説明する。図1において、1は半絶縁性基
板、2はnチャネル、3はn+ 層、4はソース電極、5
はゲート電極、6はドレイン電極、7は半絶縁性バッフ
ァ層、8,8Aは絶縁領域である。図1において、nチ
ャネル2を流れるキャリア(電子)の方向と垂直方向
(基板深さ方向)に単一チャネルのMESFETが並列
に存在する。各MSEFETのソースn+ 領域,ドレイ
ンn+ 領域は共通のn+ 層3で接続しているので、全体
としての本発明のFETでは、ドレイン電流および電流
駆動力gm は並列に存在する単一チャネルMESFET
の数を乗じた分、増加する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】変更
【補正内容】
【0014】まず、図2(a)のように、半絶縁性基板
1上にチャンネル層となるn−GaAs層12,ゲート
電極となるNi−Al単結晶層11,半導体層間絶縁バ
ッファ層となるi−GaAs層13を並列に作るMES
FETの数の分、繰り返し連続成長する。その後、FE
T外部領域を絶縁化するためにH+ ,B+ 、その他の注
入により絶縁注入領域10を形成する。次に、図2
(b)のように、ソース,ドレインn+ 層相当部にそれ
ぞれホール15をフォトレジスト14により形成する。
次に、図3(a)のように、ホール15の作成により露
出したNi−Al単結晶層11の端面から選択サイドエ
ッチを行い、各単一チャネルMESFETのゲート長を
規定する。次に、図3(b)のように、加工されたNi
−Al単結晶ゲートをマスクにn+ 注入を行い、n+ 注
入領域16を形成する。その後、各単一チャネルMES
FETの各ソース・ドレインn+ 層を接続するために、
ホール15にn+ GaAs層を選択成長して埋め込み、
n+ −GaAs選択成長層17を形成する。そして、図
3(c)のように、ソース電極18,ドレイン電極19
を形成して本発明のFETは完成される。
1上にチャンネル層となるn−GaAs層12,ゲート
電極となるNi−Al単結晶層11,半導体層間絶縁バ
ッファ層となるi−GaAs層13を並列に作るMES
FETの数の分、繰り返し連続成長する。その後、FE
T外部領域を絶縁化するためにH+ ,B+ 、その他の注
入により絶縁注入領域10を形成する。次に、図2
(b)のように、ソース,ドレインn+ 層相当部にそれ
ぞれホール15をフォトレジスト14により形成する。
次に、図3(a)のように、ホール15の作成により露
出したNi−Al単結晶層11の端面から選択サイドエ
ッチを行い、各単一チャネルMESFETのゲート長を
規定する。次に、図3(b)のように、加工されたNi
−Al単結晶ゲートをマスクにn+ 注入を行い、n+ 注
入領域16を形成する。その後、各単一チャネルMES
FETの各ソース・ドレインn+ 層を接続するために、
ホール15にn+ GaAs層を選択成長して埋め込み、
n+ −GaAs選択成長層17を形成する。そして、図
3(c)のように、ソース電極18,ドレイン電極19
を形成して本発明のFETは完成される。
【手続補正5】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正7】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
Claims (2)
- 【請求項1】半絶縁性基板上にキャリアの走行方向と垂
直方向に並列に複数のチャネルを有し、かつ前記各チャ
ネルに各々ゲートを備えたことを特徴とするFET。 - 【請求項2】半絶縁性基板上に半導体結晶層と金属単結
晶層および半導体層間絶縁バッファ層を並列に、作成す
るFETの数の分繰り返し連続して成長する工程、外部
領域を絶縁化した後、ソース,ドレイン相当部にホール
を形成する工程、このホールの形成により露出した前記
金属単結晶層の端面から選択サイドエッチングにより各
単一チャネルのゲート長を規定する工程、前記ホールを
共通のソース,ドレイン領域となる半導体結晶層を埋め
込んだ後、その上にそれぞれソース電極およびドレイン
電極を形成する工程を含むことを特徴とするFETの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18456691A JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Fetとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18456691A JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Fetとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0529562A true JPH0529562A (ja) | 1993-02-05 |
Family
ID=16155454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18456691A Pending JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Fetとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0529562A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
KR100568114B1 (ko) * | 2004-03-04 | 2006-04-05 | 삼성전자주식회사 | 다층 채널을 갖는 반도체 소자 및 그 제조 방법 |
-
1991
- 1991-07-24 JP JP18456691A patent/JPH0529562A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
KR100568114B1 (ko) * | 2004-03-04 | 2006-04-05 | 삼성전자주식회사 | 다층 채널을 갖는 반도체 소자 및 그 제조 방법 |
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