JP2754944B2 - 2次元電子ガス電界効果トランジスタの製造方法 - Google Patents
2次元電子ガス電界効果トランジスタの製造方法Info
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- JP2754944B2 JP2754944B2 JP3111305A JP11130591A JP2754944B2 JP 2754944 B2 JP2754944 B2 JP 2754944B2 JP 3111305 A JP3111305 A JP 3111305A JP 11130591 A JP11130591 A JP 11130591A JP 2754944 B2 JP2754944 B2 JP 2754944B2
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Description
【0001】
【産業上の利用分野】本発明は2次元電子ガス電界効果
トランジスタとその製造方法に関するものである。
トランジスタとその製造方法に関するものである。
【0002】
【従来の技術】化合物半導体材料を用いた2次元電子ガ
ス電界効果トランジスタ(以下2DEGFETと記す)
としてHEMT(高電子移動度トランジスタ)につい
て、三村らがJJAP(Japanese Journ
al of Applied Physics),Vo
l.19,PP.L225〜L227“A new F
ield−effect transistor wi
th selectively doped GaAs
/n−AlX Ga1-X As Heterojuncti
ons”に報告している。
ス電界効果トランジスタ(以下2DEGFETと記す)
としてHEMT(高電子移動度トランジスタ)につい
て、三村らがJJAP(Japanese Journ
al of Applied Physics),Vo
l.19,PP.L225〜L227“A new F
ield−effect transistor wi
th selectively doped GaAs
/n−AlX Ga1-X As Heterojuncti
ons”に報告している。
【0003】つぎにその構造について図5を参照して説
明する。
明する。
【0004】半絶縁性GaAs基板9の上に、高純度G
aAsチャネル層8を成長させ、その上にN型AlGa
As障壁層6を形成する。
aAsチャネル層8を成長させ、その上にN型AlGa
As障壁層6を形成する。
【0005】つぎにソース電極1およびドレイン電極3
を形成してからソースアロイ層4およびドレインアロイ
層5を形成し、ゲート電極2を形成してNチャネルの2
DEGFETの素子部が完成する。
を形成してからソースアロイ層4およびドレインアロイ
層5を形成し、ゲート電極2を形成してNチャネルの2
DEGFETの素子部が完成する。
【0006】このように従来の2DEGFETは、ソー
スからドレインまで一様な物質でできていた。
スからドレインまで一様な物質でできていた。
【0007】N型AlGaAs障壁層6の代りに、P型
AlGaAs障壁層を形成することによって、Pチャネ
ルの2DEGFETとなる。
AlGaAs障壁層を形成することによって、Pチャネ
ルの2DEGFETとなる。
【0008】トランジスタのスイッチング速度は、電子
または正孔がゲートの下を通過する時間できまる。
または正孔がゲートの下を通過する時間できまる。
【0009】そこでN−チャネルFETにおける電子の
速度変化を考えてみる。電子がソースからゲートに入っ
た所から電界によって徐々に加速され、飽和速度に達し
てからは一定速度でゲートを通過しドレインに抜ける。
ゲートにおける電界は、ドレイン側では大きく、そのほ
かでは小さい。そのため電子がゲートに入っても最初の
うちは電子速度が小さく、ドレインに近い所で大きく加
速され飽和速度に達することになる。
速度変化を考えてみる。電子がソースからゲートに入っ
た所から電界によって徐々に加速され、飽和速度に達し
てからは一定速度でゲートを通過しドレインに抜ける。
ゲートにおける電界は、ドレイン側では大きく、そのほ
かでは小さい。そのため電子がゲートに入っても最初の
うちは電子速度が小さく、ドレインに近い所で大きく加
速され飽和速度に達することになる。
【0010】ゲートでのソース側の低電界領域での電子
速度が大きく、ドレイン側ではなるべく早く飽和速度に
達し、また飽和速度の大きなものほど、トランジスタの
スイッチング速度は速くなる。またゲート長を短くすれ
ば、電子のゲート通過時間は短くなって、スイッチング
速度は速くなる。
速度が大きく、ドレイン側ではなるべく早く飽和速度に
達し、また飽和速度の大きなものほど、トランジスタの
スイッチング速度は速くなる。またゲート長を短くすれ
ば、電子のゲート通過時間は短くなって、スイッチング
速度は速くなる。
【0011】電子または正孔の移動度および飽和速度は
材料で決まってしまうので、従来技術では材料を決めて
しまうと、ゲート長を短くする以外にトランジスタを高
速にする方法がなかった。
材料で決まってしまうので、従来技術では材料を決めて
しまうと、ゲート長を短くする以外にトランジスタを高
速にする方法がなかった。
【0012】
【発明が解決しようとする課題】従来の2次元電子ガス
電界効果トランジスタではすべて、ソースからドレイン
までは一様な物質でできており、材料を決めてしまう
と、ゲート長を短くする以外にトランジスタを高速にす
る方法がなかった。
電界効果トランジスタではすべて、ソースからドレイン
までは一様な物質でできており、材料を決めてしまう
と、ゲート長を短くする以外にトランジスタを高速にす
る方法がなかった。
【0013】本発明の目的は、材料やゲート長を決めて
しまったあと、さらにトランジスタのスイッチング速度
を大幅に向上させる構造を提供することにある。
しまったあと、さらにトランジスタのスイッチング速度
を大幅に向上させる構造を提供することにある。
【0014】
【課題を解決するための手段】本発明の2次元電子ガス
電界効果トランジスタは、ソース−ゲート領域に厚さ5
0〜200AのN型高濃度ドープした単一または多重の
量子井戸層が形成され、ゲート−ドレイン間は前記量子
井戸層よりも厚いチャネル層が形成されたものである。
電界効果トランジスタは、ソース−ゲート領域に厚さ5
0〜200AのN型高濃度ドープした単一または多重の
量子井戸層が形成され、ゲート−ドレイン間は前記量子
井戸層よりも厚いチャネル層が形成されたものである。
【0015】もう1つの2次元電子ガス電界効果トラン
ジスタは、ソース−ゲート領域に厚さ30〜150Aの
P型高濃度ドープした単一または多重の量子井戸層が形
成され、ゲート−ドレイン間は前記量子井戸層よりも厚
いチャネル層が形成されたものである。
ジスタは、ソース−ゲート領域に厚さ30〜150Aの
P型高濃度ドープした単一または多重の量子井戸層が形
成され、ゲート−ドレイン間は前記量子井戸層よりも厚
いチャネル層が形成されたものである。
【0016】本発明の2次元電子ガス電界効果トランジ
スタの第1の製造方法は、半導体基板の一主面上に高濃
度ドープした単一または多重の量子井戸層を形成する工
程と、ゲート−ドレイン予定領域の前記量子井戸層およ
び前記半導体基板表面を深くエッチングして溝を形成す
る工程と、前記量子井戸層と同一材料からなる厚い半導
体層を選択成長して前記溝に埋め込む工程と、全面に障
壁層を成長する工程と、ソース電極、ドレイン電極、ゲ
ート電極を形成する工程とを含んでいる。
スタの第1の製造方法は、半導体基板の一主面上に高濃
度ドープした単一または多重の量子井戸層を形成する工
程と、ゲート−ドレイン予定領域の前記量子井戸層およ
び前記半導体基板表面を深くエッチングして溝を形成す
る工程と、前記量子井戸層と同一材料からなる厚い半導
体層を選択成長して前記溝に埋め込む工程と、全面に障
壁層を成長する工程と、ソース電極、ドレイン電極、ゲ
ート電極を形成する工程とを含んでいる。
【0017】本発明の2次元電子ガス電界効果トランジ
スタの第2の製造方法は、半導体基板の一主面上にチャ
ネル層および第1の障壁層を順次成長する工程と、ソー
ス予定領域の前記第1の障壁層およびチャネル層をエッ
チングして溝を形成する工程と、第2の障壁層、高濃度
ドープした単一または多重の量子井戸層、第3の障壁層
を順次選択成長して前記溝を埋め込む工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とを含ん
でいる。
スタの第2の製造方法は、半導体基板の一主面上にチャ
ネル層および第1の障壁層を順次成長する工程と、ソー
ス予定領域の前記第1の障壁層およびチャネル層をエッ
チングして溝を形成する工程と、第2の障壁層、高濃度
ドープした単一または多重の量子井戸層、第3の障壁層
を順次選択成長して前記溝を埋め込む工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とを含ん
でいる。
【0018】
【作用】FETの動作は、ソース−ドレイン間に電界を
印加して流れる電流を、ソース−ゲート間の電界によっ
て制御することによって行なわれる。ドレイン電流の制
御は、ゲート直下のチャネル層の電子濃度、または正孔
濃度を変化して行なう。いる。
印加して流れる電流を、ソース−ゲート間の電界によっ
て制御することによって行なわれる。ドレイン電流の制
御は、ゲート直下のチャネル層の電子濃度、または正孔
濃度を変化して行なう。いる。
【0019】トランジスタのスイッチング速度は、電子
または正孔がゲートの下を通過する時間できまる。
または正孔がゲートの下を通過する時間できまる。
【0020】FETの動作速度は、ゲート直下をN−チ
ャネルFETの場合は電子が、P−チャネルFETの場
合は正孔が通過する時間できまる。この時間は、ゲート
長を電子または正孔の平均速度で割った値に近い。
ャネルFETの場合は電子が、P−チャネルFETの場
合は正孔が通過する時間できまる。この時間は、ゲート
長を電子または正孔の平均速度で割った値に近い。
【0021】したがってFETの動作を速くするには、
ゲート長を短くするか、電子や正孔の速度を速くするし
かない。ゲート長を短くするにはパターン微細化が必要
であり、電子の速度を速くするには通常は材料を変える
ことが必要である。
ゲート長を短くするか、電子や正孔の速度を速くするし
かない。ゲート長を短くするにはパターン微細化が必要
であり、電子の速度を速くするには通常は材料を変える
ことが必要である。
【0022】しかし本発明によれば、材料を変えなくて
もゲートの下を通る電子または正孔の速度をさらに速く
することができる。
もゲートの下を通る電子または正孔の速度をさらに速く
することができる。
【0023】つぎにその方法について説明する。
【0024】本発明では、N−チャネル、P−チャネル
FETのいずれもチャネルのソース−ゲート間に高濃度
ドープした量子井戸を形成し、ゲート−ドレイン間に厚
い高純度化合物半導体層を形成している。
FETのいずれもチャネルのソース−ゲート間に高濃度
ドープした量子井戸を形成し、ゲート−ドレイン間に厚
い高純度化合物半導体層を形成している。
【0025】量子井戸の伝導帯下端のエネルギーに比べ
て、量子井戸の第1エネルギーレベルは高い。高濃度ド
ープした量子井戸でも同様である。
て、量子井戸の第1エネルギーレベルは高い。高濃度ド
ープした量子井戸でも同様である。
【0026】バイアスを印加しないとき、チャネルの伝
導帯下端のエネルギーはソース領域で高く、ゲートで急
激にエネルギーが減少し、ドレインで一定のエネルギー
となる。
導帯下端のエネルギーはソース領域で高く、ゲートで急
激にエネルギーが減少し、ドレインで一定のエネルギー
となる。
【0027】エネルギー減少量は量子井戸の厚さおよび
電子または正孔の有効質量によって決まる。N−チャネ
ルFETでは電子がソースからゲートに入って急激に加
速され、短時間で高速になる。ゲート長が短いと電子は
高速のままゲートを通過し、ドレインに抜けることがで
きる。
電子または正孔の有効質量によって決まる。N−チャネ
ルFETでは電子がソースからゲートに入って急激に加
速され、短時間で高速になる。ゲート長が短いと電子は
高速のままゲートを通過し、ドレインに抜けることがで
きる。
【0028】従来のFETと比べて、ゲートに入った低
電界領域での速度がかなり速くなり、この領域を通過す
る時間がかなり短くなる。
電界領域での速度がかなり速くなり、この領域を通過す
る時間がかなり短くなる。
【0029】ドレイン近傍の高電界領域では、すでに高
速になっているために、ここで加速される時間がなくな
る。したがってゲート走行間時間だけスイッチング速度
が速くなる。
速になっているために、ここで加速される時間がなくな
る。したがってゲート走行間時間だけスイッチング速度
が速くなる。
【0030】電子の速度は3×107 cm/sなので、
ゲート長を1μmとするとゲート領域を3ピコ秒で通過
することができる。
ゲート長を1μmとするとゲート領域を3ピコ秒で通過
することができる。
【0031】これに対し従来のFETではゲートに入っ
てからの低電界領域で電子速度が遅く、5×106 cm
/sに達したとしてもゲートを通過する時間は20ピコ
秒を要する。
てからの低電界領域で電子速度が遅く、5×106 cm
/sに達したとしてもゲートを通過する時間は20ピコ
秒を要する。
【0032】ゲート長を短くすると低電界領域の長さは
短くなり、本発明のFETでも従来のFETでもゲート
通過時間はともに短くなる。しかし飽和速度まで加速す
る時間が本発明のFETでは非常に短いので、ゲート通
過時間は従来の1/2以下になる。P−チャネルの2D
EGFETに対しても同様の効果を得ることができる。
短くなり、本発明のFETでも従来のFETでもゲート
通過時間はともに短くなる。しかし飽和速度まで加速す
る時間が本発明のFETでは非常に短いので、ゲート通
過時間は従来の1/2以下になる。P−チャネルの2D
EGFETに対しても同様の効果を得ることができる。
【0033】
【実施例】本発明の一実施例について、図1のNチャネ
ルFETの断面図、および図2のPチャネルFETの断
面図を参照して説明する。
ルFETの断面図、および図2のPチャネルFETの断
面図を参照して説明する。
【0034】半絶縁性GaAs基板9上のゲート−ソー
ス間領域に厚さ1000Aの高純度GaAsチャネル層
8が形成されている。
ス間領域に厚さ1000Aの高純度GaAsチャネル層
8が形成されている。
【0035】ソース領域には厚さ400AのAl0.3 G
a0.7 As障壁層6、厚さ100AのN型GaAs量子
井戸層7またはP型GaAs量子井戸層10を成長させ
て埋め込まれている。
a0.7 As障壁層6、厚さ100AのN型GaAs量子
井戸層7またはP型GaAs量子井戸層10を成長させ
て埋め込まれている。
【0036】N型GaAs量子井戸層7にはSiを、P
型GaAs量子井戸層10にはBeを高濃度ドープし
た。
型GaAs量子井戸層10にはBeを高濃度ドープし
た。
【0037】全面が厚さ150AのAl0.3 Ga0.7 A
s障壁層6cで覆われている。NチャネルFETの場合
は量子井戸層の伝導帯の底からの電子のエネルギーは5
5meVであり、PチャネルFETの場合の正孔エネル
ギーは価電子帯の底から8meVのところにある。
s障壁層6cで覆われている。NチャネルFETの場合
は量子井戸層の伝導帯の底からの電子のエネルギーは5
5meVであり、PチャネルFETの場合の正孔エネル
ギーは価電子帯の底から8meVのところにある。
【0038】ゲートに注入された瞬間の電子、正孔の速
度は理論上それぞれ、5×107 cm/s,0.75×
107 cm/sとなる。実際には格子散乱などにより、
飽和速度の1×107 cm/s近くまで走行中に減速さ
れても、平均速度はかなり速い。量子井戸層を薄くした
ときは、ゲート−ソース間を多重の量子井戸層にしてこ
の部分の抵抗を小さくすることができる。
度は理論上それぞれ、5×107 cm/s,0.75×
107 cm/sとなる。実際には格子散乱などにより、
飽和速度の1×107 cm/s近くまで走行中に減速さ
れても、平均速度はかなり速い。量子井戸層を薄くした
ときは、ゲート−ソース間を多重の量子井戸層にしてこ
の部分の抵抗を小さくすることができる。
【0039】つぎに本実施例の2次元電子ガス電界効果
トランジスタの第1の製造方法について、図3(a)〜
(d)を参照して説明する。はじめに量子井戸層を形成
してから、そのあとでチャネル層を形成する方法であ
る。はじめに図3(a)に示すように、半絶縁性GaA
s基板9に分子線エピタキシャル法などにより、厚さ1
000Aの高純度GaAsチャネル層8、厚さ400A
のN型Al0.3 Ga0.7 As障壁層6、量子井戸層とな
る厚さ100AのN型GaAs層8a、厚さ150Aの
N型Al0.3 Ga0.7 As障壁層6aを順次成長させ
る。
トランジスタの第1の製造方法について、図3(a)〜
(d)を参照して説明する。はじめに量子井戸層を形成
してから、そのあとでチャネル層を形成する方法であ
る。はじめに図3(a)に示すように、半絶縁性GaA
s基板9に分子線エピタキシャル法などにより、厚さ1
000Aの高純度GaAsチャネル層8、厚さ400A
のN型Al0.3 Ga0.7 As障壁層6、量子井戸層とな
る厚さ100AのN型GaAs層8a、厚さ150Aの
N型Al0.3 Ga0.7 As障壁層6aを順次成長させ
る。
【0040】つぎに図3(b)に示すように、厚さ1μ
mの酸化シリコン膜11を成長させたあと、リソグラフ
ィによりゲート−ドレイン領域の酸化シリコン膜11を
エッチングしてから、深さ約700Aまでエッチングし
て高純度GaAsチャネル層8を露出させる。
mの酸化シリコン膜11を成長させたあと、リソグラフ
ィによりゲート−ドレイン領域の酸化シリコン膜11を
エッチングしてから、深さ約700Aまでエッチングし
て高純度GaAsチャネル層8を露出させる。
【0041】つぎに図3(c)に示すように、分子線エ
ピタキシャル成長法などにより厚さ550Aの高純度G
aAsチャネル層8b、厚さ150AのN型Al0.3 G
a0.7 As層6bを成長させる。つぎに酸化シリコン膜
11およびその上に成長した余分のN型Al0.3 Ga
0.7 As層6bおよび高純度GaAsチャネル層8bを
除去する。
ピタキシャル成長法などにより厚さ550Aの高純度G
aAsチャネル層8b、厚さ150AのN型Al0.3 G
a0.7 As層6bを成長させる。つぎに酸化シリコン膜
11およびその上に成長した余分のN型Al0.3 Ga
0.7 As層6bおよび高純度GaAsチャネル層8bを
除去する。
【0042】つぎに図3(d)に示すように、ソース電
極1およびドレイン電極3を形成してから熱処理により
アロイし、ゲート電極2を形成することにより素子部が
完成する。
極1およびドレイン電極3を形成してから熱処理により
アロイし、ゲート電極2を形成することにより素子部が
完成する。
【0043】つぎに本実施例の2次元電子ガス電界効果
トランジスタの第2の製造方法について、図4(a)〜
(d)を参照して説明する。はじめにチャネル層を形成
してから、そのあとで量子井戸層を形成する方法であ
る。
トランジスタの第2の製造方法について、図4(a)〜
(d)を参照して説明する。はじめにチャネル層を形成
してから、そのあとで量子井戸層を形成する方法であ
る。
【0044】はじめに図4(a)に示すように、半絶縁
性GaAs基板9に分子線エピタキシャル成長法などに
より、厚さ1000Aの高純度GaAsチャネル層8お
よび厚さ150AのN型Al0.3 Ga0.7 As障壁層6
aを成長させる。
性GaAs基板9に分子線エピタキシャル成長法などに
より、厚さ1000Aの高純度GaAsチャネル層8お
よび厚さ150AのN型Al0.3 Ga0.7 As障壁層6
aを成長させる。
【0045】つぎに図4(b)に示すように、厚さ1μ
mの酸化シリコン膜11を成長させたあと、リソグラフ
ィによりソース予定領域の酸化シリコン膜11をエッチ
ングしてからチャネル領域の深さ約650Aまでエッチ
ングする。
mの酸化シリコン膜11を成長させたあと、リソグラフ
ィによりソース予定領域の酸化シリコン膜11をエッチ
ングしてからチャネル領域の深さ約650Aまでエッチ
ングする。
【0046】つぎに図4(c)に示すように、分子線エ
ピタキシャル成長法などにより、厚さ400AのAl
0.3 Ga0.7 As障壁層6、厚さ100Aの高濃度N型
GaAs層8a、厚さ150AのAl0.3Ga0.7 As
障壁層6bを順次成長させる。
ピタキシャル成長法などにより、厚さ400AのAl
0.3 Ga0.7 As障壁層6、厚さ100Aの高濃度N型
GaAs層8a、厚さ150AのAl0.3Ga0.7 As
障壁層6bを順次成長させる。
【0047】つぎに図4(d)に示すように、ソース電
極1、ドレイン電極3、ゲート電極2を形成して素子部
が完成する。
極1、ドレイン電極3、ゲート電極2を形成して素子部
が完成する。
【0048】
【発明の効果】2次元電子ガス電界効果トランジスタに
おいて、ゲート−ソース間に量子井戸層を形成すること
により、半導体材料やゲート長を決めてからも、さらに
トランジスタのスイッチング速度を2倍以上速くするこ
とができた。
おいて、ゲート−ソース間に量子井戸層を形成すること
により、半導体材料やゲート長を決めてからも、さらに
トランジスタのスイッチング速度を2倍以上速くするこ
とができた。
【0049】また本発明により、ゲート−ソース間に量
子井戸層を持つトランジスタを容易に製造することがで
きる。
子井戸層を持つトランジスタを容易に製造することがで
きる。
【図1】本発明の一実施例によるNチャネル2次元電子
ガス電界効果トランジスタを示す断面図である。
ガス電界効果トランジスタを示す断面図である。
【図2】本発明の一実施例によるPチャネル2次元電子
ガス電界効果トランジスタを示す断面図である。
ガス電界効果トランジスタを示す断面図である。
【図3】本発明の2次元電子ガス電界効果トランジスタ
の第1の製造方法を工程順に示す断面図である。
の第1の製造方法を工程順に示す断面図である。
【図4】本発明の2次元電子ガス電界効果トランジスタ
の第2の製造方法を工程順に示す断面図である。
の第2の製造方法を工程順に示す断面図である。
【図5】従来技術による2次元電子ガス電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
1 ソース電極 2 ゲート電極 3 ドレイン電極 4 ソースアロイ層 5 ドレインアロイ層 6,6a,6b,6c AlGaAs障壁層 7 N型量子井戸層 8,8a,8b 高純度GaAsチャネル層 9 半絶縁性GaAs基板 10 P型量子井戸層 11 酸化シリコン膜
Claims (2)
- 【請求項1】 半導体基板の一主面上に高濃度ドープし
た単一または多重の量子井戸層を形成する工程と、ゲー
ト−ドレイン予定領域の前記量子井戸層および前記半導
体基板表面を深くエッチングして溝を形成する工程と、
前記量子井戸層と同一材料からなる厚い半導体層を選択
成長して前記溝に埋め込む工程と、全面に障壁層を成長
する工程と、ソース電極、ドレイン電極、ゲート電極を
形成する工程とを含む2次元電子ガス電界効果トランジ
スタの製造方法。 - 【請求項2】 半導体基板の一主面上にチャネル層およ
び第1の障壁層を順次成長する工程と、ソース予定領域
の前記第1の障壁層およびチャネル層をエッチングして
溝を形成する工程と、第2の障壁層、高濃度ドープした
単一または多重の量子井戸層、第3の障壁層を順次選択
成長して前記溝を埋め込む工程と、ソース電極、ドレイ
ン電極、ゲート電極を形成する工程とを含む2次元電子
ガス電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111305A JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | 2次元電子ガス電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111305A JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | 2次元電子ガス電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04338653A JPH04338653A (ja) | 1992-11-25 |
JP2754944B2 true JP2754944B2 (ja) | 1998-05-20 |
Family
ID=14557858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3111305A Expired - Fee Related JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | 2次元電子ガス電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2754944B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4606531B2 (ja) * | 1999-08-05 | 2011-01-05 | 富士通株式会社 | 電界効果半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181069A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置 |
JPS61187373A (ja) * | 1985-02-15 | 1986-08-21 | Nec Corp | 電界効果トランジスタ |
-
1991
- 1991-05-16 JP JP3111305A patent/JP2754944B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH04338653A (ja) | 1992-11-25 |
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