JP2754944B2 - ２次元電子ガス電界効果トランジスタの製造方法 - Google Patents
２次元電子ガス電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は２次元電子ガス電界効果
トランジスタとその製造方法に関するものである。
トランジスタとその製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体材料を用いた２次元電子ガ
ス電界効果トランジスタ（以下２ＤＥＧＦＥＴと記す）
としてＨＥＭＴ（高電子移動度トランジスタ）につい
て、三村らがＪＪＡＰ（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ），Ｖｏ
ｌ．１９，ＰＰ．Ｌ２２５〜Ｌ２２７“Ａ ｎｅｗ Ｆ
ｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｗｉ
ｔｈ ｓｅｌｅｃｔｉｖｅｌｙ ｄｏｐｅｄ ＧａＡｓ
／ｎ−ＡｌX Ｇａ1-X Ａｓ Ｈｅｔｅｒｏｊｕｎｃｔｉ
ｏｎｓ”に報告している。
ス電界効果トランジスタ（以下２ＤＥＧＦＥＴと記す）
としてＨＥＭＴ（高電子移動度トランジスタ）につい
て、三村らがＪＪＡＰ（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ），Ｖｏ
ｌ．１９，ＰＰ．Ｌ２２５〜Ｌ２２７“Ａ ｎｅｗ Ｆ
ｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｗｉ
ｔｈ ｓｅｌｅｃｔｉｖｅｌｙ ｄｏｐｅｄ ＧａＡｓ
／ｎ−ＡｌX Ｇａ1-X Ａｓ Ｈｅｔｅｒｏｊｕｎｃｔｉ
ｏｎｓ”に報告している。
【０００３】つぎにその構造について図５を参照して説
明する。
明する。
【０００４】半絶縁性ＧａＡｓ基板９の上に、高純度Ｇ
ａＡｓチャネル層８を成長させ、その上にＮ型ＡｌＧａ
Ａｓ障壁層６を形成する。
ａＡｓチャネル層８を成長させ、その上にＮ型ＡｌＧａ
Ａｓ障壁層６を形成する。
【０００５】つぎにソース電極１およびドレイン電極３
を形成してからソースアロイ層４およびドレインアロイ
層５を形成し、ゲート電極２を形成してＮチャネルの２
ＤＥＧＦＥＴの素子部が完成する。
を形成してからソースアロイ層４およびドレインアロイ
層５を形成し、ゲート電極２を形成してＮチャネルの２
ＤＥＧＦＥＴの素子部が完成する。
【０００６】このように従来の２ＤＥＧＦＥＴは、ソー
スからドレインまで一様な物質でできていた。
スからドレインまで一様な物質でできていた。
【０００７】Ｎ型ＡｌＧａＡｓ障壁層６の代りに、Ｐ型
ＡｌＧａＡｓ障壁層を形成することによって、Ｐチャネ
ルの２ＤＥＧＦＥＴとなる。
ＡｌＧａＡｓ障壁層を形成することによって、Ｐチャネ
ルの２ＤＥＧＦＥＴとなる。
【０００８】トランジスタのスイッチング速度は、電子
または正孔がゲートの下を通過する時間できまる。
または正孔がゲートの下を通過する時間できまる。
【０００９】そこでＮ−チャネルＦＥＴにおける電子の
速度変化を考えてみる。電子がソースからゲートに入っ
た所から電界によって徐々に加速され、飽和速度に達し
てからは一定速度でゲートを通過しドレインに抜ける。
ゲートにおける電界は、ドレイン側では大きく、そのほ
かでは小さい。そのため電子がゲートに入っても最初の
うちは電子速度が小さく、ドレインに近い所で大きく加
速され飽和速度に達することになる。
速度変化を考えてみる。電子がソースからゲートに入っ
た所から電界によって徐々に加速され、飽和速度に達し
てからは一定速度でゲートを通過しドレインに抜ける。
ゲートにおける電界は、ドレイン側では大きく、そのほ
かでは小さい。そのため電子がゲートに入っても最初の
うちは電子速度が小さく、ドレインに近い所で大きく加
速され飽和速度に達することになる。
【００１０】ゲートでのソース側の低電界領域での電子
速度が大きく、ドレイン側ではなるべく早く飽和速度に
達し、また飽和速度の大きなものほど、トランジスタの
スイッチング速度は速くなる。またゲート長を短くすれ
ば、電子のゲート通過時間は短くなって、スイッチング
速度は速くなる。
速度が大きく、ドレイン側ではなるべく早く飽和速度に
達し、また飽和速度の大きなものほど、トランジスタの
スイッチング速度は速くなる。またゲート長を短くすれ
ば、電子のゲート通過時間は短くなって、スイッチング
速度は速くなる。
【００１１】電子または正孔の移動度および飽和速度は
材料で決まってしまうので、従来技術では材料を決めて
しまうと、ゲート長を短くする以外にトランジスタを高
速にする方法がなかった。
材料で決まってしまうので、従来技術では材料を決めて
しまうと、ゲート長を短くする以外にトランジスタを高
速にする方法がなかった。
【００１２】
【発明が解決しようとする課題】従来の２次元電子ガス
電界効果トランジスタではすべて、ソースからドレイン
までは一様な物質でできており、材料を決めてしまう
と、ゲート長を短くする以外にトランジスタを高速にす
る方法がなかった。
電界効果トランジスタではすべて、ソースからドレイン
までは一様な物質でできており、材料を決めてしまう
と、ゲート長を短くする以外にトランジスタを高速にす
る方法がなかった。
【００１３】本発明の目的は、材料やゲート長を決めて
しまったあと、さらにトランジスタのスイッチング速度
を大幅に向上させる構造を提供することにある。
しまったあと、さらにトランジスタのスイッチング速度
を大幅に向上させる構造を提供することにある。
【００１４】
【課題を解決するための手段】本発明の２次元電子ガス
電界効果トランジスタは、ソース−ゲート領域に厚さ５
０〜２００ＡのＮ型高濃度ドープした単一または多重の
量子井戸層が形成され、ゲート−ドレイン間は前記量子
井戸層よりも厚いチャネル層が形成されたものである。
電界効果トランジスタは、ソース−ゲート領域に厚さ５
０〜２００ＡのＮ型高濃度ドープした単一または多重の
量子井戸層が形成され、ゲート−ドレイン間は前記量子
井戸層よりも厚いチャネル層が形成されたものである。
【００１５】もう１つの２次元電子ガス電界効果トラン
ジスタは、ソース−ゲート領域に厚さ３０〜１５０Ａの
Ｐ型高濃度ドープした単一または多重の量子井戸層が形
成され、ゲート−ドレイン間は前記量子井戸層よりも厚
いチャネル層が形成されたものである。
ジスタは、ソース−ゲート領域に厚さ３０〜１５０Ａの
Ｐ型高濃度ドープした単一または多重の量子井戸層が形
成され、ゲート−ドレイン間は前記量子井戸層よりも厚
いチャネル層が形成されたものである。
【００１６】本発明の２次元電子ガス電界効果トランジ
スタの第１の製造方法は、半導体基板の一主面上に高濃
度ドープした単一または多重の量子井戸層を形成する工
程と、ゲート−ドレイン予定領域の前記量子井戸層およ
び前記半導体基板表面を深くエッチングして溝を形成す
る工程と、前記量子井戸層と同一材料からなる厚い半導
体層を選択成長して前記溝に埋め込む工程と、全面に障
壁層を成長する工程と、ソース電極、ドレイン電極、ゲ
ート電極を形成する工程とを含んでいる。
スタの第１の製造方法は、半導体基板の一主面上に高濃
度ドープした単一または多重の量子井戸層を形成する工
程と、ゲート−ドレイン予定領域の前記量子井戸層およ
び前記半導体基板表面を深くエッチングして溝を形成す
る工程と、前記量子井戸層と同一材料からなる厚い半導
体層を選択成長して前記溝に埋め込む工程と、全面に障
壁層を成長する工程と、ソース電極、ドレイン電極、ゲ
ート電極を形成する工程とを含んでいる。
【００１７】本発明の２次元電子ガス電界効果トランジ
スタの第２の製造方法は、半導体基板の一主面上にチャ
ネル層および第１の障壁層を順次成長する工程と、ソー
ス予定領域の前記第１の障壁層およびチャネル層をエッ
チングして溝を形成する工程と、第２の障壁層、高濃度
ドープした単一または多重の量子井戸層、第３の障壁層
を順次選択成長して前記溝を埋め込む工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とを含ん
でいる。
スタの第２の製造方法は、半導体基板の一主面上にチャ
ネル層および第１の障壁層を順次成長する工程と、ソー
ス予定領域の前記第１の障壁層およびチャネル層をエッ
チングして溝を形成する工程と、第２の障壁層、高濃度
ドープした単一または多重の量子井戸層、第３の障壁層
を順次選択成長して前記溝を埋め込む工程と、ソース電
極、ドレイン電極、ゲート電極を形成する工程とを含ん
でいる。
【００１８】
【作用】ＦＥＴの動作は、ソース−ドレイン間に電界を
印加して流れる電流を、ソース−ゲート間の電界によっ
て制御することによって行なわれる。ドレイン電流の制
御は、ゲート直下のチャネル層の電子濃度、または正孔
濃度を変化して行なう。いる。
印加して流れる電流を、ソース−ゲート間の電界によっ
て制御することによって行なわれる。ドレイン電流の制
御は、ゲート直下のチャネル層の電子濃度、または正孔
濃度を変化して行なう。いる。
【００１９】トランジスタのスイッチング速度は、電子
または正孔がゲートの下を通過する時間できまる。
または正孔がゲートの下を通過する時間できまる。
【００２０】ＦＥＴの動作速度は、ゲート直下をＮ−チ
ャネルＦＥＴの場合は電子が、Ｐ−チャネルＦＥＴの場
合は正孔が通過する時間できまる。この時間は、ゲート
長を電子または正孔の平均速度で割った値に近い。
ャネルＦＥＴの場合は電子が、Ｐ−チャネルＦＥＴの場
合は正孔が通過する時間できまる。この時間は、ゲート
長を電子または正孔の平均速度で割った値に近い。
【００２１】したがってＦＥＴの動作を速くするには、
ゲート長を短くするか、電子や正孔の速度を速くするし
かない。ゲート長を短くするにはパターン微細化が必要
であり、電子の速度を速くするには通常は材料を変える
ことが必要である。
ゲート長を短くするか、電子や正孔の速度を速くするし
かない。ゲート長を短くするにはパターン微細化が必要
であり、電子の速度を速くするには通常は材料を変える
ことが必要である。
【００２２】しかし本発明によれば、材料を変えなくて
もゲートの下を通る電子または正孔の速度をさらに速く
することができる。
もゲートの下を通る電子または正孔の速度をさらに速く
することができる。
【００２３】つぎにその方法について説明する。
【００２４】本発明では、Ｎ−チャネル、Ｐ−チャネル
ＦＥＴのいずれもチャネルのソース−ゲート間に高濃度
ドープした量子井戸を形成し、ゲート−ドレイン間に厚
い高純度化合物半導体層を形成している。
ＦＥＴのいずれもチャネルのソース−ゲート間に高濃度
ドープした量子井戸を形成し、ゲート−ドレイン間に厚
い高純度化合物半導体層を形成している。
【００２５】量子井戸の伝導帯下端のエネルギーに比べ
て、量子井戸の第１エネルギーレベルは高い。高濃度ド
ープした量子井戸でも同様である。
て、量子井戸の第１エネルギーレベルは高い。高濃度ド
ープした量子井戸でも同様である。
【００２６】バイアスを印加しないとき、チャネルの伝
導帯下端のエネルギーはソース領域で高く、ゲートで急
激にエネルギーが減少し、ドレインで一定のエネルギー
となる。
導帯下端のエネルギーはソース領域で高く、ゲートで急
激にエネルギーが減少し、ドレインで一定のエネルギー
となる。
【００２７】エネルギー減少量は量子井戸の厚さおよび
電子または正孔の有効質量によって決まる。Ｎ−チャネ
ルＦＥＴでは電子がソースからゲートに入って急激に加
速され、短時間で高速になる。ゲート長が短いと電子は
高速のままゲートを通過し、ドレインに抜けることがで
きる。
電子または正孔の有効質量によって決まる。Ｎ−チャネ
ルＦＥＴでは電子がソースからゲートに入って急激に加
速され、短時間で高速になる。ゲート長が短いと電子は
高速のままゲートを通過し、ドレインに抜けることがで
きる。
【００２８】従来のＦＥＴと比べて、ゲートに入った低
電界領域での速度がかなり速くなり、この領域を通過す
る時間がかなり短くなる。
電界領域での速度がかなり速くなり、この領域を通過す
る時間がかなり短くなる。
【００２９】ドレイン近傍の高電界領域では、すでに高
速になっているために、ここで加速される時間がなくな
る。したがってゲート走行間時間だけスイッチング速度
が速くなる。
速になっているために、ここで加速される時間がなくな
る。したがってゲート走行間時間だけスイッチング速度
が速くなる。
【００３０】電子の速度は３×１０7 ｃｍ／ｓなので、
ゲート長を１μｍとするとゲート領域を３ピコ秒で通過
することができる。
ゲート長を１μｍとするとゲート領域を３ピコ秒で通過
することができる。
【００３１】これに対し従来のＦＥＴではゲートに入っ
てからの低電界領域で電子速度が遅く、５×１０6 ｃｍ
／ｓに達したとしてもゲートを通過する時間は２０ピコ
秒を要する。
てからの低電界領域で電子速度が遅く、５×１０6 ｃｍ
／ｓに達したとしてもゲートを通過する時間は２０ピコ
秒を要する。
【００３２】ゲート長を短くすると低電界領域の長さは
短くなり、本発明のＦＥＴでも従来のＦＥＴでもゲート
通過時間はともに短くなる。しかし飽和速度まで加速す
る時間が本発明のＦＥＴでは非常に短いので、ゲート通
過時間は従来の１／２以下になる。Ｐ−チャネルの２Ｄ
ＥＧＦＥＴに対しても同様の効果を得ることができる。
短くなり、本発明のＦＥＴでも従来のＦＥＴでもゲート
通過時間はともに短くなる。しかし飽和速度まで加速す
る時間が本発明のＦＥＴでは非常に短いので、ゲート通
過時間は従来の１／２以下になる。Ｐ−チャネルの２Ｄ
ＥＧＦＥＴに対しても同様の効果を得ることができる。
【００３３】
【実施例】本発明の一実施例について、図１のＮチャネ
ルＦＥＴの断面図、および図２のＰチャネルＦＥＴの断
面図を参照して説明する。
ルＦＥＴの断面図、および図２のＰチャネルＦＥＴの断
面図を参照して説明する。
【００３４】半絶縁性ＧａＡｓ基板９上のゲート−ソー
ス間領域に厚さ１０００Ａの高純度ＧａＡｓチャネル層
８が形成されている。
ス間領域に厚さ１０００Ａの高純度ＧａＡｓチャネル層
８が形成されている。
【００３５】ソース領域には厚さ４００ＡのＡｌ0.3 Ｇ
ａ0.7 Ａｓ障壁層６、厚さ１００ＡのＮ型ＧａＡｓ量子
井戸層７またはＰ型ＧａＡｓ量子井戸層１０を成長させ
て埋め込まれている。
ａ0.7 Ａｓ障壁層６、厚さ１００ＡのＮ型ＧａＡｓ量子
井戸層７またはＰ型ＧａＡｓ量子井戸層１０を成長させ
て埋め込まれている。
【００３６】Ｎ型ＧａＡｓ量子井戸層７にはＳｉを、Ｐ
型ＧａＡｓ量子井戸層１０にはＢｅを高濃度ドープし
た。
型ＧａＡｓ量子井戸層１０にはＢｅを高濃度ドープし
た。
【００３７】全面が厚さ１５０ＡのＡｌ0.3 Ｇａ0.7 Ａ
ｓ障壁層６ｃで覆われている。ＮチャネルＦＥＴの場合
は量子井戸層の伝導帯の底からの電子のエネルギーは５
５ｍｅＶであり、ＰチャネルＦＥＴの場合の正孔エネル
ギーは価電子帯の底から８ｍｅＶのところにある。
ｓ障壁層６ｃで覆われている。ＮチャネルＦＥＴの場合
は量子井戸層の伝導帯の底からの電子のエネルギーは５
５ｍｅＶであり、ＰチャネルＦＥＴの場合の正孔エネル
ギーは価電子帯の底から８ｍｅＶのところにある。
【００３８】ゲートに注入された瞬間の電子、正孔の速
度は理論上それぞれ、５×１０7 ｃｍ／ｓ，０．７５×
１０7 ｃｍ／ｓとなる。実際には格子散乱などにより、
飽和速度の１×１０7 ｃｍ／ｓ近くまで走行中に減速さ
れても、平均速度はかなり速い。量子井戸層を薄くした
ときは、ゲート−ソース間を多重の量子井戸層にしてこ
の部分の抵抗を小さくすることができる。
度は理論上それぞれ、５×１０7 ｃｍ／ｓ，０．７５×
１０7 ｃｍ／ｓとなる。実際には格子散乱などにより、
飽和速度の１×１０7 ｃｍ／ｓ近くまで走行中に減速さ
れても、平均速度はかなり速い。量子井戸層を薄くした
ときは、ゲート−ソース間を多重の量子井戸層にしてこ
の部分の抵抗を小さくすることができる。
【００３９】つぎに本実施例の２次元電子ガス電界効果
トランジスタの第１の製造方法について、図３（ａ）〜
（ｄ）を参照して説明する。はじめに量子井戸層を形成
してから、そのあとでチャネル層を形成する方法であ
る。はじめに図３（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板９に分子線エピタキシャル法などにより、厚さ１
０００Ａの高純度ＧａＡｓチャネル層８、厚さ４００Ａ
のＮ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６、量子井戸層とな
る厚さ１００ＡのＮ型ＧａＡｓ層８ａ、厚さ１５０Ａの
Ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６ａを順次成長させ
る。
トランジスタの第１の製造方法について、図３（ａ）〜
（ｄ）を参照して説明する。はじめに量子井戸層を形成
してから、そのあとでチャネル層を形成する方法であ
る。はじめに図３（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板９に分子線エピタキシャル法などにより、厚さ１
０００Ａの高純度ＧａＡｓチャネル層８、厚さ４００Ａ
のＮ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６、量子井戸層とな
る厚さ１００ＡのＮ型ＧａＡｓ層８ａ、厚さ１５０Ａの
Ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６ａを順次成長させ
る。
【００４０】つぎに図３（ｂ）に示すように、厚さ１μ
ｍの酸化シリコン膜１１を成長させたあと、リソグラフ
ィによりゲート−ドレイン領域の酸化シリコン膜１１を
エッチングしてから、深さ約７００Ａまでエッチングし
て高純度ＧａＡｓチャネル層８を露出させる。
ｍの酸化シリコン膜１１を成長させたあと、リソグラフ
ィによりゲート−ドレイン領域の酸化シリコン膜１１を
エッチングしてから、深さ約７００Ａまでエッチングし
て高純度ＧａＡｓチャネル層８を露出させる。
【００４１】つぎに図３（ｃ）に示すように、分子線エ
ピタキシャル成長法などにより厚さ５５０Ａの高純度Ｇ
ａＡｓチャネル層８ｂ、厚さ１５０ＡのＮ型Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層６ｂを成長させる。つぎに酸化シリコン膜
１１およびその上に成長した余分のＮ型Ａｌ0.3 Ｇａ
0.7 Ａｓ層６ｂおよび高純度ＧａＡｓチャネル層８ｂを
除去する。
ピタキシャル成長法などにより厚さ５５０Ａの高純度Ｇ
ａＡｓチャネル層８ｂ、厚さ１５０ＡのＮ型Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層６ｂを成長させる。つぎに酸化シリコン膜
１１およびその上に成長した余分のＮ型Ａｌ0.3 Ｇａ
0.7 Ａｓ層６ｂおよび高純度ＧａＡｓチャネル層８ｂを
除去する。
【００４２】つぎに図３（ｄ）に示すように、ソース電
極１およびドレイン電極３を形成してから熱処理により
アロイし、ゲート電極２を形成することにより素子部が
完成する。
極１およびドレイン電極３を形成してから熱処理により
アロイし、ゲート電極２を形成することにより素子部が
完成する。
【００４３】つぎに本実施例の２次元電子ガス電界効果
トランジスタの第２の製造方法について、図４（ａ）〜
（ｄ）を参照して説明する。はじめにチャネル層を形成
してから、そのあとで量子井戸層を形成する方法であ
る。
トランジスタの第２の製造方法について、図４（ａ）〜
（ｄ）を参照して説明する。はじめにチャネル層を形成
してから、そのあとで量子井戸層を形成する方法であ
る。
【００４４】はじめに図４（ａ）に示すように、半絶縁
性ＧａＡｓ基板９に分子線エピタキシャル成長法などに
より、厚さ１０００Ａの高純度ＧａＡｓチャネル層８お
よび厚さ１５０ＡのＮ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６
ａを成長させる。
性ＧａＡｓ基板９に分子線エピタキシャル成長法などに
より、厚さ１０００Ａの高純度ＧａＡｓチャネル層８お
よび厚さ１５０ＡのＮ型Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層６
ａを成長させる。
【００４５】つぎに図４（ｂ）に示すように、厚さ１μ
ｍの酸化シリコン膜１１を成長させたあと、リソグラフ
ィによりソース予定領域の酸化シリコン膜１１をエッチ
ングしてからチャネル領域の深さ約６５０Ａまでエッチ
ングする。
ｍの酸化シリコン膜１１を成長させたあと、リソグラフ
ィによりソース予定領域の酸化シリコン膜１１をエッチ
ングしてからチャネル領域の深さ約６５０Ａまでエッチ
ングする。
【００４６】つぎに図４（ｃ）に示すように、分子線エ
ピタキシャル成長法などにより、厚さ４００ＡのＡｌ
0.3 Ｇａ0.7 Ａｓ障壁層６、厚さ１００Ａの高濃度Ｎ型
ＧａＡｓ層８ａ、厚さ１５０ＡのＡｌ0.3Ｇａ0.7 Ａｓ
障壁層６ｂを順次成長させる。
ピタキシャル成長法などにより、厚さ４００ＡのＡｌ
0.3 Ｇａ0.7 Ａｓ障壁層６、厚さ１００Ａの高濃度Ｎ型
ＧａＡｓ層８ａ、厚さ１５０ＡのＡｌ0.3Ｇａ0.7 Ａｓ
障壁層６ｂを順次成長させる。
【００４７】つぎに図４（ｄ）に示すように、ソース電
極１、ドレイン電極３、ゲート電極２を形成して素子部
が完成する。
極１、ドレイン電極３、ゲート電極２を形成して素子部
が完成する。
【００４８】
【発明の効果】２次元電子ガス電界効果トランジスタに
おいて、ゲート−ソース間に量子井戸層を形成すること
により、半導体材料やゲート長を決めてからも、さらに
トランジスタのスイッチング速度を２倍以上速くするこ
とができた。
おいて、ゲート−ソース間に量子井戸層を形成すること
により、半導体材料やゲート長を決めてからも、さらに
トランジスタのスイッチング速度を２倍以上速くするこ
とができた。
【００４９】また本発明により、ゲート−ソース間に量
子井戸層を持つトランジスタを容易に製造することがで
きる。
子井戸層を持つトランジスタを容易に製造することがで
きる。
【図１】本発明の一実施例によるＮチャネル２次元電子
ガス電界効果トランジスタを示す断面図である。
ガス電界効果トランジスタを示す断面図である。
【図２】本発明の一実施例によるＰチャネル２次元電子
ガス電界効果トランジスタを示す断面図である。
ガス電界効果トランジスタを示す断面図である。
【図３】本発明の２次元電子ガス電界効果トランジスタ
の第１の製造方法を工程順に示す断面図である。
の第１の製造方法を工程順に示す断面図である。
【図４】本発明の２次元電子ガス電界効果トランジスタ
の第２の製造方法を工程順に示す断面図である。
の第２の製造方法を工程順に示す断面図である。
【図５】従来技術による２次元電子ガス電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
１ ソース電極 ２ ゲート電極 ３ ドレイン電極 ４ ソースアロイ層 ５ ドレインアロイ層 ６，６ａ，６ｂ，６ｃ ＡｌＧａＡｓ障壁層 ７ Ｎ型量子井戸層 ８，８ａ，８ｂ 高純度ＧａＡｓチャネル層 ９ 半絶縁性ＧａＡｓ基板 １０ Ｐ型量子井戸層 １１ 酸化シリコン膜
Claims (2)
- 【請求項１】 半導体基板の一主面上に高濃度ドープし
た単一または多重の量子井戸層を形成する工程と、ゲー
ト−ドレイン予定領域の前記量子井戸層および前記半導
体基板表面を深くエッチングして溝を形成する工程と、
前記量子井戸層と同一材料からなる厚い半導体層を選択
成長して前記溝に埋め込む工程と、全面に障壁層を成長
する工程と、ソース電極、ドレイン電極、ゲート電極を
形成する工程とを含む２次元電子ガス電界効果トランジ
スタの製造方法。 - 【請求項２】 半導体基板の一主面上にチャネル層およ
び第１の障壁層を順次成長する工程と、ソース予定領域
の前記第１の障壁層およびチャネル層をエッチングして
溝を形成する工程と、第２の障壁層、高濃度ドープした
単一または多重の量子井戸層、第３の障壁層を順次選択
成長して前記溝を埋め込む工程と、ソース電極、ドレイ
ン電極、ゲート電極を形成する工程とを含む２次元電子
ガス電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111305A JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | ２次元電子ガス電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111305A JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | ２次元電子ガス電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338653A JPH04338653A (ja) | 1992-11-25 |
| JP2754944B2 true JP2754944B2 (ja) | 1998-05-20 |
Family
ID=14557858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111305A Expired - Fee Related JP2754944B2 (ja) | 1991-05-16 | 1991-05-16 | ２次元電子ガス電界効果トランジスタの製造方法 |
Country Status (1)
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| JP (1) | JP2754944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4606531B2 (ja) * | 1999-08-05 | 2011-01-05 | 富士通株式会社 | 電界効果半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181069A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置 |
| JPS61187373A (ja) * | 1985-02-15 | 1986-08-21 | Nec Corp | 電界効果トランジスタ |
-
1991
- 1991-05-16 JP JP3111305A patent/JP2754944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04338653A (ja) | 1992-11-25 |
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