JPH05291106A - 半導体ウエハーの露光方法 - Google Patents

半導体ウエハーの露光方法

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JPH05291106A
JPH05291106A JP4095372A JP9537292A JPH05291106A JP H05291106 A JPH05291106 A JP H05291106A JP 4095372 A JP4095372 A JP 4095372A JP 9537292 A JP9537292 A JP 9537292A JP H05291106 A JPH05291106 A JP H05291106A
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JP
Japan
Prior art keywords
pattern
semiconductor wafer
reticle
lsi
teg
Prior art date
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Pending
Application number
JP4095372A
Other languages
English (en)
Inventor
Yukihiro Takao
幸弘 高尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP4095372A priority Critical patent/JPH05291106A/ja
Publication of JPH05291106A publication Critical patent/JPH05291106A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70058Mask illumination systems
    • G03F7/70066Size and form of the illuminated area in the mask plane, e.g. reticle masking blades or blinds

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 縮小露光投影装置のスループットの低下を抑
えながら、TEGパターンを半導体ウエハ−上の任意の
位置に転写することを可能した、半導体ウエハ−の露光
方法を提供する。 【構成】 レチクル(11)上の1ショットの露光領域
内に、LSIパターン(L)と、TEGパターン(T)
とを隣接して配置し、レチクル(11)上に配置された
遮光板(13)の開口部(13a)を移動することによ
って、LSIパターン(L)とTEGパターン(T)の
いずれかを露光するかを切り換える。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体ウエハ−の露光
方法に関するものであり、さらに詳しくは、同一半導体
ウエハ−上の任意の位置にLSIパターンとTEGパタ
ーンとを転写する方法に関する。
【0002】
【従来の技術】従来、半導体ウエハー上に、半導体集積
回路の回路パターン(以下、LSIパターンと略称す
る。)とともに、製造工程条件を監視する為の各種のモ
ニタ−素子から構成された、いわゆるテスト・エレメン
ト・グループのパターン(以下、TEGパターンと略称
する。)をパターン形成することによって、半導体ウエ
ハー毎に各種モニタ−素子の特性データを収集し、これ
に基いて製造工程条件の精密な制御を行っていた。
【0003】ところで、縮小投影露光法によって、LS
IパターンとTEGパターンとを同一半導体ウエハー上
に転写する方法としては、以下の二つの方法がある。 方法:図6に示される如く、一つのレチクル(1a)
上の1ショットの露光領域内に、LSIパターン(L)
と、TEGパターン(T)とを隣接して配置し、これら
の周囲にクロム薄膜からなる遮光帯(2a)を設ける。
そして、このレチクル(1b)を縮小投影露光装置のレ
チクル・ステージに載せ、半導体ウエハ−を載せたウエ
ハ−・ステージを移動して、LSIパターン(L)とT
EGパターン(T)とを半導体ウエハ−上の所定位置に
ステップ・アンド・リピート露光する。
【0004】方法:図7に示される如く、二種類のレ
チクル(1b),(1c)を準備する。レチクル(1
b)上の1ショットの露光領域内にはLSIパターン
(L)を配置し、他方、レチクル(1c)の上の1ショ
ットの露光領域内にはTEGパターン(T)を配置す
る。LSIパターン(L),TEGパターン(T)の周
囲にはクロム薄膜からなる遮光帯(2b),(2c)を
設ける。そして、まずレチクル(1b)をレチクル・ス
テージに載せ、半導体ウエハ−を載せたウエハ−・ステ
ージを移動して、LSIパターン(L)を半導体ウエハ
−上の所定位置にステップ・アンド・リピート露光す
る。次に、レチクル(1b)をレチクル(1c)に交換
し、同様に、TEGパターン(T)を他の所定位置にス
テップ・アンド・リピート露光する。
【0005】
【発明が解決しようとする問題点】しかしながら、上述
した方法には、以下の問題点があった。 方法の問題点:1ショットの露光領域内にTEGパタ
ーン(T)を配置しているので、半導体ウエハー上の全
ショット内にTEGパターン(T)が含まれ、LSIチ
ップの理論収量が大幅に減少する。また、半導体ウエハ
ー上の任意の位置にTEGパターン(T)を転写するこ
とができない。 方法の問題点:この方法によれば、半導体ウエハー上
の任意の位置に、TEGパターン(T)を転写すること
ができる。しかし、半導体ウエハー毎にレチクル交換が
必要の為、縮小投影露光装置のスループットが大幅に低
下する。
【0006】本発明は、上述した問題点に鑑みて創作さ
れたものであり、縮小投影露光装置のスループットの低
下を抑えながら、半導体ウエハー上の任意の位置にTE
Gパターン(T)を転写することを可能にした半導体ウ
エハ−の露光方法を提供することを目的としている。
【0007】
【課題を解決するための手段】本発明は、レチクル(1
1)上の1ショットの露光領域内に、LSIパターン
(L)と、TEGパターン(T)とを隣接して配置し、
レチクル(11)上に配置された遮光板(13)の開口
部分(13a)を移動することによって、LSIパター
ン(L)とTEGパターン(T)とのいずれを露光する
かを切り換えることを第1の特徴としている。
【0008】さらに上記の構成において、レチクル(1
1)上のLSIパターン(L)とTEGパターン(T)
との境界部分に遮光帯(12)を設けたことを第2の特
徴としている。
【0009】
【作用】上述の手段によれば、遮光板(13)の開口部
分(13a)を移動することによって、LSIパターン
(L)とTEGパターン(T)とのいずれを露光するか
を切り換えるているので、半導体ウエハー上の任意の位
置にLSIパターン(L)とTEGパターン(T)とを
配置できとともに、レチクル交換作業を不要にできるの
で、縮小投影露光装置のスループットの低下を少なくで
きる。
【0010】さらに、LSIパターン(L)とTEGパ
ターン(T)との境界部分に遮光帯(12)を設けるこ
とによって、デフォーカスされた遮光板(13)の開口
部分(13a)のエッジ部分の影によって、LSIパタ
ーン(L)とTEGパターン(T)との境界部分ににじ
みが発生することを防止できる。
【0011】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図1は、本発明の実施例に係るレチクルの構成を
示す平面図である。レチクル(11)上の1ショットの
露光領域内に、LSIパターン(L)と、TEGパター
ン(T)とが隣接して配置されており、これらの周辺に
はクロム薄膜からなる遮光帯(12)が設けられてい
る。従来例のレチクルと異なる点は、LSIパターン
(L)とTEGパターン(T)との境界部分に、クロム
薄膜からなる遮光帯(12)を設けた点である。この部
分の遮光帯(12)の幅Sは、約3mm以上に設定す
る。
【0012】図2は、レチクル(11)の上方に配置さ
れた遮光板(13)を示す平面図である。同図に示され
るように、遮光板(13)は4枚の金属板(14a)〜
(14d)を組み合わせたものであり、パターンの寸法
と座標値の情報に基いて、それぞれX方向あるいはY方
向に自動的に移動させることで、開口部分(13a)の
面積および位置を自由に設定できるようにしたものであ
る。
【0013】図4および図5は、上述したレチクル(1
1)を用いて、半導体ウエハ−を露光する方法を説明す
るための平面図である。本発明の露光方法は以下のステ
ップに従って行われる。 ステップ1:レチクル(11)をレチクル・ステージ
(15)に載せ、レチクル・ステージ(15)を所定位
置までX方向,Y方向に移動させることによって、レチ
クル(11)と縮小投影露光装置との位置合わせを行
う。なお、レチクル(11)上のLSIパターン(L)
およびTEGパターン(T)の寸法と座標値はあらかじ
め縮小投影露光装置の記憶装置にインプットされてい
る。
【0014】ステップ2:レチクル(11)の上方に配
置された遮光板(13)の開口部分(13a)をLSI
パターン(L)上に来るように設定する(図4参照)。 ステップ3:半導体ウエハ−を載せたウエハ−ステージ
(図示せず。)をX方向,Y方向に移動させることによ
って、半導体ウエハーとレチクル(11)との位置合わ
せを行う。そして、図において破線で示す露光領域に光
を照射しながら、ウエハーステージを移動させて、半導
体ウエハ−上の所定位置にステップ・アンド・リピート
露光する。これにより、照射光は遮光板(13)の開口
部分(13a)を通過するので、レチクル(11)上の
LSIパターン(L)のみが露光され、半導体ウエハー
上に転写される。ここで、遮光板(13)の開口部分
(13a)のエッジは遮光帯(12)の略中央上に来る
ように位置設定されているので、開口部分(13a)の
エッジ部分の影が半導体ウエハー上に転写されることに
起因するパターンのにじみを防止できる。
【0015】ステップ4:遮光板(13)の開口部分
(13a)を移動して、TEGパターン(T)上に来る
ように設定する。ここで、遮光板(13)の開口部分
(13a)のエッジは、同様に遮光帯(12)の略中央
上に来るように位置設定を行う(図5参照)。 ステップ5:あらかじめインプットされたLSIパター
ン(L)とTEGパターン(T)の座標から求めたオフ
セット(Δx,Δy)分だけ、ウエハーステージを移動
させるだけで、半導体ウエハー上においてTEGパター
ン(T)とLSIパターン(L)とが隣接するように精
度良く位置合わせを行う。レチクル(11)はステップ
1での位置合わせを行った後は固定したままでよい。こ
の後は、同様に破線で示す露光領域に光を照射しなが
ら、ウエハーステージを移動させて、TEGパターン
(T)を半導体ウエハ−上のLSIパターン(L)が転
写された領域を除く位置にステップ・アンド・リピート
露光する。
【0016】ステップ6:露光作業が完了した半導体ウ
エハ−を搬出し、新たな半導体ウエハーをウエハーステ
ージに導入し、ステップ2〜ステップ5の作業を繰り返
す。図5は、上記方法で露光を行った後の、半導体ウエ
ハー(16)を示す平面図である。
【0017】このように、上記方法によればLSIパタ
ーン(L)とTEGパターン(T)とを、それぞれ半導
体ウエハー(15)上の任意の位置に、転写することが
可能である。しかも、遮光板(13)の開口部分(13
a)を移動することにより、LSIパターン(L)とT
EGパターン(T)とのいずれを露光するかを切り換え
ているので、半導体ウエハー毎にレチクル交換する必要
はなく、スループットの低下は比較的少なくて済む。
【0018】また、ここで重要なのはレチクル(11)
は従来例のレチクルと異なリ、LSIパターン(L)と
TEGパターン(T)との境界部分にも、遮光帯(1
2)を設けている点である。上記方法では遮光板(1
3)によって、遮光を行うものであるが、照射光はコン
デンサレンズによってレチクル(11)上にフォーカス
が設定されており、レチクル(11)上方に配置された
遮光板(13)にはフォーカスが合っていない。したが
って、図6に示した従来のレチクル(1a)を使用し、
同様の方法で露光を行った場合には遮光板(13)の開
口部分(13a)のエッジ部分の影によって、LSIパ
ターン(L)とTEGパターン(T)との境界部分にに
じみが発生してしまう。しかるに、本発明によれば図1
に示した構成のレチクル(11)を使用しているので、
遮光板(13)の開口部分(13a)のエッジ部分の影
は遮光帯(12)内に入り、にじみの発生を防止するこ
とができるのである。
【0019】
【発明の効果】本発明の半導体ウエハ−の露光方法によ
れば、以下の通りの効果を得ることができる。 LSIパターン(L)とTEGパターン(T)とを、
それぞれ半導体ウエハー(14)上の任意の位置に、転
写することが可能である。 遮光板(13)の開口部分(13a)を移動すること
によって、LSIパターン(L)とTEGパターン
(T)とのいずれを露光するかを切り換えているので、
半導体ウエハー毎にレチクル交換する必要はなく、スル
ープットの低下は比較的少なくて済む。 LSIパターン(L)とTEGパターン(T)との境
界部分にも、遮光帯(12)を設けているいるので、デ
フォーカスされた遮光板(13)の開口部分(13a)
のエッジ部分の影によって、LSIパターン(L)とT
EGパターン(T)との境界部分ににじみが発生するこ
とを防止できる。
【図面の簡単な説明】
【図1】本発明の実施例に係るレチクルの構成を示す平
面図である。
【図2】本発明の実施例に係る遮光板の構成を示す平面
図である。
【図3】本発明の実施例に係る半導体ウエハ−の露光方
法を説明するための第一の平面図である。
【図4】本発明の実施例に係る半導体ウエハ−の露光方
法を説明するための第二の平面図である。
【図5】本発明の実施例に係る半導体ウエハ−の露光方
法によって、露光された半導体ウエハーの平面図であ
る。
【図6】従来方法に係るレチクルの構成を示す平面図
である。
【図7】従来方法に係るレチクルの構成を示す平面図
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 Y 8406−4M

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 第一のパターンと第二のパターンとが隣
    接して形成されたレチクルをステップ・アンド・リピー
    ト露光することにより、同一の半導体ウエハ−上に第
    一、第二のパターンを転写する半導体ウエハーの露光方
    法において、 前記レチクル上方に配置された遮光板の開口部分を第一
    のパターン上に設定して、ステップ・アンド・リピート
    露光を行うことにより、半導体ウエハー上に第一のパタ
    ーンを転写し、次に前記遮光板の開口部分を第二のパタ
    ーン上に移動させて、ステップ・アンド・リピート露光
    を行うことにより、前記半導体ウエハー上に第二のパタ
    ーンを転写することを特徴とする半導体ウエハーの露光
    方法。
  2. 【請求項2】 前記レチクル上の第一、第二のパターン
    の境界部分に遮光帯を設けたことを特徴とする請求項1
    記載の半導体ウエハーの露光方法。
JP4095372A 1992-04-15 1992-04-15 半導体ウエハーの露光方法 Pending JPH05291106A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492189B1 (en) 1999-11-09 2002-12-10 Kawasaki Microelectronics, Inc. Method of arranging exposed areas including a limited number of test element group (TEG) regions on a semiconductor wafer
WO2009007931A1 (en) * 2007-07-12 2009-01-15 Nxp B.V. Wafer, reticle and method for manufacturing integrated circuits on a wafer

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US6762433B2 (en) 1999-11-09 2004-07-13 Kawasaki Microelectronics, Inc. Semiconductor product wafer having vertically and horizontally arranged patterned areas including a limited number of test element group regions
WO2009007931A1 (en) * 2007-07-12 2009-01-15 Nxp B.V. Wafer, reticle and method for manufacturing integrated circuits on a wafer

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