JPH05289312A

JPH05289312A - 半導体集積回路のマスクパターン処理方法および処理装置

Info

Publication number: JPH05289312A
Application number: JP11410092A
Authority: JP
Inventors: Masakazu Yamano; 雅一山野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-04-06
Filing date: 1992-04-06
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】この発明の目的は、安価に、高速な処理を行
え、半導体集積回路の設計コストを低減することにあ
る。【構成】半導体集積回路のマスクパターン処理方法に
おいて、マスクパターンのデザインルールチェック時
に、修正のあったレイヤに関するチェックルールのみを
実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】半導体集積回路設計用ＣＡＤ装置
等における半導体集積回路のマスクパターン処理方法お
よび処理装置に関する。

【０００２】

【従来の技術】半導体集積回路設計用ＣＡＤ装置とし
て、マスクパターンのデザインルールチェック（図形の
幅、間隔等の設計基準を満たしているか否かをチエック
することであり、以下ＤＲＣという）の処理速度を向上
するために、マスクパターンの階層を考慮して、同じ図
形パターンが連続する領域を認識し、連続パターンの基
本パターンについてＤＲＣを実行し、その結果を連続パ
ターンに適用する手法をとっっているものがある（たと
えば、ＣＡＤＥＮＣＥ社製ＤＲＡＣＵＬＡＩＩＩ）。

【０００３】

【発明が解決しようとする課題】しかしながら、この方
法では、ＲＯＭおよびＲＡＭならびに自動配置配線処理
されたスタンバードセル方式およびゲートアレイ方式の
ように連続パターンの多いマスクパターンについては有
効であるが、ＣＰＵ、マニュアル作成されたマスクパタ
ーン等のように連続するパターンの少ないものについて
は、連続パターンを認識する分処理が遅くなる。また、
この手法のみでの処理では、マスクパターンの一部のレ
イヤに修正を加えた場合でも、全てのレイヤについて処
理を行わなければならないという問題がある。更に、処
理が複雑で、開発コストが高くなるという問題がある。

【０００４】この発明の第１の目的は、上記従来技術の
欠点をふまえ、安価に、高速な処理を行え、半導体集積
回路の設計コストを低減することにある。

【０００５】ところで、従来のＬＳＩ設計用ＣＡＤ装置
では、単に図形を一様なサイズで拡大処理するものや、
図形がデザインルールを満たしているかを調べるものは
存在する。また、チップ面積を減少させることを目的と
して、コンパクションを行うものが知られている。

【０００６】マスクパターンは、製造コストを抑えるた
めに、可能な限り小さくなるように製作されている。こ
のようにマスクパターンを製作すると、配線等の図形サ
イズが、半導体製造プロセスで決められているデザイン
ルールの最小値となるのが通常である。従って、マスク
パターンが完成した状態では、かなりの部分に図形サイ
ズを拡大してもデザインルール的には問題のない箇所が
できる。

【０００７】デザインルールの最小値で図形を描くと、
実際の半導体集積回路として、使用するとエレクトロマ
イグレーションやストレスマイグレーションが起き易く
なり、配線が切断する等の理由で不良品となる場合が多
くなる。

【０００８】この発明の第２の目的は、マスクパターン
の空いている箇所を利用して図形のサイズを拡大するこ
とでこれらの不良品の発生を少なくし、製品の信頼性を
向上することにある。

【０００９】

【課題を解決するための手段】この発明による半導体集
積回路のマスクパターン処理方法は、マスクパターンの
デザインルールチェック時に、修正のあったレイヤに関
するチェックルールのみを実行することを特徴とする。

【００１０】この発明による半導体集積回路のマスクパ
ターン処理装置は、半導体製造プロセスのデザインルー
ルに余裕のあるマスクパターン図形を部分的に拡大する
手段を備えていることを特徴とする。

【００１１】図形拡大処理は、次の制約条件を満たすよ
うに行われる。１．デザインルール違反とならない。２．指定されたマスクパターンの層のみについて処理を
行う。つまり、全レイヤ、単レイヤ、所定複数レイヤの
指定ができる。３．拡大の対象となるサイズの図形のみ処理を行う。つ
まり、指定された幅の範囲の図形のみ処理を行う。４．指定された拡大するサイズの上限を越えない。つま
り、指定された拡大するサイズの上限を越えない範囲で
デザインルールを守る最大限の拡大を行う。

【００１２】

【作用】この発明による半導体集積回路のマスクパター
ン処理方法では、マスクパターンのデザインルールチェ
ック時に、修正のあったレイヤに関するチェックルール
のみが実行される。

【００１３】この発明による半導体集積回路のマスクパ
ターン処理装置では、半導体製造プロセスのデザインル
ールに余裕のあるマスクパターン図形が部分的に拡大さ
れる。

【００１４】

【実施例】以下、図面を参照して、この発明の実施例に
ついて、説明する。

【００１５】図１および図２は、この発明の第１実施例
を示している。図１は、半導体集積回路のマスクパター
ン処理装置の構成を示している。

【００１６】半導体集積回路のマスクパターン処理装置
は、処理装置１、入力装置２、表示装置３および記録装
置４を備えている。処理装置１は、マスクパターンのデ
ザインルールのチエック（ＤＲＣ）、図形のチエック・
演算、修正有無の比較等を行う。入力装置２は、ＤＲＣ
の対象ファイルの指示等の作業指示を入力する。表示装
置３は、処理結果のエラー数、エラー図形等を表示す
る。記録装置４は、ルールファイル、図形ファイル、結
果ファイル等を格納する。

【００１７】図２は、マスクパターン処理装置の動作を
示している。

【００１８】図形は通常、階層構造を持っているので、
それを平坦化してレイヤ毎に分割する（ステップＳ
１）。ステップＳ１の結果では、図形の順序は不規則で
あるので、後の処理のために、図形を座標値でソート
し、ＯＲマージする（ステップＳ２）。また、ここでの
結果は、次回のＤＲＣ時に比較する必要があるためファ
イルとして記録装置４に残す。次に、入力装置２からの
作業指示により、本発明の手法によるＤＲＣを使うか否
かを判断する（ステップＳ３）。従来の方法でＤＲＣを
行う指示の場合または初回の処理である場合には、従来
手法でＤＲＣを実行する（ステップＳ４）。

【００１９】本発明の手法によるＤＲＣを使う指示の場
合、前回行ったＤＲＣのステップＳ２の結果と、今回の
ステップＳ２との結果をレイヤ毎に比較し、図形的な違
いがあるかを調べる（ステップＳ５）。この結果、前回
より修正があったレイヤがある場合には、この修正があ
ったレイヤの関係するルールについてのみＤＲＣを実行
する（ステップＳ６）。この時、関係するルールは、前
回と異なるレイヤに限らず、ＡＮＤやＯＲの図形演算を
含めたものである。ステップＳ４またはステップＳ６で
のＤＲＣの結果としてのエラーの数、エラー箇所を表示
装置３に表示するとともに記録装置４にファイルする
（ステップＳ７）。

【００２０】今、基本となるルールが、たとえば次の
項目であるとする。このルール例では、６
つのチエック項目と１つの図形演算項目
とを含んでいる。

【００２１】レイヤ１の幅チェック。レイヤ２の幅チェック。レイヤ１の間隔チェック。レイヤ２の間隔チェック。レイヤ１とレイヤ２のＡＮＤマージを行い、レイヤ
３とする。レイヤ３の幅チェック。レイヤ３の間隔チェック。

【００２２】従来手法では、常に、必ず７つの項目につ
いて処理を行わなければならない。この発明の実施例で
は、１回目は従来手法でＤＲＣを行うので、全てのルー
ルについてＤＲＣを行う。

【００２３】１回目のＤＲＣ後、レイヤ１に関して修正
を行ったとする。２回目のＤＲＣでは、レイヤ２に関す
るルールは処理しないため、実行するのはの
項目のみについてであり、の項目は実行しない。こ
のルール例にはないが、仮に、レイヤ３を使用して、他
のレイヤと図形演算を行うルールがある場合は、当然、
これも、処理するルールの対象となる。

【００２４】このように、第１実施例によれば、ＤＲＣ
実行時に、修正のあったレイヤに関するルールのみを実
行するため、処理速度が向上し、半導体集積回路の設計
コストを減少させることができる。

【００２５】自動配置配線を行ったマスクパターンで
は、ＤＲＣを行う回数が少ないため、本発明の手法では
あまりメリットはでない。しかし、マニュアルでマスク
パターンを作る場合は、ＤＲＣは数回から数十回行う。
このような場合に、特に本発明は有効である。また、実
際には、使用するレイヤは十数層から数十層あり、各々
について複数回の図形演算およびチエックを行うため、
ステップ数は百〜数百程度になる。また、修正は、全レ
イヤについて行うことは少ないため、この意味でも、本
発明は有効である。

【００２６】図３〜図１３は、この発明の第２実施例を
示している。

【００２７】半導体集積回路のマスクパターン処理装置
の構成は図１と同じであり、処理装置１、入力装置２、
表示装置３および記録装置４を備えている。処理装置１
は、図形処理を行う。入力装置２は、装置の処理の制御
手順を与える。表示装置３は、処理の実行状況を表示す
る。記録装置４は、制約条件、図形データを格納する。

【００２８】図３は、マスクパターン処理装置の動作を
示している。まず、入力装置２より、マスクパターンル
ール、処理図形等を指定する（ステップＳ１）。次に、
指定されたルール、処理図形等に基づいて、記憶装置４
より必要なデータを読み出す（ステップＳ２、Ｓ３）。
次に、処理装置１で拡大可能か否かの判断を行い、拡大
可能であれば拡大処理を行う（ステップＳ４）。そし
て、この処理の結果、得られた図形を記憶装置４に書き
込む（ステップＳ５）。また、表示装置３に、正常終了
したかどうか等の情報を出力する（ステップＳ６）。

【００２９】上記ステップＳ４の拡大処理は、次の制約
条件を満たすように行われる。１．デザインルール違反とならない。２．指定されたマスクパターンの層のみについて処理を
行う。つまり、全レイヤ、単レイヤ、所定複数レイヤの
指定ができる。３．拡大の対象となるサイズの図形のみ処理を行う。つ
まり、指定された幅の範囲の図形のみ処理を行う。４．指定された拡大するサイズの上限を越えない。つま
り、指定された拡大するサイズの上限を越えない範囲で
デザインルールを守る最大限の拡大を行う。

【００３０】図４は拡大処理前の図形を、図５は拡大処
理後の図形を示している。図４および図５において、左
下がりの斜線部分６、７、９は第１層配線図形を、右下
がりの斜線部分５、８、９は第２層配線図形を、碁盤目
部分１０はスルーホールをそれぞれ示している。

【００３１】図４の配線図形７、８に着目する。間隔１
２、１３は、デザインルールで定められてある最小間隔
であるとする。間隔１１、１４、１５、１６はデザイン
ルール的には余裕があり、配線図形７、８が拡大可能で
あるので、配線図形７、８を拡大処理する。

【００３２】拡大処理の結果、配線図形７、８は、図５
に示すように、配線図形７ａ、８ａとなった。つまり、
図形５と８ａとの間隔１４ａ、図形８ａと図形９との間
隔１５ａ、図形６と７ａとの間隔１１ａ、図形７ａと図
形９との間隔１６ａは、デザインルールの最小間隔を守
りつつ、配線図形７、８の図形が拡大処理された。図形
９については、幅が広すぎ拡大の対象とされなかった。

【００３３】他の図形についても同様に処理を行う。た
だし、図６に示すように、隣なり合う２つの図形２１、
２２が共に両側方に拡大可能である場合は、拡大後の図
形を鎖線２１ａ、２２ａで示すように、両方とも均等に
拡大を行う。また、図７に示すように、隣なり合う２つ
の図形２３、２４のそれぞれについて一側方のみ拡大可
能であるときは、拡大後の図形を鎖線２３ａ、２４ａで
示すように、一側方にのみ拡大処理する。

【００３４】次に、図８〜図１３を用いて、拡大可能か
否かの判断方法、両側方に拡大可能かまたは片側方のみ
拡大可能であるかの判断方法について、配線図形を例に
とって述べる。

【００３５】まず、配線図形を、図８に示す３つの基本
図形Ａ、Ｂ、Ｃに分解する。基本図形Ａは、１つの配線
部分３１と、その両端に設けられた２つのスルーホール
３２とからなる。基本図形Ｂは、１つの配線部分３１
と、その一端に設けられた１つのスルーホール３２とか
らなる。基本図形Ｃは、１つの配線部分３１からなる。
例えば、配線図形が図９に示すようなものである場合に
は、この配線図形は図１０に示すように、１つの基本図
形Ａと、２つの基本図形Ｂと、１つの基本図形Ｃとに分
解される。

【００３６】基本図形Ａについて拡大可能か否かの判断
は、次のように行われる。図１１において、実線で示す
基本図形Ａと破線との間隔を、このレイヤについての最
小配線間隔とする。したがって、破線は、同一レイヤ上
の他のノードの配線図形との禁止領域を示している。こ
の破線内に同一レイヤーの他ノード図形がなければ、他
ノード図形との最小間隔の許す限り、拡大可能となる。

【００３７】ただし、図１２に示すように基本図形Ａの
一側方に、最小間隔で他ノード図形がある場合には、図
１３にＡａで示すように他側方にのみ拡大可能となる。
図１２において、スルーホールも拡大可能である。しか
し、空き領域があっても、無制限に図形を拡大すると、
配線面積が大きくなりすぎ、容量遅延が大きくなるの
で、これを防止するために、拡大の最大サイズを指定で
きるようにしている。また、隣合う図形がともに拡大可
能である場合には、拡大後の隣合う図形の間隔が最小間
隔となるように、均等に両図形を拡大する。

【００３８】基本図形Ｂ、Ｃについても、同様な考え方
で、拡大可能か否か、両側に拡大できるか片側のみしか
拡大できないかの判断が行われる。

【００３９】第２実施例によれば、マスクパターンの空
いている領域を使って、図形の拡大を行うため、ダオサ
イズ（製品のチップサイズ）に影響を与えない。そして
図形の拡大によって、エレクトロマイグレーションやス
トレスマイグレーションの発生を抑えることができるの
で、製品の不良品発生率が低下し、信頼性が向上する。
また、拡大する図形をルールにより限定できるため不必
要に処理速度が遅くならない。拡大値の最大値を指定で
きるため、不必要に図形が大きくなり、回路に悪影響を
与えることがない。

【００４０】

【発明の効果】この発明による半導体集積回路のマスク
パターン処理方法によれば、ＤＲＣ実行時に、修正のあ
ったレイヤに関するルールのみを実行するため、処理速
度が向上し、半導体集積回路の設計コストを減少させる
ことができる。

【００４１】この発明による半導体集積回路のマスクパ
ターン処理装置によれば、マスクパターンの空いてい
る領域を使って、図形の拡大を行うため、ダオサイズに
影響を与えない。そして図形の拡大によって、エレクト
ロマイグレーションやストレスマイグレーションの発生
を抑えることができるので、製品の不良品発生率が低下
し、信頼性が向上する。また、拡大する図形をルールに
より限定できるため不必要に処理速度が遅くならない。
拡大値の最大値を指定できるため、不必要に図形が大き
くなり、回路に悪影響を与えることがない。

【００４２】

【図面の簡単な説明】

【図１】この発明の第１実施例を示し、半導体集積回路
のマスクパターン処理装置の構成を示す電気ブロック図
である。

【図２】この発明の第１実施例を示し、半導体集積回路
のマスクパターン処理装置の動作を示すフローチャート
である。

【図３】この発明の第２実施例を示し、半導体集積回路
のマスクパターン処理装置の動作を示すフローチャート
である。

【図４】拡大処理前の配線図形を示す模式図である。

【図５】拡大処理後の配線図形を示す模式図である。

【図６】図形を両側方向に拡大処理した例を示す模式図
である。

【図７】図形を片側方向に拡大処理した例を示す模式図
である。

【図８】３つの基本図形を示す模式図である。

【図９】配線図形例を示す模式図である。

【図１０】図９の配線図形を基本図形に分解した模式図
である。

【図１１】基本図形Ａについて、拡大可能か否かの判別
方法を説明するための模式図である。

【図１２】基本図形Ａの片側に他ノード図形が存在する
例を示す模式図である。

【図１３】図１２の基本図形Ａを拡大処理した例を示す
模式図である。

【符号の説明】

１処理装置２入力装置３表示装置４記録装置

Claims

【特許請求の範囲】

【請求項１】マスクパターンのデザインルールチェッ
ク時に、修正のあったレイヤに関するチェックルールの
みを実行することを特徴とする半導体集積回路のマスク
パターン処理方法。
【請求項２】半導体製造プロセスのデザインルールに
余裕のあるマスクパターン図形を部分的に拡大する手段
を備えていることを特徴とする半導体集積回路のマスク
パターン処理装置。
【請求項３】次の制約条件を満たすように拡大処理を
行うことを特徴とする請求項２記載の半導体集積回路の
マスクパターン処理装置。１．デザインルール違反とならない。２．指定されたマスクパターンの層のみについて処理を
行う。３．拡大の対象となるサイズの図形のみ処理を行う。４．指定された拡大するサイズの上限を越えない。