JP3201903B2 - 半導体論理回路及びそれを用いた半導体集積回路装置 - Google Patents
半導体論理回路及びそれを用いた半導体集積回路装置Info
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- JP3201903B2 JP3201903B2 JP04812194A JP4812194A JP3201903B2 JP 3201903 B2 JP3201903 B2 JP 3201903B2 JP 04812194 A JP04812194 A JP 04812194A JP 4812194 A JP4812194 A JP 4812194A JP 3201903 B2 JP3201903 B2 JP 3201903B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体論理回路及びそ
れを用いた半導体集積回路装置に関し、特に、ＣＭＯＳ
構成の出力部を有する半導体論理回路及びそれを用いた
半導体集積回路装置に関する。
れを用いた半導体集積回路装置に関し、特に、ＣＭＯＳ
構成の出力部を有する半導体論理回路及びそれを用いた
半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩの大規模化、高集積化に伴
って、ＬＳＩの主要構成要素の１つである半導体論理回
路には、より大きな駆動能力と高速性が求められるよう
になってきた。図１４はかかる要求を満足できる従来の
半導体論理回路の一例を示す図である。この例は、入力
信号Ｖinと同相の信号Ｖout を出力するバッファ回路で
あり、バッファ回路３０は、偶数のインバータ段、例え
ば、図示の例では、２段のＣＭＯＳインバータゲート３
１、３２を備える。
って、ＬＳＩの主要構成要素の１つである半導体論理回
路には、より大きな駆動能力と高速性が求められるよう
になってきた。図１４はかかる要求を満足できる従来の
半導体論理回路の一例を示す図である。この例は、入力
信号Ｖinと同相の信号Ｖout を出力するバッファ回路で
あり、バッファ回路３０は、偶数のインバータ段、例え
ば、図示の例では、２段のＣＭＯＳインバータゲート３
１、３２を備える。
【０００３】入力信号Ｖinを入力段のＣＭＯＳインバー
タゲート３１で反転し、その反転出力（便宜的に「Ｖ
inx 」で表す）で出力段のＣＭＯＳインバータゲート３
２を駆動する。出力段のＣＭＯＳインバータゲート３２
は、高電位側電源ＶCCと低電位側電源ＶSSとの間に、ｐ
チャネルＭＯＳトランジスタ（以下「ｐＭＯＳ」と略
す）３２ａ及びｎチャネルＭＯＳトランジスタ（以下
「ｎＭＯＳ」と略す）３２ｂを直列に接続して構成す
る。
タゲート３１で反転し、その反転出力（便宜的に「Ｖ
inx 」で表す）で出力段のＣＭＯＳインバータゲート３
２を駆動する。出力段のＣＭＯＳインバータゲート３２
は、高電位側電源ＶCCと低電位側電源ＶSSとの間に、ｐ
チャネルＭＯＳトランジスタ（以下「ｐＭＯＳ」と略
す）３２ａ及びｎチャネルＭＯＳトランジスタ（以下
「ｎＭＯＳ」と略す）３２ｂを直列に接続して構成す
る。
【０００４】Ｖinx がＬレベルのときは、ｐＭＯＳ３２
ａをオンにして負荷容量（配線の寄生容量や次段のゲー
ト容量等）ＣL を充電（ｉａは充電電流を表す）し、Ｖ
inxがＨレベルのときは、ｎＭＯＳ３２ｂをオンにして
負荷容量ＣL を放電（ｉｂは放電電流を表す）する。よ
り大きな駆動能力と高速性を達成するには、出力段のＣ
ＭＯＳインバータゲート３２のｐＭＯＳ３２ａ及びｎＭ
ＯＳ３２ｂのサイズを大きくすればよい。ｉａやｉｂが
大電流化し、大きな負荷容量ＣL を支障なく充放電でき
ると共に、その充放電スピードの高速化を図ることがで
きる。
ａをオンにして負荷容量（配線の寄生容量や次段のゲー
ト容量等）ＣL を充電（ｉａは充電電流を表す）し、Ｖ
inxがＨレベルのときは、ｎＭＯＳ３２ｂをオンにして
負荷容量ＣL を放電（ｉｂは放電電流を表す）する。よ
り大きな駆動能力と高速性を達成するには、出力段のＣ
ＭＯＳインバータゲート３２のｐＭＯＳ３２ａ及びｎＭ
ＯＳ３２ｂのサイズを大きくすればよい。ｉａやｉｂが
大電流化し、大きな負荷容量ＣL を支障なく充放電でき
ると共に、その充放電スピードの高速化を図ることがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体論理回路にあっては、単に、出力段のトラ
ンジスタサイズを拡大するだけであったため、駆動能力
と高速性の改善効果はあるものの、省電力性の点で不十
分であり、改善すべき技術課題があった。すなわち、Ｃ
ＭＯＳインバータゲートは、一般に、入力信号の電位が
ＨレベルやＬレベルにある限り、ｐＭＯＳ又はｎＭＯＳ
の何れか一方しかオンしないため、負荷容量ＣL の充放
電のみに電力が費やされ、きわめて低電力であるが、入
力信号の電位がほぼＶCC／２レベル付近（但し、ＶSS＝
０Ｖ）にあるときは、ｐＭＯＳとｎＭＯＳが共にオンと
なって、ＶCC→ＶSS間にいわゆる貫通電流（図１４の電
流ｉｃ参照）が流れるので、単にｐＭＯＳとｎＭＯＳの
サイズを拡大しただけでは、その拡大分に対応して貫通
電流ｉｃも増えるから、結局、電力消費の増大を阻止で
きないという欠点がある。
従来の半導体論理回路にあっては、単に、出力段のトラ
ンジスタサイズを拡大するだけであったため、駆動能力
と高速性の改善効果はあるものの、省電力性の点で不十
分であり、改善すべき技術課題があった。すなわち、Ｃ
ＭＯＳインバータゲートは、一般に、入力信号の電位が
ＨレベルやＬレベルにある限り、ｐＭＯＳ又はｎＭＯＳ
の何れか一方しかオンしないため、負荷容量ＣL の充放
電のみに電力が費やされ、きわめて低電力であるが、入
力信号の電位がほぼＶCC／２レベル付近（但し、ＶSS＝
０Ｖ）にあるときは、ｐＭＯＳとｎＭＯＳが共にオンと
なって、ＶCC→ＶSS間にいわゆる貫通電流（図１４の電
流ｉｃ参照）が流れるので、単にｐＭＯＳとｎＭＯＳの
サイズを拡大しただけでは、その拡大分に対応して貫通
電流ｉｃも増えるから、結局、電力消費の増大を阻止で
きないという欠点がある。
【０００６】そこで、本発明は、電力消費を抑えつつ、
より大きな駆動能力と高速性の達成を図ることを目的と
する。
より大きな駆動能力と高速性の達成を図ることを目的と
する。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、その原理構成を図１に示すように、高電位側電源線
１と出力端子２との間に介装された第１のスイッチ手段
３と、前記出力端子２と低電位側電源線４との間に介装
された第２のスイッチ手段５と、入力信号Ｖinと同一又
は逆の論理を有する第１及び第２の論理信号Ｓａ、Ｓｂ
を発生する論理信号発生手段６と、前記出力端子２の論
理確定を検出し、該確定論理に対応した論理状態を有す
る検出信号Ｓｃを発生する検出信号発生手段７と、第１
の論理信号Ｓａが一の論理状態にあるときで、且つ、前
記検出信号Ｓｃの論理状態が出力端子２における高電位
側相当の論理状態に対応していないとき、前記第１のス
イッチ手段３をオン側に制御する第１の制御手段８と、
第２の論理信号Ｓｂが他の論理状態にあるときで、且
つ、前記検出信号Ｓｃの論理状態が出力端子２における
低電位側相当の論理状態に対応していないとき、前記第
２のスイッチ手段５をオン側に制御する第２の制御手段
９と、を備えたことを特徴とする。
は、その原理構成を図１に示すように、高電位側電源線
１と出力端子２との間に介装された第１のスイッチ手段
３と、前記出力端子２と低電位側電源線４との間に介装
された第２のスイッチ手段５と、入力信号Ｖinと同一又
は逆の論理を有する第１及び第２の論理信号Ｓａ、Ｓｂ
を発生する論理信号発生手段６と、前記出力端子２の論
理確定を検出し、該確定論理に対応した論理状態を有す
る検出信号Ｓｃを発生する検出信号発生手段７と、第１
の論理信号Ｓａが一の論理状態にあるときで、且つ、前
記検出信号Ｓｃの論理状態が出力端子２における高電位
側相当の論理状態に対応していないとき、前記第１のス
イッチ手段３をオン側に制御する第１の制御手段８と、
第２の論理信号Ｓｂが他の論理状態にあるときで、且
つ、前記検出信号Ｓｃの論理状態が出力端子２における
低電位側相当の論理状態に対応していないとき、前記第
２のスイッチ手段５をオン側に制御する第２の制御手段
９と、を備えたことを特徴とする。
【０００８】請求項２に記載の発明は、その原理構成を
図２に示すように、高電位側電源線１１と出力端子１２
との間に介装された第１のスイッチ手段１３と、前記出
力端子１２と低電位側電源線１４との間に介装された第
２のスイッチ手段１５と、前記第１のスイッチ手段１３
よりもオン抵抗が大きく、且つ、前記第１のスイッチ手
段１３に並列接続された第３のスイッチ手段１６と、前
記第２のスイッチ手段１５よりもオン抵抗が大きく、且
つ、前記第２のスイッチ手段１５に並列接続された第４
のスイッチ手段１７と、入力信号Ｖinと同一又は逆の論
理を有する第１及び第２の論理信号Ｓａ、Ｓｂを発生す
る論理信号発生手段１８と、前記出力端子１２の論理確
定を検出し、該確定論理に対応した論理状態を有する検
出信号Ｓｃを発生する検出信号発生手段１９と、第１の
論理信号Ｓａが一の論理状態にあるときで、且つ、前記
検出信号Ｓｃの論理状態が出力端子１２における高電位
側相当の論理状態に対応していないとき、前記第１のス
イッチ手段１３をオン側に制御する一方、第１の論理信
号Ｓａが一の論理状態にあるときで、且つ、前記検出信
号Ｓｃの論理状態が出力端子１２における高電位側相当
の論理状態に対応しているとき、前記第３のスイッチ手
段１６をオン側に制御する第１の制御手段２０と、第２
の論理信号Ｓｂが他の論理状態にあるときで、且つ、前
記検出信号Ｓｂの論理状態が出力端子１２における低電
位側相当の論理状態に対応していないとき、前記第２の
スイッチ手段１５をオン側に制御する一方、第２の論理
信号Ｓｂが他の論理状態にあるときで、且つ、前記検出
信号Ｓｃの論理状態が出力端子１２における低電位側相
当の論理状態に対応しているとき、前記第４のスイッチ
手段１７をオン側に制御する第２の制御手段２１と、を
備えたことを特徴とする。
図２に示すように、高電位側電源線１１と出力端子１２
との間に介装された第１のスイッチ手段１３と、前記出
力端子１２と低電位側電源線１４との間に介装された第
２のスイッチ手段１５と、前記第１のスイッチ手段１３
よりもオン抵抗が大きく、且つ、前記第１のスイッチ手
段１３に並列接続された第３のスイッチ手段１６と、前
記第２のスイッチ手段１５よりもオン抵抗が大きく、且
つ、前記第２のスイッチ手段１５に並列接続された第４
のスイッチ手段１７と、入力信号Ｖinと同一又は逆の論
理を有する第１及び第２の論理信号Ｓａ、Ｓｂを発生す
る論理信号発生手段１８と、前記出力端子１２の論理確
定を検出し、該確定論理に対応した論理状態を有する検
出信号Ｓｃを発生する検出信号発生手段１９と、第１の
論理信号Ｓａが一の論理状態にあるときで、且つ、前記
検出信号Ｓｃの論理状態が出力端子１２における高電位
側相当の論理状態に対応していないとき、前記第１のス
イッチ手段１３をオン側に制御する一方、第１の論理信
号Ｓａが一の論理状態にあるときで、且つ、前記検出信
号Ｓｃの論理状態が出力端子１２における高電位側相当
の論理状態に対応しているとき、前記第３のスイッチ手
段１６をオン側に制御する第１の制御手段２０と、第２
の論理信号Ｓｂが他の論理状態にあるときで、且つ、前
記検出信号Ｓｂの論理状態が出力端子１２における低電
位側相当の論理状態に対応していないとき、前記第２の
スイッチ手段１５をオン側に制御する一方、第２の論理
信号Ｓｂが他の論理状態にあるときで、且つ、前記検出
信号Ｓｃの論理状態が出力端子１２における低電位側相
当の論理状態に対応しているとき、前記第４のスイッチ
手段１７をオン側に制御する第２の制御手段２１と、を
備えたことを特徴とする。
【０００９】請求項３に記載の発明は、請求項１又は請
求項２に記載の発明において、前記第１の論理信号Ｓａ
と第２の論理信号Ｓｂを逆相にしたことを特徴とする。
請求項４に記載の発明は、所定の重負荷領域では前記請
求項１、２又は３に記載の半導体論理回路を使用し、所
定の軽負荷領域ではＣＭＯＳ構成の論理回路を使用し、
該軽負荷領域と重負荷領域の領域境界をＣＭＯＳ構成の
論理回路及び前記請求項１、２又は３に記載の半導体論
理回路の負荷特性に基づいて決定することを特徴とす
る。
求項２に記載の発明において、前記第１の論理信号Ｓａ
と第２の論理信号Ｓｂを逆相にしたことを特徴とする。
請求項４に記載の発明は、所定の重負荷領域では前記請
求項１、２又は３に記載の半導体論理回路を使用し、所
定の軽負荷領域ではＣＭＯＳ構成の論理回路を使用し、
該軽負荷領域と重負荷領域の領域境界をＣＭＯＳ構成の
論理回路及び前記請求項１、２又は３に記載の半導体論
理回路の負荷特性に基づいて決定することを特徴とす
る。
【００１０】
【作用】請求項１に記載の発明では、第１の論理信号Ｓ
ａの論理状態が一の論理状態（例えば低電位側相当の論
理状態；以下「Ｌレベル」）に変化すると、第１のスイ
ッチ手段３がオンとなって、高電位側電源線１と出力端
子２の間が接続され、これにより、出力端子２につなが
る負荷容量が高電位側電源線１の電圧に向けて充電され
る。そして、出力端子２の電位（負荷容量の充電電位）
が上昇して高電位側相当の論理状態（以下「Ｈレベ
ル」）が確定すると、第１のスイッチ手段３がオフとな
って、高電位側電源線１と出力端子２の間の接続が解除
される。
ａの論理状態が一の論理状態（例えば低電位側相当の論
理状態；以下「Ｌレベル」）に変化すると、第１のスイ
ッチ手段３がオンとなって、高電位側電源線１と出力端
子２の間が接続され、これにより、出力端子２につなが
る負荷容量が高電位側電源線１の電圧に向けて充電され
る。そして、出力端子２の電位（負荷容量の充電電位）
が上昇して高電位側相当の論理状態（以下「Ｈレベ
ル」）が確定すると、第１のスイッチ手段３がオフとな
って、高電位側電源線１と出力端子２の間の接続が解除
される。
【００１１】又は、第２の論理信号Ｓｂの論理状態が他
の論理状態（Ｈレベル）に変化すると、第２のスイッチ
手段５がオンとなって、低電位側電源線４と出力端子２
の間が接続され、これにより、出力端子２につながる負
荷容量が低電位側電源線４の電圧に向けて放電される。
そして、出力端子２の電位（負荷容量の充電電位）が下
降して低電位側相当の論理状態（Ｌレベル）が確定する
と、第２のスイッチ手段５がオフとなって、低電位側電
源線４と出力端子２の間の接続が解除される。
の論理状態（Ｈレベル）に変化すると、第２のスイッチ
手段５がオンとなって、低電位側電源線４と出力端子２
の間が接続され、これにより、出力端子２につながる負
荷容量が低電位側電源線４の電圧に向けて放電される。
そして、出力端子２の電位（負荷容量の充電電位）が下
降して低電位側相当の論理状態（Ｌレベル）が確定する
と、第２のスイッチ手段５がオフとなって、低電位側電
源線４と出力端子２の間の接続が解除される。
【００１２】したがって、第１のスイッチ３及び第２の
スイッチ５は、出力端子２の論理確定までの間しか限定
的にオンせず、それ以外の期間ではオフ状態を持続する
から、第１のスイッチ手段３と第２のスイッチ手段５が
共にオンとなる期間は存在しなくなり、その結果、貫通
電流（図１４のｉｃ参照）が全く流れなくなるので、第
１のスイッチ手段３及び第２のスイッチ手段５の電流容
量を大きく（例えば、これらのスイッチ手段をＣＭＯＳ
で構成し、そのＣＭＯＳトランジスタのサイズを拡大）
しても、電力消費が増えるといった不都合を招くことは
ない。
スイッチ５は、出力端子２の論理確定までの間しか限定
的にオンせず、それ以外の期間ではオフ状態を持続する
から、第１のスイッチ手段３と第２のスイッチ手段５が
共にオンとなる期間は存在しなくなり、その結果、貫通
電流（図１４のｉｃ参照）が全く流れなくなるので、第
１のスイッチ手段３及び第２のスイッチ手段５の電流容
量を大きく（例えば、これらのスイッチ手段をＣＭＯＳ
で構成し、そのＣＭＯＳトランジスタのサイズを拡大）
しても、電力消費が増えるといった不都合を招くことは
ない。
【００１３】請求項２に記載の発明では、上記請求項１
に記載の発明の作用に加え、以下のような格別な作用が
得られる。すなわち、第１のスイッチ手段１３がオンか
らオフに変化すると、この第１のスイッチ手段１３に並
列接続された第３のスイッチ手段１６がオンし、又は、
第２のスイッチ手段１５がオンからオフに変化すると、
この第２のスイッチ手段１５に並列接続された第４のス
イッチ手段１７がオンする。
に記載の発明の作用に加え、以下のような格別な作用が
得られる。すなわち、第１のスイッチ手段１３がオンか
らオフに変化すると、この第１のスイッチ手段１３に並
列接続された第３のスイッチ手段１６がオンし、又は、
第２のスイッチ手段１５がオンからオフに変化すると、
この第２のスイッチ手段１５に並列接続された第４のス
イッチ手段１７がオンする。
【００１４】したがって、出力端子１２の論理確定後
も、第３のスイッチ手段１６又は第４のスイッチ手段１
７を介して、継続的に負荷容量の充放電が行われるか
ら、駆動能力の向上が図られる。ここで、第１のスイッ
チ手段１３又は第２のスイッチ手段１５のオン過渡期に
は、第３又は第４のスイッチ手段１６、１７を通して貫
通電流が流れるが、これら第３又は第４のスイッチ手段
１６、１７のオン抵抗が第１又は第２のスイッチ手段１
３、１５のオン抵抗よりも高めに設定されているため、
貫通電流が低減され、電力消費の増大が抑えられる。
も、第３のスイッチ手段１６又は第４のスイッチ手段１
７を介して、継続的に負荷容量の充放電が行われるか
ら、駆動能力の向上が図られる。ここで、第１のスイッ
チ手段１３又は第２のスイッチ手段１５のオン過渡期に
は、第３又は第４のスイッチ手段１６、１７を通して貫
通電流が流れるが、これら第３又は第４のスイッチ手段
１６、１７のオン抵抗が第１又は第２のスイッチ手段１
３、１５のオン抵抗よりも高めに設定されているため、
貫通電流が低減され、電力消費の増大が抑えられる。
【００１５】請求項３に記載の発明では、第１の論理信
号Ｓａが一の論理状態にあるとき、第２の論理信号Ｓｂ
は必ず他の論理状態にあり、又は、第１の論理信号Ｓａ
が他の論理状態にあるとき、第２の論理信号Ｓｂは必ず
一の論理状態にあるから、第１及び第２のスイッチ手段
（又は第１〜第４のスイッチ手段）に、例えば、同一導
電型のＭＯＳトランジスタを使用できる。
号Ｓａが一の論理状態にあるとき、第２の論理信号Ｓｂ
は必ず他の論理状態にあり、又は、第１の論理信号Ｓａ
が他の論理状態にあるとき、第２の論理信号Ｓｂは必ず
一の論理状態にあるから、第１及び第２のスイッチ手段
（又は第１〜第４のスイッチ手段）に、例えば、同一導
電型のＭＯＳトランジスタを使用できる。
【００１６】請求項４に記載の発明では、ＣＭＯＳ構成
の論理回路と請求項１、２又は３に記載の半導体論理回
路とがそれぞれファンアウト（fan out ）の面で優位と
なる領域で使用される。このため、何れか一方の論理回
路だけを使用した場合に比べてトータルの伝搬遅延時間
を短縮化でき、より一層の高速化が図られる。
の論理回路と請求項１、２又は３に記載の半導体論理回
路とがそれぞれファンアウト（fan out ）の面で優位と
なる領域で使用される。このため、何れか一方の論理回
路だけを使用した場合に比べてトータルの伝搬遅延時間
を短縮化でき、より一層の高速化が図られる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 ＜第１実施例＞図３は本発明に係る半導体論理回路の一
実施例を示す図であり、入力信号Ｖinと同相の信号Ｖ
out を出力するバッファ回路への適用例である。
する。 ＜第１実施例＞図３は本発明に係る半導体論理回路の一
実施例を示す図であり、入力信号Ｖinと同相の信号Ｖ
out を出力するバッファ回路への適用例である。
【００１８】図３おいて、４０、４１は高電位側電源Ｖ
CC（例えばＶCC＝＋５Ｖ）の電源線（以下「高電位側電
源線」という）、４２、４３は低電位側電源ＶSS（例え
ばＶ SS＝０Ｖ）の電源線（以下「低電位側電源線」とい
う）、４４は図外の負荷容量につながる出力端子として
の出力ノードである。高電位側電源線４０と出力ノード
４４との間には、ｐＭＯＳ４５が介装されており、この
ｐＭＯＳ４５は、ゲートにＬレベルが加えられたときに
オンし、高電位側電源線４０と出力ノード４４との間を
ほぼ０Ωに近い微小なオン抵抗で接続するもので、発明
の要旨に記載の第１のスイッチ手段に相当するものであ
る。
CC（例えばＶCC＝＋５Ｖ）の電源線（以下「高電位側電
源線」という）、４２、４３は低電位側電源ＶSS（例え
ばＶ SS＝０Ｖ）の電源線（以下「低電位側電源線」とい
う）、４４は図外の負荷容量につながる出力端子として
の出力ノードである。高電位側電源線４０と出力ノード
４４との間には、ｐＭＯＳ４５が介装されており、この
ｐＭＯＳ４５は、ゲートにＬレベルが加えられたときに
オンし、高電位側電源線４０と出力ノード４４との間を
ほぼ０Ωに近い微小なオン抵抗で接続するもので、発明
の要旨に記載の第１のスイッチ手段に相当するものであ
る。
【００１９】低電位側電源線４２と出力ノード４４との
間には、ｎＭＯＳ４６が介装されており、このｎＭＯＳ
４６は、ゲートにＨレベルが加えられたときにオンし、
低電位側電源線４２と出力ノード４４との間をほぼ０Ω
に近い微小なオン抵抗で接続するもので、発明の要旨に
記載の第２のスイッチ手段に相当するものである。な
お、本実施例では、第１及び第２のスイッチ手段を異導
電型のＭＯＳトランジスタ（すなわちＣＭＯＳ）で実現
しているが、これに限るものではなく、同一導電型のＭ
ＯＳトランジスタで実現してもよい。但し、この場合
は、後述する第１の論理信号Ｓａと第２の論理信号Ｓｂ
を逆相にする必要がある。
間には、ｎＭＯＳ４６が介装されており、このｎＭＯＳ
４６は、ゲートにＨレベルが加えられたときにオンし、
低電位側電源線４２と出力ノード４４との間をほぼ０Ω
に近い微小なオン抵抗で接続するもので、発明の要旨に
記載の第２のスイッチ手段に相当するものである。な
お、本実施例では、第１及び第２のスイッチ手段を異導
電型のＭＯＳトランジスタ（すなわちＣＭＯＳ）で実現
しているが、これに限るものではなく、同一導電型のＭ
ＯＳトランジスタで実現してもよい。但し、この場合
は、後述する第１の論理信号Ｓａと第２の論理信号Ｓｂ
を逆相にする必要がある。
【００２０】４７はｐＭＯＳ４７ａ及びｎＭＯＳ４７ｂ
からなるインバータゲート（以下「第１の論理部」と言
う）、４８はｐＭＯＳ４８ａ及びｎＭＯＳ４８ｂからな
るインバータゲート（以下「第２の論理部」と言う）で
あり、第１及び第２の論理部４７、４８は、入力信号Ｖ
inの論理を反転した第１の論理信号Ｓａと第２の論理信
号Ｓｂをそれぞれ出力するもので、発明の要旨に記載の
論理信号発生手段として機能するものである。
からなるインバータゲート（以下「第１の論理部」と言
う）、４８はｐＭＯＳ４８ａ及びｎＭＯＳ４８ｂからな
るインバータゲート（以下「第２の論理部」と言う）で
あり、第１及び第２の論理部４７、４８は、入力信号Ｖ
inの論理を反転した第１の論理信号Ｓａと第２の論理信
号Ｓｂをそれぞれ出力するもので、発明の要旨に記載の
論理信号発生手段として機能するものである。
【００２１】第１の論理信号ＳａはｐＭＯＳ４５のゲー
トに与えられるが、このｐＭＯＳ４５のゲートは、所定
の条件でオンするｐＭＯＳ４９を介して高電位側電源Ｖ
CCにプルアップされるようになっている。また、第２の
論理信号ＳｂはｎＭＯＳ４６のゲートに与えられるが、
このｎＭＯＳ４６のゲートは、所定の条件でオンするｎ
ＭＯＳ５０を介して低電位側電源ＶSSにプルダウンされ
るようになっている。
トに与えられるが、このｐＭＯＳ４５のゲートは、所定
の条件でオンするｐＭＯＳ４９を介して高電位側電源Ｖ
CCにプルアップされるようになっている。また、第２の
論理信号ＳｂはｎＭＯＳ４６のゲートに与えられるが、
このｎＭＯＳ４６のゲートは、所定の条件でオンするｎ
ＭＯＳ５０を介して低電位側電源ＶSSにプルダウンされ
るようになっている。
【００２２】５１はインバータゲートであり、このイン
バータゲート５１は、所定のしきい値と出力ノード４４
の電位とを比較して該出力ノード４４の論理確定（すな
わちＶout の論理確定）を検出し、その確定論理に対応
した論理状態（ここでは逆相の論理状態）を有する検出
信号Ｓｃを出力するもので、発明の要旨に記載の検出信
号発生手段を具体化したものである。なお、ここではイ
ンバータゲート５１を用いているが、これに限るもので
ない。要するに、所定の基準レベルとの比較動作でＶ
out の論理確定を判定でき、且つ、その判定結果を表示
する２値論理信号（Ｓｃ）を出力できる回路構成であれ
ばよい。また、ここでは、検出信号Ｓｃの論理をＶout
に対して逆相としているが、これは、ｐＭＯＳ４９やｎ
ＭＯＳ５０の導電型に合わせたからで、ｐＭＯＳ４９と
ｎＭＯＳ５０を逆に（ｐＭＯＳ４９をｎＭＯＳに、ｎＭ
ＯＳ５０をｐＭＯＳに）した場合には、検出信号Ｓｃの
論理を、Ｖout に対して同相にする必要があり、例えば
インバータ５１を偶数段接続にする必要がある。
バータゲート５１は、所定のしきい値と出力ノード４４
の電位とを比較して該出力ノード４４の論理確定（すな
わちＶout の論理確定）を検出し、その確定論理に対応
した論理状態（ここでは逆相の論理状態）を有する検出
信号Ｓｃを出力するもので、発明の要旨に記載の検出信
号発生手段を具体化したものである。なお、ここではイ
ンバータゲート５１を用いているが、これに限るもので
ない。要するに、所定の基準レベルとの比較動作でＶ
out の論理確定を判定でき、且つ、その判定結果を表示
する２値論理信号（Ｓｃ）を出力できる回路構成であれ
ばよい。また、ここでは、検出信号Ｓｃの論理をＶout
に対して逆相としているが、これは、ｐＭＯＳ４９やｎ
ＭＯＳ５０の導電型に合わせたからで、ｐＭＯＳ４９と
ｎＭＯＳ５０を逆に（ｐＭＯＳ４９をｎＭＯＳに、ｎＭ
ＯＳ５０をｐＭＯＳに）した場合には、検出信号Ｓｃの
論理を、Ｖout に対して同相にする必要があり、例えば
インバータ５１を偶数段接続にする必要がある。
【００２３】５２は検出信号ＳｃがＨレベルのときにオ
ンとなって第１の論理部４７の動作を許容するｎＭＯ
Ｓ、５３は検出信号ＳｃがＬレベルのときにオンとなっ
て第２の論理部４８の動作を許容するｐＭＯＳである。
ｎＭＯＳ５２は、出力ノード４４の論理状態がＬレベル
のとき、言い替えれば、高電位側相当の論理状態でない
ときに、第１の論理部４７の動作を許容し、第１の論理
部４７はその動作許容時に、入力信号ＶinがＨレベルで
あれば、第１の論理信号ＳａをＬレベルにしてｐＭＯＳ
（第１のスイッチ手段）４５をオンにするから、これら
のｎＭＯＳ４７及び第１の論理部４７は、一体として、
発明の要旨に記載の第１の制御手段を具現化している。
ンとなって第１の論理部４７の動作を許容するｎＭＯ
Ｓ、５３は検出信号ＳｃがＬレベルのときにオンとなっ
て第２の論理部４８の動作を許容するｐＭＯＳである。
ｎＭＯＳ５２は、出力ノード４４の論理状態がＬレベル
のとき、言い替えれば、高電位側相当の論理状態でない
ときに、第１の論理部４７の動作を許容し、第１の論理
部４７はその動作許容時に、入力信号ＶinがＨレベルで
あれば、第１の論理信号ＳａをＬレベルにしてｐＭＯＳ
（第１のスイッチ手段）４５をオンにするから、これら
のｎＭＯＳ４７及び第１の論理部４７は、一体として、
発明の要旨に記載の第１の制御手段を具現化している。
【００２４】また、ｐＭＯＳ５３は、出力ノード４４の
論理状態がＨレベルのとき、言い替えれば、低電位側相
当の論理状態でないときに、第２の論理部４８の動作を
許容し、第２の論理部４８はその動作許容時に、入力信
号ＶinがＬレベルであれば、第２の論理信号ＳｂをＨレ
ベルにしてｎＭＯＳ（第２のスイッチ手段）４６をオン
にするから、これらのｐＭＯＳ５３及び第２の論理部４
８は、一体として、発明の要旨に記載の第２の制御手段
を具現化している。
論理状態がＨレベルのとき、言い替えれば、低電位側相
当の論理状態でないときに、第２の論理部４８の動作を
許容し、第２の論理部４８はその動作許容時に、入力信
号ＶinがＬレベルであれば、第２の論理信号ＳｂをＨレ
ベルにしてｎＭＯＳ（第２のスイッチ手段）４６をオン
にするから、これらのｐＭＯＳ５３及び第２の論理部４
８は、一体として、発明の要旨に記載の第２の制御手段
を具現化している。
【００２５】なお、ｎＭＯＳ５２やｐＭＯＳ５３の導電
型及び接続位置は、検出信号ＳｃとＶout が逆相の場合
の例である。同相の場合には、ｎＭＯＳ５２をｐ導電型
（すなわちｐＭＯＳ）に、ｐＭＯＳ５３をｎ導電型（す
なわちｎＭＯＳ）にすると共に、それぞれの接続位置を
入れ替える（具体的には第１の論理部４７と高電位側電
源線４０の間にｐＭＯＳを、また、第２の論理部４８と
低電位電源線４２の間にｎＭＯＳを入れる）必要があ
る。
型及び接続位置は、検出信号ＳｃとＶout が逆相の場合
の例である。同相の場合には、ｎＭＯＳ５２をｐ導電型
（すなわちｐＭＯＳ）に、ｐＭＯＳ５３をｎ導電型（す
なわちｎＭＯＳ）にすると共に、それぞれの接続位置を
入れ替える（具体的には第１の論理部４７と高電位側電
源線４０の間にｐＭＯＳを、また、第２の論理部４８と
低電位電源線４２の間にｎＭＯＳを入れる）必要があ
る。
【００２６】なお、５４はｐＭＯＳ４５に並列接続され
た第３のスイッチ手段としてのｐＭＯＳ、５５はｎＭＯ
Ｓ４６に並列接続された第４のスイッチ手段としてのｎ
ＭＯＳであり、ｐＭＯＳ５４のオン抵抗はｐＭＯＳ４５
のオン抵抗よりも高く、また、ｎＭＯＳ５５のオン抵抗
はｎＭＯＳ４６のオン抵抗よりも高くなるように例えば
サイズが調節されている。
た第３のスイッチ手段としてのｐＭＯＳ、５５はｎＭＯ
Ｓ４６に並列接続された第４のスイッチ手段としてのｎ
ＭＯＳであり、ｐＭＯＳ５４のオン抵抗はｐＭＯＳ４５
のオン抵抗よりも高く、また、ｎＭＯＳ５５のオン抵抗
はｎＭＯＳ４６のオン抵抗よりも高くなるように例えば
サイズが調節されている。
【００２７】このような構成において、今、Ｖout が、
例えばＬレベルで安定しているとすると、インバータゲ
ート５１の出力、すなわち検出信号ＳｃはＨレベルで安
定している。したがって、このＳｃにより、ｎＭＯＳ５
２、ｎＭＯＳ５０及びｎＭＯＳ５５がオンしている。こ
のため、ｎＭＯＳ４６のゲートがｎＭＯＳ５０を介して
ＶSSにプルダウン（第２の論理信号ＳｂがＬレベルに固
定）され、ｎＭＯＳ４６は完全なオフ状態にある。
例えばＬレベルで安定しているとすると、インバータゲ
ート５１の出力、すなわち検出信号ＳｃはＨレベルで安
定している。したがって、このＳｃにより、ｎＭＯＳ５
２、ｎＭＯＳ５０及びｎＭＯＳ５５がオンしている。こ
のため、ｎＭＯＳ４６のゲートがｎＭＯＳ５０を介して
ＶSSにプルダウン（第２の論理信号ＳｂがＬレベルに固
定）され、ｎＭＯＳ４６は完全なオフ状態にある。
【００２８】このとき、第１の論理部４７は、ｎＭＯＳ
５２によって動作を許容されており、この動作許容状態
で入力信号ＶinがＬレベルからＨレベルへと変化する
と、第１の論理信号Ｓａの論理状態がＨレベルからＬレ
ベルへと変化するから、結局、この第１の論理信号Ｓａ
のＬレベルへの変化に応答して、ｐＭＯＳ４５がターン
オンすることになる。
５２によって動作を許容されており、この動作許容状態
で入力信号ＶinがＬレベルからＨレベルへと変化する
と、第１の論理信号Ｓａの論理状態がＨレベルからＬレ
ベルへと変化するから、結局、この第１の論理信号Ｓａ
のＬレベルへの変化に応答して、ｐＭＯＳ４５がターン
オンすることになる。
【００２９】ｐＭＯＳ４５がターンオンすると、出力ノ
ード４４につながる負荷容量が高電位側電源ＶCCに向け
て充電され、出力ノード４４の電位が負荷容量やｐＭＯ
Ｓ４５のオン抵抗等から決まる時定数に従って徐々に上
昇を開始する。所定時間（上記の時定数に対応した時
間）の後、出力ノード４４の電位がインバータゲート５
１のしきい値を越えると、すなわち、出力ノード４４の
論理がＨレベルに確定すると、検出信号ＳｃがＨレベル
からＬレベルへと変化し、この変化に応答して、ｎＭＯ
Ｓ５２、ｎＭＯＳ５０及びｎＭＯＳ５５がターンオフす
ると共に、ほぼ同一のタイミングでｐＭＯＳ５３、ｐＭ
ＯＳ４９及びｐＭＯＳ５４がターンオンする。
ード４４につながる負荷容量が高電位側電源ＶCCに向け
て充電され、出力ノード４４の電位が負荷容量やｐＭＯ
Ｓ４５のオン抵抗等から決まる時定数に従って徐々に上
昇を開始する。所定時間（上記の時定数に対応した時
間）の後、出力ノード４４の電位がインバータゲート５
１のしきい値を越えると、すなわち、出力ノード４４の
論理がＨレベルに確定すると、検出信号ＳｃがＨレベル
からＬレベルへと変化し、この変化に応答して、ｎＭＯ
Ｓ５２、ｎＭＯＳ５０及びｎＭＯＳ５５がターンオフす
ると共に、ほぼ同一のタイミングでｐＭＯＳ５３、ｐＭ
ＯＳ４９及びｐＭＯＳ５４がターンオンする。
【００３０】そして、ｐＭＯＳ４５のゲートがｐＭＯＳ
４９を介してＶCCにプルアップ（第１の論理信号Ｓａが
Ｈレベルに固定）され、ｐＭＯＳ４５は直ちに完全なオ
フ状態へと変化し、負荷容量に対する充電路が遮断され
る。すなわち、ｐＭＯＳ４５は、入力信号ＶinのＬレベ
ルからＨレベルの変化に応答してターンオンし、検出信
号ＳｃのＬレベルからＨレベルへの変化（出力ノード４
４の論理確定）に応答してターンオフするから、そのタ
ーンオン期間を負荷容量の「充電」に必要な期間だけに
限定させることができる。
４９を介してＶCCにプルアップ（第１の論理信号Ｓａが
Ｈレベルに固定）され、ｐＭＯＳ４５は直ちに完全なオ
フ状態へと変化し、負荷容量に対する充電路が遮断され
る。すなわち、ｐＭＯＳ４５は、入力信号ＶinのＬレベ
ルからＨレベルの変化に応答してターンオンし、検出信
号ＳｃのＬレベルからＨレベルへの変化（出力ノード４
４の論理確定）に応答してターンオフするから、そのタ
ーンオン期間を負荷容量の「充電」に必要な期間だけに
限定させることができる。
【００３１】また、ｎＭＯＳ４６は、以上述べたｐＭＯ
Ｓ４５の動作とは逆に、入力信号Ｖ inのＨレベルからＬ
レベルの変化に応答してターンオンし、検出信号Ｓｃの
ＨレベルからＬレベルへの変化（出力ノード４４の論理
確定）に応答してターンオフするから、そのターンオン
期間を負荷容量の「放電」に必要な期間だけに限定させ
ることができる。
Ｓ４５の動作とは逆に、入力信号Ｖ inのＨレベルからＬ
レベルの変化に応答してターンオンし、検出信号Ｓｃの
ＨレベルからＬレベルへの変化（出力ノード４４の論理
確定）に応答してターンオフするから、そのターンオン
期間を負荷容量の「放電」に必要な期間だけに限定させ
ることができる。
【００３２】したがって、ｐＭＯＳ４５又はｎＭＯＳ４
６の一方がターンオンするときは、他方が必ずオフして
いるため、ｐＭＯＳ４５及びｎＭＯＳ４６に貫通電流が
流れず、ｐＭＯＳ４５やｎＭＯＳ４６のサイズ拡大によ
って負荷駆動能力及び動作速度の向上を図っても、電力
消費量が増えることはない。その結果、低電力で高い駆
動能力及び高速性の３者を兼ね備えた高性能な半導体論
理回路を提供できる。
６の一方がターンオンするときは、他方が必ずオフして
いるため、ｐＭＯＳ４５及びｎＭＯＳ４６に貫通電流が
流れず、ｐＭＯＳ４５やｎＭＯＳ４６のサイズ拡大によ
って負荷駆動能力及び動作速度の向上を図っても、電力
消費量が増えることはない。その結果、低電力で高い駆
動能力及び高速性の３者を兼ね備えた高性能な半導体論
理回路を提供できる。
【００３３】また、ｐＭＯＳ４５に並列接続したｐＭＯ
Ｓ５４と、ｎＭＯＳ４６に並列接続したｎＭＯＳ５５の
各ゲートに検出信号Ｓｃを印加すれば、ｐＭＯＳ４５の
ターンオフ後はｐＭＯＳ５４がターンオンし、又は、ｎ
ＭＯＳ４６のターンオフ後はｎＭＯＳ５５がターンオン
するから、ｐＭＯＳ４５又はｎＭＯＳ４６のターンオフ
後の負荷容量の充放電を、ｐＭＯＳ５４又はｎＭＯＳ５
５によって継続させることができ、駆動能力のより一層
の向上と出力電圧Ｖout の安定性向上を図ることができ
る。
Ｓ５４と、ｎＭＯＳ４６に並列接続したｎＭＯＳ５５の
各ゲートに検出信号Ｓｃを印加すれば、ｐＭＯＳ４５の
ターンオフ後はｐＭＯＳ５４がターンオンし、又は、ｎ
ＭＯＳ４６のターンオフ後はｎＭＯＳ５５がターンオン
するから、ｐＭＯＳ４５又はｎＭＯＳ４６のターンオフ
後の負荷容量の充放電を、ｐＭＯＳ５４又はｎＭＯＳ５
５によって継続させることができ、駆動能力のより一層
の向上と出力電圧Ｖout の安定性向上を図ることができ
る。
【００３４】但し、ｐＭＯＳ４５がターンオンするとき
には、ｎＭＯＳ５５がオンしており、又は、ｎＭＯＳ４
６がターンオンするときには、ｐＭＯＳ５４がオンして
いるため、ＶCC→ｐＭＯＳ４５→ｎＭＯＳ５５→Ｖ
SS（又はＶCC→ｐＭＯＳ５４→ｎＭＯＳ４６→ＶSS）の
経路で貫通電流が流れるが、ｐＭＯＳ５４のオン抵抗は
ｐＭＯＳ４５のオン抵抗よりも大きく、且つ、ｎＭＯＳ
５５のオン抵抗はｎＭＯＳ４６のオン抵抗よりも大きく
設定しているので、冒頭の従来例に比べて少ない貫通電
流で済み、電力消費量を抑えることができる。
には、ｎＭＯＳ５５がオンしており、又は、ｎＭＯＳ４
６がターンオンするときには、ｐＭＯＳ５４がオンして
いるため、ＶCC→ｐＭＯＳ４５→ｎＭＯＳ５５→Ｖ
SS（又はＶCC→ｐＭＯＳ５４→ｎＭＯＳ４６→ＶSS）の
経路で貫通電流が流れるが、ｐＭＯＳ５４のオン抵抗は
ｐＭＯＳ４５のオン抵抗よりも大きく、且つ、ｎＭＯＳ
５５のオン抵抗はｎＭＯＳ４６のオン抵抗よりも大きく
設定しているので、冒頭の従来例に比べて少ない貫通電
流で済み、電力消費量を抑えることができる。
【００３５】なお、本第１実施例では、バッファ回路へ
の適用例を示したが、本発明の適用範囲はこれに限るも
のではない。要は、１つの出力に作用する１つ又は複数
の入力を備える論理回路であれば全てに適用できる。以
下に、好ましい他の適用例を列挙するが、本第１実施例
と共通する回路要素には、同一の符号を付すと共にその
説明を省略する。
の適用例を示したが、本発明の適用範囲はこれに限るも
のではない。要は、１つの出力に作用する１つ又は複数
の入力を備える論理回路であれば全てに適用できる。以
下に、好ましい他の適用例を列挙するが、本第１実施例
と共通する回路要素には、同一の符号を付すと共にその
説明を省略する。
【００３６】＜第２実施例＞図４はＡＮＤ回路への適用
例であり、上記第１実施例との相違点は、入力信号がＶ
inａとＶinｂの２つである点、及び、第１の論理部と第
２の論理部の構成が異なる点にある。すなわち、第１の
論理部６０は、ｐＭＯＳ６２、ｎＭＯＳ６３及びｎＭＯ
Ｓ６４を直列に接続すると共に、ｐＭＯＳ６２と並列に
ｐＭＯＳ６５を接続し、さらに、ｐＭＯＳ６２及びｎＭ
ＯＳ６３のゲートに入力信号Ｖinｂを与え、且つ、ｎＭ
ＯＳ６４及びｐＭＯＳ６５のゲートに入力信号Ｖinａを
与えて構成する。
例であり、上記第１実施例との相違点は、入力信号がＶ
inａとＶinｂの２つである点、及び、第１の論理部と第
２の論理部の構成が異なる点にある。すなわち、第１の
論理部６０は、ｐＭＯＳ６２、ｎＭＯＳ６３及びｎＭＯ
Ｓ６４を直列に接続すると共に、ｐＭＯＳ６２と並列に
ｐＭＯＳ６５を接続し、さらに、ｐＭＯＳ６２及びｎＭ
ＯＳ６３のゲートに入力信号Ｖinｂを与え、且つ、ｎＭ
ＯＳ６４及びｐＭＯＳ６５のゲートに入力信号Ｖinａを
与えて構成する。
【００３７】また、第２の論理部６１は、ｐＭＯＳ６
６、ｎＭＯＳ６７及びｎＭＯＳ６８を直列に接続すると
共に、ｐＭＯＳ６６と並列にｐＭＯＳ６９を接続し、さ
らに、ｐＭＯＳ６６及びｎＭＯＳ６７のゲートに入力信
号Ｖinｂを与え、且つ、ｎＭＯＳ６８及びｐＭＯＳ６９
のゲートに入力信号Ｖinａを与えて構成する。このよう
な構成によれば、ｐＭＯＳ４５は、２つの入力信号Ｖin
ａ、Ｖinｂの双方のＬレベルからＨレベルの変化に応答
してターンオンし、検出信号ＳｃのＬレベルからＨレベ
ルへの変化（出力ノード４４の論理確定）に応答してタ
ーンオフするから、そのターンオン期間を負荷容量の
「充電」に必要な期間だけに限定させることができる。
６、ｎＭＯＳ６７及びｎＭＯＳ６８を直列に接続すると
共に、ｐＭＯＳ６６と並列にｐＭＯＳ６９を接続し、さ
らに、ｐＭＯＳ６６及びｎＭＯＳ６７のゲートに入力信
号Ｖinｂを与え、且つ、ｎＭＯＳ６８及びｐＭＯＳ６９
のゲートに入力信号Ｖinａを与えて構成する。このよう
な構成によれば、ｐＭＯＳ４５は、２つの入力信号Ｖin
ａ、Ｖinｂの双方のＬレベルからＨレベルの変化に応答
してターンオンし、検出信号ＳｃのＬレベルからＨレベ
ルへの変化（出力ノード４４の論理確定）に応答してタ
ーンオフするから、そのターンオン期間を負荷容量の
「充電」に必要な期間だけに限定させることができる。
【００３８】また、ｎＭＯＳ４６は、この逆に、２つの
入力信号Ｖinａ、Ｖinｂの何れか一方のＨレベルからＬ
レベルの変化に応答してターンオンし、検出信号Ｓｃの
ＨレベルからＬレベルへの変化（出力ノード４４の論理
確定）に応答してターンオフするから、そのターンオン
期間を負荷容量の「放電」に必要な期間だけに限定させ
ることができる。
入力信号Ｖinａ、Ｖinｂの何れか一方のＨレベルからＬ
レベルの変化に応答してターンオンし、検出信号Ｓｃの
ＨレベルからＬレベルへの変化（出力ノード４４の論理
確定）に応答してターンオフするから、そのターンオン
期間を負荷容量の「放電」に必要な期間だけに限定させ
ることができる。
【００３９】したがって、２つの入力信号Ｖinａ、Ｖin
ｂが共にＨレベルのときは、出力ノード４４の論理がＨ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＬレベルのときは、同出力ノード４４の論
理がＬレベルとなるから、全体でＡＮＤ論理を実現でき
る。 ＜第３実施例＞図５はＮＡＮＤ回路への適用例であり、
上記第２実施例との相違点は、第１及び第２の論理部６
０、６１の出力に、それぞれインバータゲート７０、７
１を入れた点にある。
ｂが共にＨレベルのときは、出力ノード４４の論理がＨ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＬレベルのときは、同出力ノード４４の論
理がＬレベルとなるから、全体でＡＮＤ論理を実現でき
る。 ＜第３実施例＞図５はＮＡＮＤ回路への適用例であり、
上記第２実施例との相違点は、第１及び第２の論理部６
０、６１の出力に、それぞれインバータゲート７０、７
１を入れた点にある。
【００４０】すなわち、インバータゲート７０は、ｐＭ
ＯＳ７２及びｎＭＯＳ７３を直列に接続すると共に、こ
れらのｐＭＯＳ７２及びｎＭＯＳ７３のゲートに第１の
論理部６０の出力を与えて構成する。また、インバータ
ゲート７１は、ｐＭＯＳ７４及びｎＭＯＳ７５を直列に
接続すると共に、これらのｐＭＯＳ７４及びｎＭＯＳ７
５のゲートに第２の論理部６１の出力を与えて構成す
る。インバータゲート７０の出力は第１の論理信号Ｓａ
となり、また、インバータゲート７１の出力は第２の論
理信号Ｓｂとなる。
ＯＳ７２及びｎＭＯＳ７３を直列に接続すると共に、こ
れらのｐＭＯＳ７２及びｎＭＯＳ７３のゲートに第１の
論理部６０の出力を与えて構成する。また、インバータ
ゲート７１は、ｐＭＯＳ７４及びｎＭＯＳ７５を直列に
接続すると共に、これらのｐＭＯＳ７４及びｎＭＯＳ７
５のゲートに第２の論理部６１の出力を与えて構成す
る。インバータゲート７０の出力は第１の論理信号Ｓａ
となり、また、インバータゲート７１の出力は第２の論
理信号Ｓｂとなる。
【００４１】このような構成によれば、ｐＭＯＳ４５
は、２つの入力信号Ｖinａ、Ｖinｂの何れか一方のＨレ
ベルからＬレベルの変化に応答してターンオンし、検出
信号ＳｃのＬレベルからＨレベルへの変化（出力ノード
４４の論理確定）に応答してターンオフするから、その
ターンオン期間を負荷容量の「充電」に必要な期間だけ
に限定させることができる。
は、２つの入力信号Ｖinａ、Ｖinｂの何れか一方のＨレ
ベルからＬレベルの変化に応答してターンオンし、検出
信号ＳｃのＬレベルからＨレベルへの変化（出力ノード
４４の論理確定）に応答してターンオフするから、その
ターンオン期間を負荷容量の「充電」に必要な期間だけ
に限定させることができる。
【００４２】また、ｎＭＯＳ４６は、この逆に、２つの
入力信号Ｖinａ、ＶinｂのＬレベルからＨレベルの変化
に応答してターンオンし、検出信号ＳｃのＨレベルから
Ｌレベルへの変化（出力ノード４４の論理確定）に応答
してターンオフするから、そのターンオン期間を負荷容
量の「放電」に必要な期間だけに限定させることができ
る。
入力信号Ｖinａ、ＶinｂのＬレベルからＨレベルの変化
に応答してターンオンし、検出信号ＳｃのＨレベルから
Ｌレベルへの変化（出力ノード４４の論理確定）に応答
してターンオフするから、そのターンオン期間を負荷容
量の「放電」に必要な期間だけに限定させることができ
る。
【００４３】したがって、２つの入力信号Ｖinａ、Ｖin
ｂが共にＨレベルのときは、出力ノード４４の論理がＬ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＬレベルのときは、同出力ノード４４の論
理がＨレベルとなるから、全体でＡＮＤ論理の否定、す
なわちＮＡＮＤ論理を実現できる。 ＜第４実施例＞図６はＯＲ回路への適用例であり、上記
第１実施例との相違点は、入力信号がＶinａとＶinｂの
２つである点、及び、第１の論理部と第２の論理部の構
成が異なる点にある。
ｂが共にＨレベルのときは、出力ノード４４の論理がＬ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＬレベルのときは、同出力ノード４４の論
理がＨレベルとなるから、全体でＡＮＤ論理の否定、す
なわちＮＡＮＤ論理を実現できる。 ＜第４実施例＞図６はＯＲ回路への適用例であり、上記
第１実施例との相違点は、入力信号がＶinａとＶinｂの
２つである点、及び、第１の論理部と第２の論理部の構
成が異なる点にある。
【００４４】すなわち、第１の論理部８０は、ｐＭＯＳ
８２、ｐＭＯＳ８３及びｎＭＯＳ８４を直列に接続する
と共に、ｎＭＯＳ８４と並列にｎＭＯＳ８５を接続し、
さらに、ｐＭＯＳ８３及びｎＭＯＳ８４のゲートに入力
信号Ｖinｂを与え、且つ、ｐＭＯＳ８３及びｎＭＯＳ８
５のゲートに入力信号Ｖinａを与えて構成する。また、
第２の論理部６１は、ｐＭＯＳ８６、ｐＭＯＳ８７及び
ｎＭＯＳ８８を直列に接続すると共に、ｎＭＯＳ８８と
並列にｎＭＯＳ８９を接続し、さらに、ｐＭＯＳ８７及
びｎＭＯＳ８８のゲートに入力信号Ｖinｂを与え、且
つ、ｐＭＯＳ８６及びｎＭＯＳ８９のゲートに入力信号
Ｖinａを与えて構成する。
８２、ｐＭＯＳ８３及びｎＭＯＳ８４を直列に接続する
と共に、ｎＭＯＳ８４と並列にｎＭＯＳ８５を接続し、
さらに、ｐＭＯＳ８３及びｎＭＯＳ８４のゲートに入力
信号Ｖinｂを与え、且つ、ｐＭＯＳ８３及びｎＭＯＳ８
５のゲートに入力信号Ｖinａを与えて構成する。また、
第２の論理部６１は、ｐＭＯＳ８６、ｐＭＯＳ８７及び
ｎＭＯＳ８８を直列に接続すると共に、ｎＭＯＳ８８と
並列にｎＭＯＳ８９を接続し、さらに、ｐＭＯＳ８７及
びｎＭＯＳ８８のゲートに入力信号Ｖinｂを与え、且
つ、ｐＭＯＳ８６及びｎＭＯＳ８９のゲートに入力信号
Ｖinａを与えて構成する。
【００４５】このような構成によれば、ｐＭＯＳ４５
は、２つの入力信号Ｖinａ、Ｖinｂの何れか一方のＬレ
ベルからＨレベルの変化に応答してターンオンし、検出
信号ＳｃのＬレベルからＨレベルへの変化（出力ノード
４４の論理確定）に応答してターンオフするから、その
ターンオン期間を負荷容量の「充電」に必要な期間にだ
け限定させることができる。
は、２つの入力信号Ｖinａ、Ｖinｂの何れか一方のＬレ
ベルからＨレベルの変化に応答してターンオンし、検出
信号ＳｃのＬレベルからＨレベルへの変化（出力ノード
４４の論理確定）に応答してターンオフするから、その
ターンオン期間を負荷容量の「充電」に必要な期間にだ
け限定させることができる。
【００４６】また、ｎＭＯＳ４６は、この逆に、２つの
入力信号Ｖinａ、Ｖinｂの双方のＨレベルからＬレベル
の変化に応答してターンオンし、検出信号ＳｃのＨレベ
ルからＬレベルへの変化（出力ノード４４の論理確定）
に応答してターンオフするから、そのターンオン期間を
負荷容量の「放電期間」に必要な期間だけに限定させる
ことができる。
入力信号Ｖinａ、Ｖinｂの双方のＨレベルからＬレベル
の変化に応答してターンオンし、検出信号ＳｃのＨレベ
ルからＬレベルへの変化（出力ノード４４の論理確定）
に応答してターンオフするから、そのターンオン期間を
負荷容量の「放電期間」に必要な期間だけに限定させる
ことができる。
【００４７】したがって、２つの入力信号Ｖinａ、Ｖin
ｂが共にＬレベルのときは、出力ノード４４の論理がＬ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＨレベルのときは、同出力ノード４４の論
理がＨレベルとなるから、全体でＯＲ論理を実現でき
る。 ＜第５実施例＞図７は上記第１実施例を改良して動作安
定性を向上した例であり、第１実施例との相違点は、入
力信号Ｖinと出力信号Ｖout （出力ノード４４の電位）
のＮＯＲ論理をとるＮＯＲ回路９０を備える点、入力信
号Ｖinと出力信号Ｖout のＮＡＮＤ論理をとるＮＡＮＤ
回路９１を備える点、ＮＯＲ回路９０の出力（便宜的に
符号Ｓｃａで表す）でｐＭＯＳ４９やｎＭＯＳ５２をオ
ン／オフ駆動する点、及び、ＮＡＮＤ回路９１の出力
（便宜的に符号Ｓｃｂで表す）でｎＭＯＳ５０やｐＭＯ
Ｓ５３をオン／オフ駆動する点にある。
ｂが共にＬレベルのときは、出力ノード４４の論理がＬ
レベルとなり、又は、２つの入力信号Ｖinａ、Ｖinｂの
何れか一方がＨレベルのときは、同出力ノード４４の論
理がＨレベルとなるから、全体でＯＲ論理を実現でき
る。 ＜第５実施例＞図７は上記第１実施例を改良して動作安
定性を向上した例であり、第１実施例との相違点は、入
力信号Ｖinと出力信号Ｖout （出力ノード４４の電位）
のＮＯＲ論理をとるＮＯＲ回路９０を備える点、入力信
号Ｖinと出力信号Ｖout のＮＡＮＤ論理をとるＮＡＮＤ
回路９１を備える点、ＮＯＲ回路９０の出力（便宜的に
符号Ｓｃａで表す）でｐＭＯＳ４９やｎＭＯＳ５２をオ
ン／オフ駆動する点、及び、ＮＡＮＤ回路９１の出力
（便宜的に符号Ｓｃｂで表す）でｎＭＯＳ５０やｐＭＯ
Ｓ５３をオン／オフ駆動する点にある。
【００４８】ｎＭＯＳ５２は、ＮＯＲ回路９０の出力Ｓ
ｃａがＨレベルとなったとき、すなわち、出力信号Ｖ
out と入力信号Ｖinが共にＬレベルのときにオンとなっ
て第１の論理部６０の動作を許容する。また、ｐＭＯＳ
５３は、ＮＡＮＤ回路９１の出力ＳｃｂがＬレベルとな
ったとき、すなわち、出力信号Ｖout と入力信号Ｖinが
共にＨレベルのときにオンとなって第２の論理部６１の
動作を許容する。
ｃａがＨレベルとなったとき、すなわち、出力信号Ｖ
out と入力信号Ｖinが共にＬレベルのときにオンとなっ
て第１の論理部６０の動作を許容する。また、ｐＭＯＳ
５３は、ＮＡＮＤ回路９１の出力ＳｃｂがＬレベルとな
ったとき、すなわち、出力信号Ｖout と入力信号Ｖinが
共にＨレベルのときにオンとなって第２の論理部６１の
動作を許容する。
【００４９】したがって、第１の論理部６０は、出力ノ
ード４４の論理状態と入力信号Ｖinの論理状態が共にＬ
レベルで確定していなければ動作が許容されないから、
また、第２の論理部６１は、出力ノード４４の論理状態
と入力信号Ｖinの論理状態が共にＨレベルで確定してい
なければ動作が許容されないから、上記第１実施例の不
具合、例えば、入力信号Ｖinの立ち上がりや立ち下がり
が緩やかな場合の動作不安定を回避できる。
ード４４の論理状態と入力信号Ｖinの論理状態が共にＬ
レベルで確定していなければ動作が許容されないから、
また、第２の論理部６１は、出力ノード４４の論理状態
と入力信号Ｖinの論理状態が共にＨレベルで確定してい
なければ動作が許容されないから、上記第１実施例の不
具合、例えば、入力信号Ｖinの立ち上がりや立ち下がり
が緩やかな場合の動作不安定を回避できる。
【００５０】上記第１実施例（図３参照）では、出力信
号Ｖout の論理確定だけを条件に、第１の論理部４７や
第２の論理部４８の動作を許容している。しかしなが
ら、入力信号Ｖinの立ち上がりや立ち下がりが緩やかな
場合には、入力信号ＶinがＬレベル又はＨレベルで安定
するまでの間、第１の論理部４７又は第２の論理部４８
から誤った論理の信号（第１の論理信号Ｓａ又は第２の
論理信号Ｓｂ）が出力されることがあり、この誤った論
理の信号（Ｓａ又はＳｂ）によって、ｐＭＯＳ４５又は
ｎＭＯＳ４６が不本意にターンオンすることがあった。
号Ｖout の論理確定だけを条件に、第１の論理部４７や
第２の論理部４８の動作を許容している。しかしなが
ら、入力信号Ｖinの立ち上がりや立ち下がりが緩やかな
場合には、入力信号ＶinがＬレベル又はＨレベルで安定
するまでの間、第１の論理部４７又は第２の論理部４８
から誤った論理の信号（第１の論理信号Ｓａ又は第２の
論理信号Ｓｂ）が出力されることがあり、この誤った論
理の信号（Ｓａ又はＳｂ）によって、ｐＭＯＳ４５又は
ｎＭＯＳ４６が不本意にターンオンすることがあった。
【００５１】これに対して、本第５実施例（図７参照）
では、出力信号Ｖout と共に入力信号Ｖinの論理確定も
動作許容の判断条件に加えたので、第１の論理部４７又
は第２の論理部４８の動作許容期間を適正化でき、第１
の論理信号Ｓａ又は第２の論理信号Ｓｂの誤論理を防止
して、ｐＭＯＳ４５又はｎＭＯＳ４６の不本意なターン
オンを回避できるという特有の効果が得られる。
では、出力信号Ｖout と共に入力信号Ｖinの論理確定も
動作許容の判断条件に加えたので、第１の論理部４７又
は第２の論理部４８の動作許容期間を適正化でき、第１
の論理信号Ｓａ又は第２の論理信号Ｓｂの誤論理を防止
して、ｐＭＯＳ４５又はｎＭＯＳ４６の不本意なターン
オンを回避できるという特有の効果が得られる。
【００５２】＜第６実施例＞図８及び図９は、上記第１
実施例の不具合を解消するための他の例である。図８に
おいて、１００は本第６実施例のポイントである安定化
部であり、この安定化部１００は、それぞれ入力信号Ｖ
inの論理反転信号Ｓ101 、Ｓ102 を生成する第１及び第
２のインバータゲート１０１、１０２と、信号Ｓ101 の
論理反転信号（すなわちＶinと同相の信号）Ｓ103 を生
成する第３のインバータゲート１０３と、信号Ｓ102 と
信号Ｓ103 のＮＡＮＤ論理をとるＮＡＮＤゲート１０４
と、ＮＡＮＤゲート１０４の出力から取り出された信号
Ｓ104 の論理反転信号Ｓ10 5 を生成する第４のインバー
タゲート１０５と、信号Ｓ105 がＬレベルのとき（言い
替えれば信号Ｓ104 がＬレベルのとき）にオンするｐＭ
ＯＳ１０６と、信号Ｓ104 がＨレベルのときにオンする
ｎＭＯＳ１０７と、これらのｐＭＯＳ１０６及びｎＭＯ
Ｓ１０７を介して高電位側電源線１０８と低電位電源線
１０９の間に接続された第５のインバータゲート１１０
と、第５のインバータゲート１１０の出力信号（便宜的
に符号Ｓｃ′で表す）をラッチするラッチ部１１１と、
を備えている。なお、１０１ａ、１０２ａ及び１１ａは
ｐＭＯＳ、１０１ｂ、１０２ｂ及び１１０ｂはｎＭＯ
Ｓ、１１２及び１１４は高電位側電源線、１１３及び１
１５は低電位側電源線である。
実施例の不具合を解消するための他の例である。図８に
おいて、１００は本第６実施例のポイントである安定化
部であり、この安定化部１００は、それぞれ入力信号Ｖ
inの論理反転信号Ｓ101 、Ｓ102 を生成する第１及び第
２のインバータゲート１０１、１０２と、信号Ｓ101 の
論理反転信号（すなわちＶinと同相の信号）Ｓ103 を生
成する第３のインバータゲート１０３と、信号Ｓ102 と
信号Ｓ103 のＮＡＮＤ論理をとるＮＡＮＤゲート１０４
と、ＮＡＮＤゲート１０４の出力から取り出された信号
Ｓ104 の論理反転信号Ｓ10 5 を生成する第４のインバー
タゲート１０５と、信号Ｓ105 がＬレベルのとき（言い
替えれば信号Ｓ104 がＬレベルのとき）にオンするｐＭ
ＯＳ１０６と、信号Ｓ104 がＨレベルのときにオンする
ｎＭＯＳ１０７と、これらのｐＭＯＳ１０６及びｎＭＯ
Ｓ１０７を介して高電位側電源線１０８と低電位電源線
１０９の間に接続された第５のインバータゲート１１０
と、第５のインバータゲート１１０の出力信号（便宜的
に符号Ｓｃ′で表す）をラッチするラッチ部１１１と、
を備えている。なお、１０１ａ、１０２ａ及び１１ａは
ｐＭＯＳ、１０１ｂ、１０２ｂ及び１１０ｂはｎＭＯ
Ｓ、１１２及び１１４は高電位側電源線、１１３及び１
１５は低電位側電源線である。
【００５３】このような構成によれば、第１のインバー
タゲート１０１と第２のインバータゲート１０２のしき
い値（入力スレッシュホルドレベル）に差をつけること
により、入力信号Ｖinの中間レベル付近におけるｐＭＯ
Ｓ４５の不本意なターンオンを回避することができる。
例えば、第１のインバータゲート１０１のしきい値Ｖ
th101 を通常（一般にＶ CC／２程度）よりも少し下げる
と共に、第２のインバータゲート１０２のしきい値Ｖ
th102 を通常よりも少し上げた場合を考える。すなわ
ち、Ｖth101 ＜Ｖth10 2 とする。なお、しきい値の上下
調節は、ｐＭＯＳとｎＭＯＳのサイズ比加減で行うこと
ができる。例えば、ｐＭＯＳ＜ｎＭＯＳにした場合には
しきい値ダウン（ＶSSに近づく）、ｐＭＯＳ＞ｎＭＯＳ
にした場合にはしきい値アップ（ＶCCに近づく）にな
る。
タゲート１０１と第２のインバータゲート１０２のしき
い値（入力スレッシュホルドレベル）に差をつけること
により、入力信号Ｖinの中間レベル付近におけるｐＭＯ
Ｓ４５の不本意なターンオンを回避することができる。
例えば、第１のインバータゲート１０１のしきい値Ｖ
th101 を通常（一般にＶ CC／２程度）よりも少し下げる
と共に、第２のインバータゲート１０２のしきい値Ｖ
th102 を通常よりも少し上げた場合を考える。すなわ
ち、Ｖth101 ＜Ｖth10 2 とする。なお、しきい値の上下
調節は、ｐＭＯＳとｎＭＯＳのサイズ比加減で行うこと
ができる。例えば、ｐＭＯＳ＜ｎＭＯＳにした場合には
しきい値ダウン（ＶSSに近づく）、ｐＭＯＳ＞ｎＭＯＳ
にした場合にはしきい値アップ（ＶCCに近づく）にな
る。
【００５４】今、入力信号ＶinがＨレベルからＬレベル
へと変化したとすると（図９参照）、入力信号Ｖinは、
その下降過程において、まず時点ｔ1 で高レベル側のＶ
th10 1 を横切り、次いで、時点ｔ2 で低レベル側のＶ
th102 を横切った後、最終的にＬレベルに落ち着く。し
たがって、時点ｔ1 で第２のインバータゲート１０２か
ら出力される信号Ｓ 102 が立ち上がり、次の時点ｔ2 で
第１のインバータゲート１０１から出力される信号Ｓ
101 が立ち上がることになる。
へと変化したとすると（図９参照）、入力信号Ｖinは、
その下降過程において、まず時点ｔ1 で高レベル側のＶ
th10 1 を横切り、次いで、時点ｔ2 で低レベル側のＶ
th102 を横切った後、最終的にＬレベルに落ち着く。し
たがって、時点ｔ1 で第２のインバータゲート１０２か
ら出力される信号Ｓ 102 が立ち上がり、次の時点ｔ2 で
第１のインバータゲート１０１から出力される信号Ｓ
101 が立ち上がることになる。
【００５５】その結果、ＮＡＮＤゲート１０４から出力
される信号Ｓ104 は、時点ｔ1 からｔ2 の間がＬレベル
となり、このＬレベル期間（ｔ1 →ｔ2 ）でｐＭＯＳ１
０６及びｎＭＯＳ１０７がオフとなるから、同Ｌレベル
の期間では、第５のインバータゲート１１０の動作が禁
止され、出力ノード４４の論理確定を検出するインバー
タゲート５１とラッチ部１１１との間の接続が遮断され
る。
される信号Ｓ104 は、時点ｔ1 からｔ2 の間がＬレベル
となり、このＬレベル期間（ｔ1 →ｔ2 ）でｐＭＯＳ１
０６及びｎＭＯＳ１０７がオフとなるから、同Ｌレベル
の期間では、第５のインバータゲート１１０の動作が禁
止され、出力ノード４４の論理確定を検出するインバー
タゲート５１とラッチ部１１１との間の接続が遮断され
る。
【００５６】このため、同Ｌレベルの期間においては、
第１の論理部４７又は第２の論理部４８の動作が同Ｌレ
ベルの期間以前の状態に保持され、入力信号Ｖinの中間
レベル付近におけるｐＭＯＳ４５の不本意なターンオン
を回避することができる。 ＜第７実施例＞図１０は、上記第６実施例の改良例であ
り、第６実施例との相違点は、ｐＭＯＳ５４とｎＭＯＳ
５５のゲートに与える信号をインバータゲート５１の出
力から直接取り出している点にある。
第１の論理部４７又は第２の論理部４８の動作が同Ｌレ
ベルの期間以前の状態に保持され、入力信号Ｖinの中間
レベル付近におけるｐＭＯＳ４５の不本意なターンオン
を回避することができる。 ＜第７実施例＞図１０は、上記第６実施例の改良例であ
り、第６実施例との相違点は、ｐＭＯＳ５４とｎＭＯＳ
５５のゲートに与える信号をインバータゲート５１の出
力から直接取り出している点にある。
【００５７】これによれば、第５のインバータゲート１
１０とラッチ部１１１の各ゲート遅延に相当する分だけ
早い信号（検出信号Ｓｃ）を用いてｐＭＯＳ５４又はｎ
ＭＯＳ５５をオン／オフすることができ、ｐＭＯＳ４５
（又はｎＭＯＳ４６）のターンオフ直後、速やかにｐＭ
ＯＳ５４（又はｎＭＯＳ５５）をターンオンすることが
できるので好ましい。
１０とラッチ部１１１の各ゲート遅延に相当する分だけ
早い信号（検出信号Ｓｃ）を用いてｐＭＯＳ５４又はｎ
ＭＯＳ５５をオン／オフすることができ、ｐＭＯＳ４５
（又はｎＭＯＳ４６）のターンオフ直後、速やかにｐＭ
ＯＳ５４（又はｎＭＯＳ５５）をターンオンすることが
できるので好ましい。
【００５８】＜第８実施例＞図１１は、前記第１実施例
〜第７実施例に適用して好ましい第８実施例の原理図で
ある。図１１において、２００はＣＭＯＳ構成の一般的
な論理回路（例えば図１４のインバータゲート３２参
照）、２０１は第１実施例〜第７実施例の何れかの半導
体論理回路である。以下、識別のために、論理回路２０
０を「既存論理回路」、半導体論理回路２０１を「新規
論理回路」と呼称する。本原理図の特徴とするところ
は、既存論理回路２００と新規論理回路２０１につなが
る負荷の大きさにある。
〜第７実施例に適用して好ましい第８実施例の原理図で
ある。図１１において、２００はＣＭＯＳ構成の一般的
な論理回路（例えば図１４のインバータゲート３２参
照）、２０１は第１実施例〜第７実施例の何れかの半導
体論理回路である。以下、識別のために、論理回路２０
０を「既存論理回路」、半導体論理回路２０１を「新規
論理回路」と呼称する。本原理図の特徴とするところ
は、既存論理回路２００と新規論理回路２０１につなが
る負荷の大きさにある。
【００５９】すなわち、Ｌ1 、Ｌ2 はそれぞれ短配線と
長配線を表しており、短配線Ｌ1 の容量ＣL1に対して長
配線Ｌ2 の容量ＣL2ははるかに大きい。既存論理回路２
００は短配線Ｌ1 の容量ＣL1を駆動し、新規論理回路２
０１は長配線Ｌ2 の容量ＣL2を駆動する。したがって、
既存論理回路２００は軽負荷（ＣL1）を駆動し、新規論
理回路２０１は重負荷（ＣL2）を駆動することとなる。
長配線を表しており、短配線Ｌ1 の容量ＣL1に対して長
配線Ｌ2 の容量ＣL2ははるかに大きい。既存論理回路２
００は短配線Ｌ1 の容量ＣL1を駆動し、新規論理回路２
０１は長配線Ｌ2 の容量ＣL2を駆動する。したがって、
既存論理回路２００は軽負荷（ＣL1）を駆動し、新規論
理回路２０１は重負荷（ＣL2）を駆動することとなる。
【００６０】このようにすると、以下に述べる理由か
ら、既存論理回路２００と新規論理回路２０１のトータ
ルの伝搬遅延時間を短縮化してより一層の高速化を図る
ことができる。図１２は、既存論理回路２００と新規論
理回路２０１の負荷特性（ファンアウト−伝搬遅延時間
特性）を示す図であり、特性線イは既存論理回路２００
のもの、特性線ロは新規論理回路２０１のものである。
ら、既存論理回路２００と新規論理回路２０１のトータ
ルの伝搬遅延時間を短縮化してより一層の高速化を図る
ことができる。図１２は、既存論理回路２００と新規論
理回路２０１の負荷特性（ファンアウト−伝搬遅延時間
特性）を示す図であり、特性線イは既存論理回路２００
のもの、特性線ロは新規論理回路２０１のものである。
【００６１】特性線イは、ファンアウト（出力容量／入
力容量）の増加に伴って伝搬遅延時間（ｔｐｄ）がほぼ
線形に増大している。この特性は、ＣＭＯＳ構成の一般
的な論理回路に見られる典型的なものである。これに対
して、特性線ロは、ファンアウトの増加に伴って伝搬遅
延時間が非線形に増大している。具体的には、両特性線
の交差する所定のファンアウト（図では「１０」）以下
の軽負荷領域（以下「領域Ａ」）では、特性線イよりも
伝搬遅延時間が大きく、且つ、同ファンアウト以上の重
負荷領域（以下「領域Ｂ」）では、特性線イよりも伝搬
遅延時間が小さくなるような特性になっている。
力容量）の増加に伴って伝搬遅延時間（ｔｐｄ）がほぼ
線形に増大している。この特性は、ＣＭＯＳ構成の一般
的な論理回路に見られる典型的なものである。これに対
して、特性線ロは、ファンアウトの増加に伴って伝搬遅
延時間が非線形に増大している。具体的には、両特性線
の交差する所定のファンアウト（図では「１０」）以下
の軽負荷領域（以下「領域Ａ」）では、特性線イよりも
伝搬遅延時間が大きく、且つ、同ファンアウト以上の重
負荷領域（以下「領域Ｂ」）では、特性線イよりも伝搬
遅延時間が小さくなるような特性になっている。
【００６２】特性線ロの優位性は重負荷領域の領域Ｂに
ある。すなわち、新規論理回路２０１は貫通電流を全く
流さないか又は流したとしてもその量を抑えることがで
きるため、出力トランジスタのサイズを拡大したりして
大きな駆動能力を容易に得ることができ、ファンアウト
が大きな場合（言い替えれば重負荷の場合）でも軽快に
負荷を駆動できるという優れたメリットがある。反面、
新規論理回路２０１は、その内部構成が既存論理回路２
００に比べて複雑なため、内部遅延の増加を否めず、し
たがって、ファンアウトの小さな軽負荷領域（領域Ａ）
では、むしろ既存論理回路２００の方が速度の点で優位
に立つ。
ある。すなわち、新規論理回路２０１は貫通電流を全く
流さないか又は流したとしてもその量を抑えることがで
きるため、出力トランジスタのサイズを拡大したりして
大きな駆動能力を容易に得ることができ、ファンアウト
が大きな場合（言い替えれば重負荷の場合）でも軽快に
負荷を駆動できるという優れたメリットがある。反面、
新規論理回路２０１は、その内部構成が既存論理回路２
００に比べて複雑なため、内部遅延の増加を否めず、し
たがって、ファンアウトの小さな軽負荷領域（領域Ａ）
では、むしろ既存論理回路２００の方が速度の点で優位
に立つ。
【００６３】ここで、入力「１」に対して出力「１２
５」を駆動する場合を考える。既存論理回路２００のみ
を用いたときは、論理回路１段当たりの負荷容量は約
「１１」（１２５の平方根）となる。図２において、ａ
はファンアウト「１１」の点の伝搬遅延時間であり、既
存論理回路２００のみを用いた場合のトータルの伝搬遅
延時間は、２×ａで与えられる（２は論理回路２００の
段数）。
５」を駆動する場合を考える。既存論理回路２００のみ
を用いたときは、論理回路１段当たりの負荷容量は約
「１１」（１２５の平方根）となる。図２において、ａ
はファンアウト「１１」の点の伝搬遅延時間であり、既
存論理回路２００のみを用いた場合のトータルの伝搬遅
延時間は、２×ａで与えられる（２は論理回路２００の
段数）。
【００６４】これに対して、既存論理回路２００と新規
論理回路２０１をそれぞれファンアウトの点で優位性の
ある領域に使用した場合、例えば、既存論理回路２００
をベストのファンアウト（一般に「５」）で使用し、新
規論理回路２０１を例えば「２５」で使用したとする
と、トータルの伝搬遅延時間はｂ＋ｃ（ｂはファンアウ
ト「２５」の伝搬遅延時間、ｃはファンアウト「５」の
伝搬遅延時間）となり、当然、２×ａよりも少なくなる
から、既存論理回路２００のみの場合と比べてより一層
の高速化を図ることができる。
論理回路２０１をそれぞれファンアウトの点で優位性の
ある領域に使用した場合、例えば、既存論理回路２００
をベストのファンアウト（一般に「５」）で使用し、新
規論理回路２０１を例えば「２５」で使用したとする
と、トータルの伝搬遅延時間はｂ＋ｃ（ｂはファンアウ
ト「２５」の伝搬遅延時間、ｃはファンアウト「５」の
伝搬遅延時間）となり、当然、２×ａよりも少なくなる
から、既存論理回路２００のみの場合と比べてより一層
の高速化を図ることができる。
【００６５】なお、以上の説明では、短配線Ｌ1 や長配
線Ｌ2 の容量ＣL1、ＣL2を駆動負荷としているが、図１
３に示すように、１つ又は複数の論理回路２０２〜２０
５の入力容量を駆動負荷に含めてもよいことは言うまで
もない。
線Ｌ2 の容量ＣL1、ＣL2を駆動負荷としているが、図１
３に示すように、１つ又は複数の論理回路２０２〜２０
５の入力容量を駆動負荷に含めてもよいことは言うまで
もない。
【００６６】
【発明の効果】請求項１に記載の発明によれば、第１の
スイッチ３及び第２のスイッチ５は、出力端子２の論理
確定までの間しか限定的にオンせず、それ以外の期間で
はオフ状態を持続するから、第１のスイッチ手段３と第
２のスイッチ手段５が共にオンとなる期間は存在せず、
貫通電流（図１４のｉｃ参照）が全く流れない。したが
って、第１のスイッチ手段３及び第２のスイッチ手段５
の電流容量を大きくしても、電力消費が増えることはな
く、省電力性を兼ね備えた高駆動能力且つ高速性の半導
体論理回路を提供できる。
スイッチ３及び第２のスイッチ５は、出力端子２の論理
確定までの間しか限定的にオンせず、それ以外の期間で
はオフ状態を持続するから、第１のスイッチ手段３と第
２のスイッチ手段５が共にオンとなる期間は存在せず、
貫通電流（図１４のｉｃ参照）が全く流れない。したが
って、第１のスイッチ手段３及び第２のスイッチ手段５
の電流容量を大きくしても、電力消費が増えることはな
く、省電力性を兼ね備えた高駆動能力且つ高速性の半導
体論理回路を提供できる。
【００６７】請求項２に記載の発明によれば、出力端子
１２の論理確定後も、第３のスイッチ手段１６又は第４
のスイッチ手段１７を介して、継続的に負荷容量の充放
電を行うことができ、駆動能力のより一層の向上を図る
ことができると共に、第３又は第４のスイッチ手段１
６、１７のオン抵抗が第１又は第２のスイッチ手段１
３、１５のオン抵抗よりも高めに設定されているため、
貫通電流を低減でき、電力消費の増大を抑えることがで
きる。
１２の論理確定後も、第３のスイッチ手段１６又は第４
のスイッチ手段１７を介して、継続的に負荷容量の充放
電を行うことができ、駆動能力のより一層の向上を図る
ことができると共に、第３又は第４のスイッチ手段１
６、１７のオン抵抗が第１又は第２のスイッチ手段１
３、１５のオン抵抗よりも高めに設定されているため、
貫通電流を低減でき、電力消費の増大を抑えることがで
きる。
【００６８】請求項３に記載の発明によれば、第１及び
第２のスイッチ手段（又は第１〜第４のスイッチ手段）
に、例えば、同一導電型のＭＯＳトランジスタを使用す
ることができる。請求項４に記載の発明によれば、ＣＭ
ＯＳ構成の論理回路と請求項１、２又は３に記載の半導
体論理回路とがそれぞれファンアウトの面で優位となる
領域で使用するため、何れか一方の論理回路だけを使用
した場合に比べてトータルの伝搬遅延時間を短縮化で
き、より一層の高速化を図ることができる。
第２のスイッチ手段（又は第１〜第４のスイッチ手段）
に、例えば、同一導電型のＭＯＳトランジスタを使用す
ることができる。請求項４に記載の発明によれば、ＣＭ
ＯＳ構成の論理回路と請求項１、２又は３に記載の半導
体論理回路とがそれぞれファンアウトの面で優位となる
領域で使用するため、何れか一方の論理回路だけを使用
した場合に比べてトータルの伝搬遅延時間を短縮化で
き、より一層の高速化を図ることができる。
【図１】請求項１に記載の発明の原理図である。
【図２】請求項２に記載の発明の原理図である。
【図３】第１実施例の構成図である。
【図４】第２実施例の構成図である。
【図５】第３実施例の構成図である。
【図６】第４実施例の構成図である。
【図７】第５実施例の構成図である。
【図８】第６実施例の構成図である。
【図９】第６実施例の要部波形図である。
【図１０】第７実施例の構成図である。
【図１１】第８実施例の原理図である。
【図１２】第８実施例の負荷特性図である。
【図１３】第８実施例の構成図である。
【図１４】従来例の構成図である。
Ｓａ：第１の論理信号 Ｓｂ：第２の論理信号 Ｓｃ：検出信号 Ｖin：入力信号 １：高電位側電源線 ２：出力端子 ３：第１のスイッチ手段 ４：低電位側電源線 ５：第２のスイッチ手段 ６：論理信号発生手段 ７：検出信号発生手段 ８：第１の制御手段 ９：第２の制御手段 １１：高電位側電源線 １２：出力端子 １３：第１のスイッチ手段 １４：低電位側電源線 １５：第２のスイッチ手段 １６：第３のスイッチ手段 １７：第４のスイッチ手段 １８：論理信号発生手段 １９：検出信号発生手段 ２０：第１の制御手段 ２１：第２の制御手段 ２００：既存論理回路（ＣＭＯＳ構成の論理回路） ２０１：新規論理回路（半導体論理回路）
Claims (4)
- 【請求項１】高電位側電源線（１）と出力端子（２）と
の間に介装された第１のスイッチ手段（３）と、 前記出力端子（２）と低電位側電源線（４）との間に介
装された第２のスイッチ手段（５）と、 入力信号（Ｖin）と同一又は逆の論理を有する第１及び
第２の論理信号（Ｓａ、Ｓｂ）を発生する論理信号発生
手段（６）と、 前記出力端子（２）の論理確定を検出し、該確定論理に
対応した論理状態を有する検出信号（Ｓｃ）を発生する
検出信号発生手段（７）と、 第１の論理信号（Ｓａ）が一の論理状態にあるときで、
且つ、前記検出信号（Ｓｃ）の論理状態が出力端子
（２）における高電位側相当の論理状態に対応していな
いとき、前記第１のスイッチ手段（３）をオン側に制御
する第１の制御手段（８）と、 第２の論理信号（Ｓｂ）が他の論理状態にあるときで、
且つ、前記検出信号（Ｓｃ）の論理状態が出力端子
（２）における低電位側相当の論理状態に対応していな
いとき、前記第２のスイッチ手段（５）をオン側に制御
する第２の制御手段（９）と、を備えたことを特徴とす
る半導体論理回路。 - 【請求項２】高電位側電源線（１１）と出力端子（１
２）との間に介装された第１のスイッチ手段（１３）
と、 前記出力端子（１２）と低電位側電源線（１４）との間
に介装された第２のスイッチ手段（１５）と、 前記第１のスイッチ手段（１３）よりもオン抵抗が大き
く、且つ、前記第１のスイッチ手段（１３）に並列接続
された第３のスイッチ手段（１６）と、 前記第２のスイッチ手段（１５）よりもオン抵抗が大き
く、且つ、前記第２のスイッチ手段（１５）に並列接続
された第４のスイッチ手段（１７）と、 入力信号（Ｖin）と同一又は逆の論理を有する第１及び
第２の論理信号（Ｓａ、Ｓｂ）を発生する論理信号発生
手段（１８）と、 前記出力端子（１２）の論理確定を検出し、該確定論理
に対応した論理状態を有する検出信号（Ｓｃ）を発生す
る検出信号発生手段（１９）と、 第１の論理信号（Ｓａ）が一の論理状態にあるときで、
且つ、前記検出信号（Ｓｃ）の論理状態が出力端子（１
２）における高電位側相当の論理状態に対応していない
とき、前記第１のスイッチ手段（１３）をオン側に制御
する一方、第１の論理信号（Ｓａ）が一の論理状態にあ
るときで、且つ、前記検出信号（Ｓｃ）の論理状態が出
力端子（１２）における高電位側相当の論理状態に対応
しているとき、前記第３のスイッチ手段（１６）をオン
側に制御する第１の制御手段（２０）と、 第２の論理信号（Ｓｂ）が他の論理状態にあるときで、
且つ、前記検出信号（Ｓｂ）の論理状態が出力端子
（２）における低電位側相当の論理状態に対応していな
いとき、前記第２のスイッチ手段（１５）をオン側に制
御する一方、第２の論理信号（Ｓｂ）が他の論理状態に
あるときで、且つ、前記検出信号（Ｓｃ）の論理状態が
出力端子（１２）における低電位側相当の論理状態に対
応しているとき、前記第４のスイッチ手段（１７）をオ
ン側に制御する第２の制御手段（２１）と、を備えたこ
とを特徴とする半導体論理回路。 - 【請求項３】前記第１の論理信号（Ｓａ）と第２の論理
信号（Ｓｂ）を逆相にしたことを特徴とする請求項１又
は請求項２に記載の半導体論理回路。 - 【請求項４】所定の重負荷領域では前記請求項１、２又
は３に記載の半導体論理回路（２０１）を使用し、所定
の軽負荷領域ではＣＭＯＳ構成の論理回路（２００）を
使用し、該軽負荷領域と重負荷領域の領域境界をＣＭＯ
Ｓ構成の論理回路（２００）及び前記請求項１、２又は
３に記載の半導体論理回路（２０１）の負荷特性に基づ
いて決定することを特徴とする半導体集積回路装置。
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