JPH05283704A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH05283704A JPH05283704A JP4082536A JP8253692A JPH05283704A JP H05283704 A JPH05283704 A JP H05283704A JP 4082536 A JP4082536 A JP 4082536A JP 8253692 A JP8253692 A JP 8253692A JP H05283704 A JPH05283704 A JP H05283704A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 縦型二重拡散MOSFETを有する半導体装
置で、MOSFETを構成するセルの面積の縮小を図
り、小さなチップで形成できる高性能な半導体装置およ
びその製法を提供する。 【構成】 チャネルの動作領域がBW領域上に形成され
ることにより、セル面積の縮小化を達成する。その製法
としては、半導体基板1a上に形成するエピタキシャル
層を2層に分けて形成し、第1のエピタキシャル層1b
を形成後BW領域2を形成し、さらにその上に第2のエ
ピタキシャル層1cを形成してチャネル領域3およびソ
ース領域4を形成する。
置で、MOSFETを構成するセルの面積の縮小を図
り、小さなチップで形成できる高性能な半導体装置およ
びその製法を提供する。 【構成】 チャネルの動作領域がBW領域上に形成され
ることにより、セル面積の縮小化を達成する。その製法
としては、半導体基板1a上に形成するエピタキシャル
層を2層に分けて形成し、第1のエピタキシャル層1b
を形成後BW領域2を形成し、さらにその上に第2のエ
ピタキシャル層1cを形成してチャネル領域3およびソ
ース領域4を形成する。
Description
【0001】
【産業上の利用分野】本発明は縦型二重拡散のMOSF
ETを含む半導体装置およびその製法に関する。さらに
詳しくは、セルの小形化を図った縦型二重拡散MOSF
ETを含む半導体装置およびその製法に関する。
ETを含む半導体装置およびその製法に関する。さらに
詳しくは、セルの小形化を図った縦型二重拡散MOSF
ETを含む半導体装置およびその製法に関する。
【0002】
【従来の技術】縦型二重拡散のMOSFETはきわめて
狭いチャネル長を精度よく形成できるため、高速、高性
能のMOSFETとして利用されている。
狭いチャネル長を精度よく形成できるため、高速、高性
能のMOSFETとして利用されている。
【0003】従来の縦型二重拡散MOSFETの構造を
図2に示す。図2に示す例はnチャネルの縦型二重拡散
MOSFETの例であるが、pチャネルのMOSFET
でも導電型のnとpが逆になるだけで同じである。図2
において、n+型半導体基板1a上にn−型の半導体結
晶層がエピタキシャル成長されたエピタキシャル層1d
が形成され、エピタキシャル層1dにp+型のベースウ
ェル領域(以下,BW領域という)2が形成され、該p
+型BW領域2の周囲にp型のチャネル領域3が形成さ
れ、そのp型チャネル領域3の内部にn型の拡散領域が
形成され、ソース領域4が形成されている。このチャネ
ル領域3の周端部とソース領域4の周端部との間隙部が
動作領域Aとなるチャネル長になり、この寸法が所望の
寸法になるように、p型チャネル領域3およびn型ソー
ス領域4が形成される。n型のエピタキシャル層1d上
には絶縁膜7aを介してゲート電極6が、前述のチャネ
ル領域3でエピタキシャル層1dの表面に露出して動作
領域Aを形成している部分をカバーするように形成され
ると共に、ゲート電極6の表面には絶縁膜7bが被覆さ
れ、ソース領域4およびBW領域2の形成された表面に
ソース電極8が、また半導体基板1aの裏面にはドレイ
ン電極9が形成されて、縦型MOSFETが構成されて
いる。この構造で半導体基板1aとエピタキシャル層1
dを合わせて半導体基板として扱う。
図2に示す。図2に示す例はnチャネルの縦型二重拡散
MOSFETの例であるが、pチャネルのMOSFET
でも導電型のnとpが逆になるだけで同じである。図2
において、n+型半導体基板1a上にn−型の半導体結
晶層がエピタキシャル成長されたエピタキシャル層1d
が形成され、エピタキシャル層1dにp+型のベースウ
ェル領域(以下,BW領域という)2が形成され、該p
+型BW領域2の周囲にp型のチャネル領域3が形成さ
れ、そのp型チャネル領域3の内部にn型の拡散領域が
形成され、ソース領域4が形成されている。このチャネ
ル領域3の周端部とソース領域4の周端部との間隙部が
動作領域Aとなるチャネル長になり、この寸法が所望の
寸法になるように、p型チャネル領域3およびn型ソー
ス領域4が形成される。n型のエピタキシャル層1d上
には絶縁膜7aを介してゲート電極6が、前述のチャネ
ル領域3でエピタキシャル層1dの表面に露出して動作
領域Aを形成している部分をカバーするように形成され
ると共に、ゲート電極6の表面には絶縁膜7bが被覆さ
れ、ソース領域4およびBW領域2の形成された表面に
ソース電極8が、また半導体基板1aの裏面にはドレイ
ン電極9が形成されて、縦型MOSFETが構成されて
いる。この構造で半導体基板1aとエピタキシャル層1
dを合わせて半導体基板として扱う。
【0004】この種の縦型MOSFETでは、ソース電
極8からのチャネル領域3への電流注入により、ソース
領域4、チャネル領域3およびドレイン領域1dのあい
だでnpnのバイポーラトランジスタが形成され、ベー
ス領域への電流注入で増幅されて大電流が流れ、MOS
FETを破壊することになる。そのため、ソース電極か
らのベース電流注入とならないように、高濃度のp+型
BW領域2を形成している。
極8からのチャネル領域3への電流注入により、ソース
領域4、チャネル領域3およびドレイン領域1dのあい
だでnpnのバイポーラトランジスタが形成され、ベー
ス領域への電流注入で増幅されて大電流が流れ、MOS
FETを破壊することになる。そのため、ソース電極か
らのベース電流注入とならないように、高濃度のp+型
BW領域2を形成している。
【0005】
【発明が解決しようとする課題】従来の縦型MOSFE
Tは、前述のようにソース電極の下にチャネル領域と同
一導電型の高濃度のBW領域を形成しているため、チャ
ネル領域の形成をBW領域の外側に形成しなければなら
ない。そのため、MOSFETを構成するセルの面積が
大きくなる。通常この種の半導体装置は同一チップ内に
マトリックス状に多数個形成して並列に接続して使用す
るため、すべてのMOSFETでセル面積が大きくなる
と、チップサイズを大きくするか、セルの数を減らさな
ければならず、コストアップになったり、半導体装置の
性能が落ちるという問題がある。
Tは、前述のようにソース電極の下にチャネル領域と同
一導電型の高濃度のBW領域を形成しているため、チャ
ネル領域の形成をBW領域の外側に形成しなければなら
ない。そのため、MOSFETを構成するセルの面積が
大きくなる。通常この種の半導体装置は同一チップ内に
マトリックス状に多数個形成して並列に接続して使用す
るため、すべてのMOSFETでセル面積が大きくなる
と、チップサイズを大きくするか、セルの数を減らさな
ければならず、コストアップになったり、半導体装置の
性能が落ちるという問題がある。
【0006】
【課題を解決するための手段】本発明による半導体装置
は、第1の導電型の高濃度領域であるベースウェル領域
を介して第2の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散MOSFETを有する半導体装
置であって、前記ベースウェル領域が前記半導体基板の
内部に形成され、該ベースウェル領域の上で前記半導体
基板の表面側に第1の導電型のチャネル領域と第2の導
電型のソース領域またはドレイン領域が形成されている
ことを特徴とするものである。
は、第1の導電型の高濃度領域であるベースウェル領域
を介して第2の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散MOSFETを有する半導体装
置であって、前記ベースウェル領域が前記半導体基板の
内部に形成され、該ベースウェル領域の上で前記半導体
基板の表面側に第1の導電型のチャネル領域と第2の導
電型のソース領域またはドレイン領域が形成されている
ことを特徴とするものである。
【0007】また、本発明による半導体装置の製法は、
第2の導電型の高濃度半導体基板上に第2の導電型の低
濃度半導体結晶をエピタキシャル成長して第1のエピタ
キシャル層を形成し、第1のエピタキシャル層の表面か
ら第1の導電型不純物を導入してベースウェル領域を形
成し、第1のエピタキシャル層上に第2の導電型の低濃
度半導体結晶をエピタキシャル成長して第2のエピタキ
シャル層を形成し、第2のエピタキシャル層の表面から
第1の導電型の不純物領域および第2の導電型の不純物
領域を順次形成してそれぞれチャネル領域およびソース
またはドレイン領域を形成してMOSFETを形成する
ことを特徴とするものである。
第2の導電型の高濃度半導体基板上に第2の導電型の低
濃度半導体結晶をエピタキシャル成長して第1のエピタ
キシャル層を形成し、第1のエピタキシャル層の表面か
ら第1の導電型不純物を導入してベースウェル領域を形
成し、第1のエピタキシャル層上に第2の導電型の低濃
度半導体結晶をエピタキシャル成長して第2のエピタキ
シャル層を形成し、第2のエピタキシャル層の表面から
第1の導電型の不純物領域および第2の導電型の不純物
領域を順次形成してそれぞれチャネル領域およびソース
またはドレイン領域を形成してMOSFETを形成する
ことを特徴とするものである。
【0008】
【作用】本発明によれば、半導体基板上に形成するエピ
タキシャル層を2層に分けて第1のエピタキシャル層に
高濃度拡散領域であるBW領域を形成し、その上に形成
された第2のエピタキシャル層にチャネル領域とソース
領域またはドレイン領域が形成されているため、これら
の領域をBW領域の外側に形成する必要がなく、上側
(半導体基板の縦方向)に形成でき、セルの面積はBW
領域の面積にとどめられる。
タキシャル層を2層に分けて第1のエピタキシャル層に
高濃度拡散領域であるBW領域を形成し、その上に形成
された第2のエピタキシャル層にチャネル領域とソース
領域またはドレイン領域が形成されているため、これら
の領域をBW領域の外側に形成する必要がなく、上側
(半導体基板の縦方向)に形成でき、セルの面積はBW
領域の面積にとどめられる。
【0009】一方BW領域の中心部上の第2エピタキシ
ャル層はBW領域と同じく高濃度不純物拡散領域に形成
されているため、BW領域の機能を発揮し、バイポーラ
トランジスタのベース電流で増幅されて大電流が流れM
OSFETを破壊するという現象は起らない。
ャル層はBW領域と同じく高濃度不純物拡散領域に形成
されているため、BW領域の機能を発揮し、バイポーラ
トランジスタのベース電流で増幅されて大電流が流れM
OSFETを破壊するという現象は起らない。
【0010】
【実施例】つぎに、図面を参照しながら本発明について
説明する。図1は本発明の一実施例であるnチャネルの
縦型二重拡散MOSFET部分を示す断面説明図であ
る。図1においてn+型(第2の導電型)の半導体基板
1a上に、n−の第1のエピタキシャル層1bおよび同
じくn−型の第2のエピタキシャル層1cが形成され、
第1のエピタキシャル層1bにはp+型(第1の導電
型)のBW領域2が形成され、BW領域2上の第2のエ
ピタキシャル層1cにチャネル領域3が形成され、その
上にソース領域4が拡散などにより形成されている。こ
のチャネル領域3の端部とソース領域4の端部との間隔
がチャネル長となり、動作領域Aとなる。チャネル領域
3の動作領域A上には絶縁膜7aを介してゲート電極6
が形成され、このゲート電極6は隣りのセルの動作領域
上まで延びている。p+型のBW領域2の中心部上の第
1のエピタキシャル層はp+型の高濃度領域5に形成さ
れ、中心部だけp+型のBW領域が第2のエピタキシャ
ル層の表面まで延びたのと同じ構造になっている。この
p+型の高濃度領域5およびソース領域4上にはアルミ
ニウムがスパッタなどにより付着され、ソース電極8が
形成されている。この構造で、半導体基板1aと第1お
よび第2のエピタキシャル層1b、1cを合わせて半導
体基板として扱う。
説明する。図1は本発明の一実施例であるnチャネルの
縦型二重拡散MOSFET部分を示す断面説明図であ
る。図1においてn+型(第2の導電型)の半導体基板
1a上に、n−の第1のエピタキシャル層1bおよび同
じくn−型の第2のエピタキシャル層1cが形成され、
第1のエピタキシャル層1bにはp+型(第1の導電
型)のBW領域2が形成され、BW領域2上の第2のエ
ピタキシャル層1cにチャネル領域3が形成され、その
上にソース領域4が拡散などにより形成されている。こ
のチャネル領域3の端部とソース領域4の端部との間隔
がチャネル長となり、動作領域Aとなる。チャネル領域
3の動作領域A上には絶縁膜7aを介してゲート電極6
が形成され、このゲート電極6は隣りのセルの動作領域
上まで延びている。p+型のBW領域2の中心部上の第
1のエピタキシャル層はp+型の高濃度領域5に形成さ
れ、中心部だけp+型のBW領域が第2のエピタキシャ
ル層の表面まで延びたのと同じ構造になっている。この
p+型の高濃度領域5およびソース領域4上にはアルミ
ニウムがスパッタなどにより付着され、ソース電極8が
形成されている。この構造で、半導体基板1aと第1お
よび第2のエピタキシャル層1b、1cを合わせて半導
体基板として扱う。
【0011】本発明による縦型二重拡散MOSFETは
このような構造になっており、動作領域Aはp+型のB
W領域2の上側に形成されており、BW領域2の外側に
形成する必要がないため、セルを小型に形成できる。た
とえば、図2の左側のB部および右側のB部が本発明に
より、BW領域上に形成されるため、1つのセルあたり
約10μm 縮少され、1つのチップに1万個のセルがある
チップでは1mm×1mmの面積の縮少が図れる。
このような構造になっており、動作領域Aはp+型のB
W領域2の上側に形成されており、BW領域2の外側に
形成する必要がないため、セルを小型に形成できる。た
とえば、図2の左側のB部および右側のB部が本発明に
より、BW領域上に形成されるため、1つのセルあたり
約10μm 縮少され、1つのチップに1万個のセルがある
チップでは1mm×1mmの面積の縮少が図れる。
【0012】つぎに、この縦型のnチャネル二重拡散M
OSFETの製法について説明する。まず、n+型の半
導体基板1aにn−の半導体結晶をエピタキシャル成長
して第1のエピタキシャル層1bを形成し、不純物を拡
散してp+型のBW領域2を形成する。具体例としては
n+型のシリコン半導体基板の表面にシラン(Si
H4 )ガスおよびドーパントガスとしてホスフィン(P
H3 )をキャリヤガスと共に炉内に導入して1100〜1200
℃でエピタキシャル成長することによりn−型のシリコ
ン結晶層が成長し、第1のエピタキシャル層1bが形成
される。そののち、表面を二酸化ケイ素などでマスキン
グしてボロンの雰囲気のもとで、1100〜1200℃、約100
分間の熱処理をしてp+型のBW領域を形成する。
OSFETの製法について説明する。まず、n+型の半
導体基板1aにn−の半導体結晶をエピタキシャル成長
して第1のエピタキシャル層1bを形成し、不純物を拡
散してp+型のBW領域2を形成する。具体例としては
n+型のシリコン半導体基板の表面にシラン(Si
H4 )ガスおよびドーパントガスとしてホスフィン(P
H3 )をキャリヤガスと共に炉内に導入して1100〜1200
℃でエピタキシャル成長することによりn−型のシリコ
ン結晶層が成長し、第1のエピタキシャル層1bが形成
される。そののち、表面を二酸化ケイ素などでマスキン
グしてボロンの雰囲気のもとで、1100〜1200℃、約100
分間の熱処理をしてp+型のBW領域を形成する。
【0013】つぎに、前述の第1のエピタキシャル層1
bの形成と同じ条件で、第2のエピタキシャル層1cを
形成し、BW領域2の上の周囲にチャネル領域3を形成
し、さらにその上にソース領域4を形成する。
bの形成と同じ条件で、第2のエピタキシャル層1cを
形成し、BW領域2の上の周囲にチャネル領域3を形成
し、さらにその上にソース領域4を形成する。
【0014】具体例としては、BW領域2の中心部上の
第2のエピタキシャル層1cの表面をマスキングし、ジ
ボラン(B2 H6 )の雰囲気の下で1100〜1200℃、約10
0 分間の熱処理をすることによりp型領域であるチャネ
ル領域3を形成し、そののち、チャネル領域3の周囲で
動作領域Aを形成すべき場所の表面をマスキングし、ホ
スフィン(PH3 )ガスの雰囲気で900 〜1100℃、約20
分間の熱処理をしてn型のソース領域4を形成した。そ
ののち、p+型のBW領域2の中心部の表面のマスクを
除去し、逆にその周囲をマスクしてp+型のBW領域2
の中心部の上の第2のエピタキシャル層1cにジボラン
(B2 H6 )ガスの雰囲気で、約20分の熱処理をしてp
+型の高濃度不純物領域5を形成した。
第2のエピタキシャル層1cの表面をマスキングし、ジ
ボラン(B2 H6 )の雰囲気の下で1100〜1200℃、約10
0 分間の熱処理をすることによりp型領域であるチャネ
ル領域3を形成し、そののち、チャネル領域3の周囲で
動作領域Aを形成すべき場所の表面をマスキングし、ホ
スフィン(PH3 )ガスの雰囲気で900 〜1100℃、約20
分間の熱処理をしてn型のソース領域4を形成した。そ
ののち、p+型のBW領域2の中心部の表面のマスクを
除去し、逆にその周囲をマスクしてp+型のBW領域2
の中心部の上の第2のエピタキシャル層1cにジボラン
(B2 H6 )ガスの雰囲気で、約20分の熱処理をしてp
+型の高濃度不純物領域5を形成した。
【0015】つぎに少なくとも動作領域A上をカバーす
るように絶縁膜7aを介してゲート電極6を形成し、そ
の表面をさらに絶縁膜7bで覆い、ソース領域4および
高濃度不純物領域5の露出表面にソース電極8を形成
し、半導体基板1aの裏面にドレイン電極9を形成す
る。
るように絶縁膜7aを介してゲート電極6を形成し、そ
の表面をさらに絶縁膜7bで覆い、ソース領域4および
高濃度不純物領域5の露出表面にソース電極8を形成
し、半導体基板1aの裏面にドレイン電極9を形成す
る。
【0016】具体例としては、絶縁膜7aとして二酸化
ケイ素膜を熱酸化により約0.1 μm形成し、アルミニウ
ムをスパッタ法で形成し、パターニングにより動作領域
Aより外部に延びるように形成し、さらにその上に絶縁
膜7bとして二酸化ケイ素膜またはチッ化膜を形成し
た。つぎに、ソース領域4および高濃度不純物領域5の
表面の保護膜を腐蝕除去し、アルミニウムを全面にスパ
ッタ法で被着してソース電極8を形成した。そののち、
半導体基板の裏面に同様に金を蒸着してドレイン電極9
を形成した。
ケイ素膜を熱酸化により約0.1 μm形成し、アルミニウ
ムをスパッタ法で形成し、パターニングにより動作領域
Aより外部に延びるように形成し、さらにその上に絶縁
膜7bとして二酸化ケイ素膜またはチッ化膜を形成し
た。つぎに、ソース領域4および高濃度不純物領域5の
表面の保護膜を腐蝕除去し、アルミニウムを全面にスパ
ッタ法で被着してソース電極8を形成した。そののち、
半導体基板の裏面に同様に金を蒸着してドレイン電極9
を形成した。
【0017】前述の実施例では、p+型のBW領域2の
中心部上の第2のエピタキシャル層1cには周囲をマス
クして表面から不純物を拡散して高濃度不純物領域5を
形成する例で説明したが、p+型のBW領域2を形成後
p+型のBW領域2の中心部にイオン注入法などでボロ
ンなどの不純物を打ち込み、一層高濃度のp+領域を形
成しておけば、第2のエピタキシャル層1cをエピタキ
シャル成長で形成する際の熱処理により形成される第2
のエピタキシャル層1cに拡散して中心部をp+の高濃
度不純物領域5を形成することもできる。また、この第
1のエピタキシャル層1bに導入した不純物を第2エピ
タキシャル層1cに逆拡散すると同時に、表面から別途
不純物を拡散する方法の両方を採用すれば、高濃度不純
物領域5の下側は第1エピタキシャル層1bに導入した
不純物からの拡散で形成され、高濃度不純物領域5の上
側は表面からの拡散により形成することができる。
中心部上の第2のエピタキシャル層1cには周囲をマス
クして表面から不純物を拡散して高濃度不純物領域5を
形成する例で説明したが、p+型のBW領域2を形成後
p+型のBW領域2の中心部にイオン注入法などでボロ
ンなどの不純物を打ち込み、一層高濃度のp+領域を形
成しておけば、第2のエピタキシャル層1cをエピタキ
シャル成長で形成する際の熱処理により形成される第2
のエピタキシャル層1cに拡散して中心部をp+の高濃
度不純物領域5を形成することもできる。また、この第
1のエピタキシャル層1bに導入した不純物を第2エピ
タキシャル層1cに逆拡散すると同時に、表面から別途
不純物を拡散する方法の両方を採用すれば、高濃度不純
物領域5の下側は第1エピタキシャル層1bに導入した
不純物からの拡散で形成され、高濃度不純物領域5の上
側は表面からの拡散により形成することができる。
【0018】さらに、前述の実施例では、第1のエピタ
キシャル層形成後の拡散はp+型のBW領域2の形成の
みの例で説明したが、図1の波線で示したように、ゲー
ト電極6の形成部分の下側のエピタキシャル層にn+型
の高濃度領域10を形成しておくと、トランジスタの抵抗
成分を下げることができる。すなわち、第1のエピタキ
シャル層1bを形成後リンのような不純物を部分的にイ
オン打込みするか、またはホスフィン(PH3 )のよう
な雰囲気ガスのもとで拡散しておくことにより、第2の
エピタキシャル層1cを成長させる際に第1のエピタキ
シャル層1bおよび第2のエピタキシャル層1cを成長
させる際に第1のエピタキシャル層1bおよび第2のエ
ピタキシャル層1cにn+型の高濃度領域10が形成され
る。その結果、FETがONのときソース領域4から動
作領域Aを経て第2のエピタキシャル層1c、第1のエ
ピタキシャル層1bおよび半導体基板1aを通ってドレ
イン電極9とのあいだに電流が流れるが、抵抗成分の大
きいn−のエピタキシャル層においても高濃度領域を電
流が流れ、FETのON時の低抵抗化を図ることができ
る。
キシャル層形成後の拡散はp+型のBW領域2の形成の
みの例で説明したが、図1の波線で示したように、ゲー
ト電極6の形成部分の下側のエピタキシャル層にn+型
の高濃度領域10を形成しておくと、トランジスタの抵抗
成分を下げることができる。すなわち、第1のエピタキ
シャル層1bを形成後リンのような不純物を部分的にイ
オン打込みするか、またはホスフィン(PH3 )のよう
な雰囲気ガスのもとで拡散しておくことにより、第2の
エピタキシャル層1cを成長させる際に第1のエピタキ
シャル層1bおよび第2のエピタキシャル層1cを成長
させる際に第1のエピタキシャル層1bおよび第2のエ
ピタキシャル層1cにn+型の高濃度領域10が形成され
る。その結果、FETがONのときソース領域4から動
作領域Aを経て第2のエピタキシャル層1c、第1のエ
ピタキシャル層1bおよび半導体基板1aを通ってドレ
イン電極9とのあいだに電流が流れるが、抵抗成分の大
きいn−のエピタキシャル層においても高濃度領域を電
流が流れ、FETのON時の低抵抗化を図ることができ
る。
【0019】このばあい、半導体基板1aは高濃度不純
物で形成されているため、抵抗成分は小さく、半導体基
板1aの裏面にドレイン電極9を形成して直ちに取り出
さなくても半導体基板1aを経由してセルのなくなった
部分でエピタキシャル層の表面からドレイン電極をとり
出すことも可能であり、また、他の回路と共にIC化す
ることも可能である。
物で形成されているため、抵抗成分は小さく、半導体基
板1aの裏面にドレイン電極9を形成して直ちに取り出
さなくても半導体基板1aを経由してセルのなくなった
部分でエピタキシャル層の表面からドレイン電極をとり
出すことも可能であり、また、他の回路と共にIC化す
ることも可能である。
【0020】以上説明した実施例では、nチャネルのM
OSFETについて説明したが、pチャネルでも前述の
p型とn型を逆にするだけで同様であることはいう迄も
ない。また、ソース領域とドレイン領域を逆に形成して
も同様である。
OSFETについて説明したが、pチャネルでも前述の
p型とn型を逆にするだけで同様であることはいう迄も
ない。また、ソース領域とドレイン領域を逆に形成して
も同様である。
【0021】
【発明の効果】本発明によれば、第1の導電型の高濃度
不純物領域で形成したBW領域の上に低濃度のチャネル
領域およびソースまたはドレイン領域を形成しているた
め、セルの横への広がりを抑えることができ、セルの小
型化、ひいてはチップの小型化を図れ、最近の電子機器
の小型化に対応できると共に、コストダウンにも寄与す
るという効果がある。
不純物領域で形成したBW領域の上に低濃度のチャネル
領域およびソースまたはドレイン領域を形成しているた
め、セルの横への広がりを抑えることができ、セルの小
型化、ひいてはチップの小型化を図れ、最近の電子機器
の小型化に対応できると共に、コストダウンにも寄与す
るという効果がある。
【図1】本発明の一実施例であるnチャネルの縦型二重
拡散MOSFET部分の断面説明図である。
拡散MOSFET部分の断面説明図である。
【図2】従来のnチャネルの縦型二重拡散MOSFET
部分の断面説明図である。
部分の断面説明図である。
1a 半導体基板 1b 第1のエピタキシャル層 1c 第2のエピタキシャル層 2 BW領域 3 チャネル領域 4 ソース領域
Claims (4)
- 【請求項1】 第1の導電型の高濃度領域であるベース
ウェル領域を介して第2の導電型のソース領域およびド
レイン領域のそれぞれが半導体基板の表面側と裏面側の
いずれかに形成された縦型二重拡散MOSFETを有す
る半導体装置であって、 前記ベースウェル領域が前記半導体基板の内部に形成さ
れ、該ベースウェル領域の上で前記半導体基板の表面側
に第1の導電型のチャネル領域と第2の導電型のソース
領域またはドレイン領域が形成されてなる半導体装置。 - 【請求項2】 第2の導電型の高濃度半導体基板上に第
2の導電型の低濃度半導体結晶をエピタキシャル成長し
て第1のエピタキシャル層を形成し、第1のエピタキシ
ャル層の表面から第1の導電型不純物を導入してベース
ウェル領域を形成し、第1のエピタキシャル層上に第2
の導電型の低濃度半導体結晶をエピタキシャル成長して
第2のエピタキシャル層を形成し、第2のエピタキシャ
ル層の表面から第1の導電型の不純物領域および第2の
導電型の不純物領域を順次形成してそれぞれチャネル領
域およびソースまたはドレイン領域を形成してMOSF
ETを形成してなる半導体装置の製法。 - 【請求項3】 第1のエピタキシャル層に形成した前記
ベースウェル領域の中心部表面に該ベースウェル領域の
濃度よりさらに高濃度の第1の導電型不純物を導入し、
第2のエピタキシャル層形成の際に前記ベースウェル領
域に導入した高濃度の第1の導電型不純物の拡散により
第2のエピタキシャル層に高濃度の第1の導電型領域を
形成してなる請求項2記載の半導体装置の製法。 - 【請求項4】 第1のエピタキシャル層形成後、前記ベ
ースウェル領域の周囲の少なくとも一部に前記ベースウ
ェル領域とは区画して第2の導電型の高濃度不純物領域
を形成したのちに第2のエピタキシャル層を形成してな
る請求項2記載の半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4082536A JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4082536A JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283704A true JPH05283704A (ja) | 1993-10-29 |
Family
ID=13777233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4082536A Pending JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283704A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213598A (ja) * | 1994-10-04 | 1996-08-20 | Siemens Ag | 電界効果により制御可能の半導体デバイス |
JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
-
1992
- 1992-04-04 JP JP4082536A patent/JPH05283704A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213598A (ja) * | 1994-10-04 | 1996-08-20 | Siemens Ag | 電界効果により制御可能の半導体デバイス |
JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
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