JPH05283704A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 108091006146 Channels Proteins 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【目的】 縦型二重拡散ＭＯＳＦＥＴを有する半導体装
置で、ＭＯＳＦＥＴを構成するセルの面積の縮小を図
り、小さなチップで形成できる高性能な半導体装置およ
びその製法を提供する。 【構成】 チャネルの動作領域がＢＷ領域上に形成され
ることにより、セル面積の縮小化を達成する。その製法
としては、半導体基板１ａ上に形成するエピタキシャル
層を２層に分けて形成し、第１のエピタキシャル層１ｂ
を形成後ＢＷ領域２を形成し、さらにその上に第２のエ
ピタキシャル層１ｃを形成してチャネル領域３およびソ
ース領域４を形成する。
置で、ＭＯＳＦＥＴを構成するセルの面積の縮小を図
り、小さなチップで形成できる高性能な半導体装置およ
びその製法を提供する。 【構成】 チャネルの動作領域がＢＷ領域上に形成され
ることにより、セル面積の縮小化を達成する。その製法
としては、半導体基板１ａ上に形成するエピタキシャル
層を２層に分けて形成し、第１のエピタキシャル層１ｂ
を形成後ＢＷ領域２を形成し、さらにその上に第２のエ
ピタキシャル層１ｃを形成してチャネル領域３およびソ
ース領域４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は縦型二重拡散のＭＯＳＦ
ＥＴを含む半導体装置およびその製法に関する。さらに
詳しくは、セルの小形化を図った縦型二重拡散ＭＯＳＦ
ＥＴを含む半導体装置およびその製法に関する。
ＥＴを含む半導体装置およびその製法に関する。さらに
詳しくは、セルの小形化を図った縦型二重拡散ＭＯＳＦ
ＥＴを含む半導体装置およびその製法に関する。
【０００２】
【従来の技術】縦型二重拡散のＭＯＳＦＥＴはきわめて
狭いチャネル長を精度よく形成できるため、高速、高性
能のＭＯＳＦＥＴとして利用されている。
狭いチャネル長を精度よく形成できるため、高速、高性
能のＭＯＳＦＥＴとして利用されている。
【０００３】従来の縦型二重拡散ＭＯＳＦＥＴの構造を
図２に示す。図２に示す例はｎチャネルの縦型二重拡散
ＭＯＳＦＥＴの例であるが、ｐチャネルのＭＯＳＦＥＴ
でも導電型のｎとｐが逆になるだけで同じである。図２
において、ｎ＋型半導体基板１ａ上にｎ−型の半導体結
晶層がエピタキシャル成長されたエピタキシャル層１ｄ
が形成され、エピタキシャル層１ｄにｐ＋型のベースウ
ェル領域（以下，ＢＷ領域という）２が形成され、該ｐ
＋型ＢＷ領域２の周囲にｐ型のチャネル領域３が形成さ
れ、そのｐ型チャネル領域３の内部にｎ型の拡散領域が
形成され、ソース領域４が形成されている。このチャネ
ル領域３の周端部とソース領域４の周端部との間隙部が
動作領域Ａとなるチャネル長になり、この寸法が所望の
寸法になるように、ｐ型チャネル領域３およびｎ型ソー
ス領域４が形成される。ｎ型のエピタキシャル層１ｄ上
には絶縁膜７ａを介してゲート電極６が、前述のチャネ
ル領域３でエピタキシャル層１ｄの表面に露出して動作
領域Ａを形成している部分をカバーするように形成され
ると共に、ゲート電極６の表面には絶縁膜７ｂが被覆さ
れ、ソース領域４およびＢＷ領域２の形成された表面に
ソース電極８が、また半導体基板１ａの裏面にはドレイ
ン電極９が形成されて、縦型ＭＯＳＦＥＴが構成されて
いる。この構造で半導体基板１ａとエピタキシャル層１
ｄを合わせて半導体基板として扱う。
図２に示す。図２に示す例はｎチャネルの縦型二重拡散
ＭＯＳＦＥＴの例であるが、ｐチャネルのＭＯＳＦＥＴ
でも導電型のｎとｐが逆になるだけで同じである。図２
において、ｎ＋型半導体基板１ａ上にｎ−型の半導体結
晶層がエピタキシャル成長されたエピタキシャル層１ｄ
が形成され、エピタキシャル層１ｄにｐ＋型のベースウ
ェル領域（以下，ＢＷ領域という）２が形成され、該ｐ
＋型ＢＷ領域２の周囲にｐ型のチャネル領域３が形成さ
れ、そのｐ型チャネル領域３の内部にｎ型の拡散領域が
形成され、ソース領域４が形成されている。このチャネ
ル領域３の周端部とソース領域４の周端部との間隙部が
動作領域Ａとなるチャネル長になり、この寸法が所望の
寸法になるように、ｐ型チャネル領域３およびｎ型ソー
ス領域４が形成される。ｎ型のエピタキシャル層１ｄ上
には絶縁膜７ａを介してゲート電極６が、前述のチャネ
ル領域３でエピタキシャル層１ｄの表面に露出して動作
領域Ａを形成している部分をカバーするように形成され
ると共に、ゲート電極６の表面には絶縁膜７ｂが被覆さ
れ、ソース領域４およびＢＷ領域２の形成された表面に
ソース電極８が、また半導体基板１ａの裏面にはドレイ
ン電極９が形成されて、縦型ＭＯＳＦＥＴが構成されて
いる。この構造で半導体基板１ａとエピタキシャル層１
ｄを合わせて半導体基板として扱う。
【０００４】この種の縦型ＭＯＳＦＥＴでは、ソース電
極８からのチャネル領域３への電流注入により、ソース
領域４、チャネル領域３およびドレイン領域１ｄのあい
だでｎｐｎのバイポーラトランジスタが形成され、ベー
ス領域への電流注入で増幅されて大電流が流れ、ＭＯＳ
ＦＥＴを破壊することになる。そのため、ソース電極か
らのベース電流注入とならないように、高濃度のｐ＋型
ＢＷ領域２を形成している。
極８からのチャネル領域３への電流注入により、ソース
領域４、チャネル領域３およびドレイン領域１ｄのあい
だでｎｐｎのバイポーラトランジスタが形成され、ベー
ス領域への電流注入で増幅されて大電流が流れ、ＭＯＳ
ＦＥＴを破壊することになる。そのため、ソース電極か
らのベース電流注入とならないように、高濃度のｐ＋型
ＢＷ領域２を形成している。
【０００５】
【発明が解決しようとする課題】従来の縦型ＭＯＳＦＥ
Ｔは、前述のようにソース電極の下にチャネル領域と同
一導電型の高濃度のＢＷ領域を形成しているため、チャ
ネル領域の形成をＢＷ領域の外側に形成しなければなら
ない。そのため、ＭＯＳＦＥＴを構成するセルの面積が
大きくなる。通常この種の半導体装置は同一チップ内に
マトリックス状に多数個形成して並列に接続して使用す
るため、すべてのＭＯＳＦＥＴでセル面積が大きくなる
と、チップサイズを大きくするか、セルの数を減らさな
ければならず、コストアップになったり、半導体装置の
性能が落ちるという問題がある。
Ｔは、前述のようにソース電極の下にチャネル領域と同
一導電型の高濃度のＢＷ領域を形成しているため、チャ
ネル領域の形成をＢＷ領域の外側に形成しなければなら
ない。そのため、ＭＯＳＦＥＴを構成するセルの面積が
大きくなる。通常この種の半導体装置は同一チップ内に
マトリックス状に多数個形成して並列に接続して使用す
るため、すべてのＭＯＳＦＥＴでセル面積が大きくなる
と、チップサイズを大きくするか、セルの数を減らさな
ければならず、コストアップになったり、半導体装置の
性能が落ちるという問題がある。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、第１の導電型の高濃度領域であるベースウェル領域
を介して第２の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散ＭＯＳＦＥＴを有する半導体装
置であって、前記ベースウェル領域が前記半導体基板の
内部に形成され、該ベースウェル領域の上で前記半導体
基板の表面側に第１の導電型のチャネル領域と第２の導
電型のソース領域またはドレイン領域が形成されている
ことを特徴とするものである。
は、第１の導電型の高濃度領域であるベースウェル領域
を介して第２の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散ＭＯＳＦＥＴを有する半導体装
置であって、前記ベースウェル領域が前記半導体基板の
内部に形成され、該ベースウェル領域の上で前記半導体
基板の表面側に第１の導電型のチャネル領域と第２の導
電型のソース領域またはドレイン領域が形成されている
ことを特徴とするものである。
【０００７】また、本発明による半導体装置の製法は、
第２の導電型の高濃度半導体基板上に第２の導電型の低
濃度半導体結晶をエピタキシャル成長して第１のエピタ
キシャル層を形成し、第１のエピタキシャル層の表面か
ら第１の導電型不純物を導入してベースウェル領域を形
成し、第１のエピタキシャル層上に第２の導電型の低濃
度半導体結晶をエピタキシャル成長して第２のエピタキ
シャル層を形成し、第２のエピタキシャル層の表面から
第１の導電型の不純物領域および第２の導電型の不純物
領域を順次形成してそれぞれチャネル領域およびソース
またはドレイン領域を形成してＭＯＳＦＥＴを形成する
ことを特徴とするものである。
第２の導電型の高濃度半導体基板上に第２の導電型の低
濃度半導体結晶をエピタキシャル成長して第１のエピタ
キシャル層を形成し、第１のエピタキシャル層の表面か
ら第１の導電型不純物を導入してベースウェル領域を形
成し、第１のエピタキシャル層上に第２の導電型の低濃
度半導体結晶をエピタキシャル成長して第２のエピタキ
シャル層を形成し、第２のエピタキシャル層の表面から
第１の導電型の不純物領域および第２の導電型の不純物
領域を順次形成してそれぞれチャネル領域およびソース
またはドレイン領域を形成してＭＯＳＦＥＴを形成する
ことを特徴とするものである。
【０００８】
【作用】本発明によれば、半導体基板上に形成するエピ
タキシャル層を２層に分けて第１のエピタキシャル層に
高濃度拡散領域であるＢＷ領域を形成し、その上に形成
された第２のエピタキシャル層にチャネル領域とソース
領域またはドレイン領域が形成されているため、これら
の領域をＢＷ領域の外側に形成する必要がなく、上側
（半導体基板の縦方向）に形成でき、セルの面積はＢＷ
領域の面積にとどめられる。
タキシャル層を２層に分けて第１のエピタキシャル層に
高濃度拡散領域であるＢＷ領域を形成し、その上に形成
された第２のエピタキシャル層にチャネル領域とソース
領域またはドレイン領域が形成されているため、これら
の領域をＢＷ領域の外側に形成する必要がなく、上側
（半導体基板の縦方向）に形成でき、セルの面積はＢＷ
領域の面積にとどめられる。
【０００９】一方ＢＷ領域の中心部上の第２エピタキシ
ャル層はＢＷ領域と同じく高濃度不純物拡散領域に形成
されているため、ＢＷ領域の機能を発揮し、バイポーラ
トランジスタのベース電流で増幅されて大電流が流れＭ
ＯＳＦＥＴを破壊するという現象は起らない。
ャル層はＢＷ領域と同じく高濃度不純物拡散領域に形成
されているため、ＢＷ領域の機能を発揮し、バイポーラ
トランジスタのベース電流で増幅されて大電流が流れＭ
ＯＳＦＥＴを破壊するという現象は起らない。
【００１０】
【実施例】つぎに、図面を参照しながら本発明について
説明する。図１は本発明の一実施例であるｎチャネルの
縦型二重拡散ＭＯＳＦＥＴ部分を示す断面説明図であ
る。図１においてｎ＋型（第２の導電型）の半導体基板
１ａ上に、ｎ−の第１のエピタキシャル層１ｂおよび同
じくｎ−型の第２のエピタキシャル層１ｃが形成され、
第１のエピタキシャル層１ｂにはｐ＋型（第１の導電
型）のＢＷ領域２が形成され、ＢＷ領域２上の第２のエ
ピタキシャル層１ｃにチャネル領域３が形成され、その
上にソース領域４が拡散などにより形成されている。こ
のチャネル領域３の端部とソース領域４の端部との間隔
がチャネル長となり、動作領域Ａとなる。チャネル領域
３の動作領域Ａ上には絶縁膜７ａを介してゲート電極６
が形成され、このゲート電極６は隣りのセルの動作領域
上まで延びている。ｐ＋型のＢＷ領域２の中心部上の第
１のエピタキシャル層はｐ＋型の高濃度領域５に形成さ
れ、中心部だけｐ＋型のＢＷ領域が第２のエピタキシャ
ル層の表面まで延びたのと同じ構造になっている。この
ｐ＋型の高濃度領域５およびソース領域４上にはアルミ
ニウムがスパッタなどにより付着され、ソース電極８が
形成されている。この構造で、半導体基板１ａと第１お
よび第２のエピタキシャル層１ｂ、１ｃを合わせて半導
体基板として扱う。
説明する。図１は本発明の一実施例であるｎチャネルの
縦型二重拡散ＭＯＳＦＥＴ部分を示す断面説明図であ
る。図１においてｎ＋型（第２の導電型）の半導体基板
１ａ上に、ｎ−の第１のエピタキシャル層１ｂおよび同
じくｎ−型の第２のエピタキシャル層１ｃが形成され、
第１のエピタキシャル層１ｂにはｐ＋型（第１の導電
型）のＢＷ領域２が形成され、ＢＷ領域２上の第２のエ
ピタキシャル層１ｃにチャネル領域３が形成され、その
上にソース領域４が拡散などにより形成されている。こ
のチャネル領域３の端部とソース領域４の端部との間隔
がチャネル長となり、動作領域Ａとなる。チャネル領域
３の動作領域Ａ上には絶縁膜７ａを介してゲート電極６
が形成され、このゲート電極６は隣りのセルの動作領域
上まで延びている。ｐ＋型のＢＷ領域２の中心部上の第
１のエピタキシャル層はｐ＋型の高濃度領域５に形成さ
れ、中心部だけｐ＋型のＢＷ領域が第２のエピタキシャ
ル層の表面まで延びたのと同じ構造になっている。この
ｐ＋型の高濃度領域５およびソース領域４上にはアルミ
ニウムがスパッタなどにより付着され、ソース電極８が
形成されている。この構造で、半導体基板１ａと第１お
よび第２のエピタキシャル層１ｂ、１ｃを合わせて半導
体基板として扱う。
【００１１】本発明による縦型二重拡散ＭＯＳＦＥＴは
このような構造になっており、動作領域Ａはｐ＋型のＢ
Ｗ領域２の上側に形成されており、ＢＷ領域２の外側に
形成する必要がないため、セルを小型に形成できる。た
とえば、図２の左側のＢ部および右側のＢ部が本発明に
より、ＢＷ領域上に形成されるため、１つのセルあたり
約10μm 縮少され、１つのチップに１万個のセルがある
チップでは１mm×１mmの面積の縮少が図れる。
このような構造になっており、動作領域Ａはｐ＋型のＢ
Ｗ領域２の上側に形成されており、ＢＷ領域２の外側に
形成する必要がないため、セルを小型に形成できる。た
とえば、図２の左側のＢ部および右側のＢ部が本発明に
より、ＢＷ領域上に形成されるため、１つのセルあたり
約10μm 縮少され、１つのチップに１万個のセルがある
チップでは１mm×１mmの面積の縮少が図れる。
【００１２】つぎに、この縦型のｎチャネル二重拡散Ｍ
ＯＳＦＥＴの製法について説明する。まず、ｎ＋型の半
導体基板１ａにｎ−の半導体結晶をエピタキシャル成長
して第１のエピタキシャル層１ｂを形成し、不純物を拡
散してｐ＋型のＢＷ領域２を形成する。具体例としては
ｎ＋型のシリコン半導体基板の表面にシラン（Ｓｉ
Ｈ4 ）ガスおよびドーパントガスとしてホスフィン（Ｐ
Ｈ3 ）をキャリヤガスと共に炉内に導入して1100〜1200
℃でエピタキシャル成長することによりｎ−型のシリコ
ン結晶層が成長し、第１のエピタキシャル層１ｂが形成
される。そののち、表面を二酸化ケイ素などでマスキン
グしてボロンの雰囲気のもとで、1100〜1200℃、約100
分間の熱処理をしてｐ＋型のＢＷ領域を形成する。
ＯＳＦＥＴの製法について説明する。まず、ｎ＋型の半
導体基板１ａにｎ−の半導体結晶をエピタキシャル成長
して第１のエピタキシャル層１ｂを形成し、不純物を拡
散してｐ＋型のＢＷ領域２を形成する。具体例としては
ｎ＋型のシリコン半導体基板の表面にシラン（Ｓｉ
Ｈ4 ）ガスおよびドーパントガスとしてホスフィン（Ｐ
Ｈ3 ）をキャリヤガスと共に炉内に導入して1100〜1200
℃でエピタキシャル成長することによりｎ−型のシリコ
ン結晶層が成長し、第１のエピタキシャル層１ｂが形成
される。そののち、表面を二酸化ケイ素などでマスキン
グしてボロンの雰囲気のもとで、1100〜1200℃、約100
分間の熱処理をしてｐ＋型のＢＷ領域を形成する。
【００１３】つぎに、前述の第１のエピタキシャル層１
ｂの形成と同じ条件で、第２のエピタキシャル層１ｃを
形成し、ＢＷ領域２の上の周囲にチャネル領域３を形成
し、さらにその上にソース領域４を形成する。
ｂの形成と同じ条件で、第２のエピタキシャル層１ｃを
形成し、ＢＷ領域２の上の周囲にチャネル領域３を形成
し、さらにその上にソース領域４を形成する。
【００１４】具体例としては、ＢＷ領域２の中心部上の
第２のエピタキシャル層１ｃの表面をマスキングし、ジ
ボラン（Ｂ2 Ｈ6 ）の雰囲気の下で1100〜1200℃、約10
0 分間の熱処理をすることによりｐ型領域であるチャネ
ル領域３を形成し、そののち、チャネル領域３の周囲で
動作領域Ａを形成すべき場所の表面をマスキングし、ホ
スフィン（ＰＨ3 ）ガスの雰囲気で900 〜1100℃、約20
分間の熱処理をしてｎ型のソース領域４を形成した。そ
ののち、ｐ＋型のＢＷ領域２の中心部の表面のマスクを
除去し、逆にその周囲をマスクしてｐ＋型のＢＷ領域２
の中心部の上の第２のエピタキシャル層１ｃにジボラン
（Ｂ2 Ｈ6 ）ガスの雰囲気で、約20分の熱処理をしてｐ
＋型の高濃度不純物領域５を形成した。
第２のエピタキシャル層１ｃの表面をマスキングし、ジ
ボラン（Ｂ2 Ｈ6 ）の雰囲気の下で1100〜1200℃、約10
0 分間の熱処理をすることによりｐ型領域であるチャネ
ル領域３を形成し、そののち、チャネル領域３の周囲で
動作領域Ａを形成すべき場所の表面をマスキングし、ホ
スフィン（ＰＨ3 ）ガスの雰囲気で900 〜1100℃、約20
分間の熱処理をしてｎ型のソース領域４を形成した。そ
ののち、ｐ＋型のＢＷ領域２の中心部の表面のマスクを
除去し、逆にその周囲をマスクしてｐ＋型のＢＷ領域２
の中心部の上の第２のエピタキシャル層１ｃにジボラン
（Ｂ2 Ｈ6 ）ガスの雰囲気で、約20分の熱処理をしてｐ
＋型の高濃度不純物領域５を形成した。
【００１５】つぎに少なくとも動作領域Ａ上をカバーす
るように絶縁膜７ａを介してゲート電極６を形成し、そ
の表面をさらに絶縁膜７ｂで覆い、ソース領域４および
高濃度不純物領域５の露出表面にソース電極８を形成
し、半導体基板１ａの裏面にドレイン電極９を形成す
る。
るように絶縁膜７ａを介してゲート電極６を形成し、そ
の表面をさらに絶縁膜７ｂで覆い、ソース領域４および
高濃度不純物領域５の露出表面にソース電極８を形成
し、半導体基板１ａの裏面にドレイン電極９を形成す
る。
【００１６】具体例としては、絶縁膜７ａとして二酸化
ケイ素膜を熱酸化により約0.1 μm形成し、アルミニウ
ムをスパッタ法で形成し、パターニングにより動作領域
Ａより外部に延びるように形成し、さらにその上に絶縁
膜７ｂとして二酸化ケイ素膜またはチッ化膜を形成し
た。つぎに、ソース領域４および高濃度不純物領域５の
表面の保護膜を腐蝕除去し、アルミニウムを全面にスパ
ッタ法で被着してソース電極８を形成した。そののち、
半導体基板の裏面に同様に金を蒸着してドレイン電極９
を形成した。
ケイ素膜を熱酸化により約0.1 μm形成し、アルミニウ
ムをスパッタ法で形成し、パターニングにより動作領域
Ａより外部に延びるように形成し、さらにその上に絶縁
膜７ｂとして二酸化ケイ素膜またはチッ化膜を形成し
た。つぎに、ソース領域４および高濃度不純物領域５の
表面の保護膜を腐蝕除去し、アルミニウムを全面にスパ
ッタ法で被着してソース電極８を形成した。そののち、
半導体基板の裏面に同様に金を蒸着してドレイン電極９
を形成した。
【００１７】前述の実施例では、ｐ＋型のＢＷ領域２の
中心部上の第２のエピタキシャル層１ｃには周囲をマス
クして表面から不純物を拡散して高濃度不純物領域５を
形成する例で説明したが、ｐ＋型のＢＷ領域２を形成後
ｐ＋型のＢＷ領域２の中心部にイオン注入法などでボロ
ンなどの不純物を打ち込み、一層高濃度のｐ＋領域を形
成しておけば、第２のエピタキシャル層１ｃをエピタキ
シャル成長で形成する際の熱処理により形成される第２
のエピタキシャル層１ｃに拡散して中心部をｐ＋の高濃
度不純物領域５を形成することもできる。また、この第
１のエピタキシャル層１ｂに導入した不純物を第２エピ
タキシャル層１ｃに逆拡散すると同時に、表面から別途
不純物を拡散する方法の両方を採用すれば、高濃度不純
物領域５の下側は第１エピタキシャル層１ｂに導入した
不純物からの拡散で形成され、高濃度不純物領域５の上
側は表面からの拡散により形成することができる。
中心部上の第２のエピタキシャル層１ｃには周囲をマス
クして表面から不純物を拡散して高濃度不純物領域５を
形成する例で説明したが、ｐ＋型のＢＷ領域２を形成後
ｐ＋型のＢＷ領域２の中心部にイオン注入法などでボロ
ンなどの不純物を打ち込み、一層高濃度のｐ＋領域を形
成しておけば、第２のエピタキシャル層１ｃをエピタキ
シャル成長で形成する際の熱処理により形成される第２
のエピタキシャル層１ｃに拡散して中心部をｐ＋の高濃
度不純物領域５を形成することもできる。また、この第
１のエピタキシャル層１ｂに導入した不純物を第２エピ
タキシャル層１ｃに逆拡散すると同時に、表面から別途
不純物を拡散する方法の両方を採用すれば、高濃度不純
物領域５の下側は第１エピタキシャル層１ｂに導入した
不純物からの拡散で形成され、高濃度不純物領域５の上
側は表面からの拡散により形成することができる。
【００１８】さらに、前述の実施例では、第１のエピタ
キシャル層形成後の拡散はｐ＋型のＢＷ領域２の形成の
みの例で説明したが、図１の波線で示したように、ゲー
ト電極６の形成部分の下側のエピタキシャル層にｎ＋型
の高濃度領域10を形成しておくと、トランジスタの抵抗
成分を下げることができる。すなわち、第１のエピタキ
シャル層１ｂを形成後リンのような不純物を部分的にイ
オン打込みするか、またはホスフィン（ＰＨ3 ）のよう
な雰囲気ガスのもとで拡散しておくことにより、第２の
エピタキシャル層１ｃを成長させる際に第１のエピタキ
シャル層１ｂおよび第２のエピタキシャル層１ｃを成長
させる際に第１のエピタキシャル層１ｂおよび第２のエ
ピタキシャル層１ｃにｎ＋型の高濃度領域10が形成され
る。その結果、ＦＥＴがＯＮのときソース領域４から動
作領域Ａを経て第２のエピタキシャル層１ｃ、第１のエ
ピタキシャル層１ｂおよび半導体基板１ａを通ってドレ
イン電極９とのあいだに電流が流れるが、抵抗成分の大
きいｎ−のエピタキシャル層においても高濃度領域を電
流が流れ、ＦＥＴのＯＮ時の低抵抗化を図ることができ
る。
キシャル層形成後の拡散はｐ＋型のＢＷ領域２の形成の
みの例で説明したが、図１の波線で示したように、ゲー
ト電極６の形成部分の下側のエピタキシャル層にｎ＋型
の高濃度領域10を形成しておくと、トランジスタの抵抗
成分を下げることができる。すなわち、第１のエピタキ
シャル層１ｂを形成後リンのような不純物を部分的にイ
オン打込みするか、またはホスフィン（ＰＨ3 ）のよう
な雰囲気ガスのもとで拡散しておくことにより、第２の
エピタキシャル層１ｃを成長させる際に第１のエピタキ
シャル層１ｂおよび第２のエピタキシャル層１ｃを成長
させる際に第１のエピタキシャル層１ｂおよび第２のエ
ピタキシャル層１ｃにｎ＋型の高濃度領域10が形成され
る。その結果、ＦＥＴがＯＮのときソース領域４から動
作領域Ａを経て第２のエピタキシャル層１ｃ、第１のエ
ピタキシャル層１ｂおよび半導体基板１ａを通ってドレ
イン電極９とのあいだに電流が流れるが、抵抗成分の大
きいｎ−のエピタキシャル層においても高濃度領域を電
流が流れ、ＦＥＴのＯＮ時の低抵抗化を図ることができ
る。
【００１９】このばあい、半導体基板１ａは高濃度不純
物で形成されているため、抵抗成分は小さく、半導体基
板１ａの裏面にドレイン電極９を形成して直ちに取り出
さなくても半導体基板１ａを経由してセルのなくなった
部分でエピタキシャル層の表面からドレイン電極をとり
出すことも可能であり、また、他の回路と共にＩＣ化す
ることも可能である。
物で形成されているため、抵抗成分は小さく、半導体基
板１ａの裏面にドレイン電極９を形成して直ちに取り出
さなくても半導体基板１ａを経由してセルのなくなった
部分でエピタキシャル層の表面からドレイン電極をとり
出すことも可能であり、また、他の回路と共にＩＣ化す
ることも可能である。
【００２０】以上説明した実施例では、ｎチャネルのＭ
ＯＳＦＥＴについて説明したが、ｐチャネルでも前述の
ｐ型とｎ型を逆にするだけで同様であることはいう迄も
ない。また、ソース領域とドレイン領域を逆に形成して
も同様である。
ＯＳＦＥＴについて説明したが、ｐチャネルでも前述の
ｐ型とｎ型を逆にするだけで同様であることはいう迄も
ない。また、ソース領域とドレイン領域を逆に形成して
も同様である。
【００２１】
【発明の効果】本発明によれば、第１の導電型の高濃度
不純物領域で形成したＢＷ領域の上に低濃度のチャネル
領域およびソースまたはドレイン領域を形成しているた
め、セルの横への広がりを抑えることができ、セルの小
型化、ひいてはチップの小型化を図れ、最近の電子機器
の小型化に対応できると共に、コストダウンにも寄与す
るという効果がある。
不純物領域で形成したＢＷ領域の上に低濃度のチャネル
領域およびソースまたはドレイン領域を形成しているた
め、セルの横への広がりを抑えることができ、セルの小
型化、ひいてはチップの小型化を図れ、最近の電子機器
の小型化に対応できると共に、コストダウンにも寄与す
るという効果がある。
【図１】本発明の一実施例であるｎチャネルの縦型二重
拡散ＭＯＳＦＥＴ部分の断面説明図である。
拡散ＭＯＳＦＥＴ部分の断面説明図である。
【図２】従来のｎチャネルの縦型二重拡散ＭＯＳＦＥＴ
部分の断面説明図である。
部分の断面説明図である。
１ａ 半導体基板 １ｂ 第１のエピタキシャル層 １ｃ 第２のエピタキシャル層 ２ ＢＷ領域 ３ チャネル領域 ４ ソース領域
Claims (4)
- 【請求項１】 第１の導電型の高濃度領域であるベース
ウェル領域を介して第２の導電型のソース領域およびド
レイン領域のそれぞれが半導体基板の表面側と裏面側の
いずれかに形成された縦型二重拡散ＭＯＳＦＥＴを有す
る半導体装置であって、 前記ベースウェル領域が前記半導体基板の内部に形成さ
れ、該ベースウェル領域の上で前記半導体基板の表面側
に第１の導電型のチャネル領域と第２の導電型のソース
領域またはドレイン領域が形成されてなる半導体装置。 - 【請求項２】 第２の導電型の高濃度半導体基板上に第
２の導電型の低濃度半導体結晶をエピタキシャル成長し
て第１のエピタキシャル層を形成し、第１のエピタキシ
ャル層の表面から第１の導電型不純物を導入してベース
ウェル領域を形成し、第１のエピタキシャル層上に第２
の導電型の低濃度半導体結晶をエピタキシャル成長して
第２のエピタキシャル層を形成し、第２のエピタキシャ
ル層の表面から第１の導電型の不純物領域および第２の
導電型の不純物領域を順次形成してそれぞれチャネル領
域およびソースまたはドレイン領域を形成してＭＯＳＦ
ＥＴを形成してなる半導体装置の製法。 - 【請求項３】 第１のエピタキシャル層に形成した前記
ベースウェル領域の中心部表面に該ベースウェル領域の
濃度よりさらに高濃度の第１の導電型不純物を導入し、
第２のエピタキシャル層形成の際に前記ベースウェル領
域に導入した高濃度の第１の導電型不純物の拡散により
第２のエピタキシャル層に高濃度の第１の導電型領域を
形成してなる請求項２記載の半導体装置の製法。 - 【請求項４】 第１のエピタキシャル層形成後、前記ベ
ースウェル領域の周囲の少なくとも一部に前記ベースウ
ェル領域とは区画して第２の導電型の高濃度不純物領域
を形成したのちに第２のエピタキシャル層を形成してな
る請求項２記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082536A JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082536A JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283704A true JPH05283704A (ja) | 1993-10-29 |
Family
ID=13777233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4082536A Pending JPH05283704A (ja) | 1992-04-04 | 1992-04-04 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213598A (ja) * | 1994-10-04 | 1996-08-20 | Siemens Ag | 電界効果により制御可能の半導体デバイス |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
-
1992
- 1992-04-04 JP JP4082536A patent/JPH05283704A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213598A (ja) * | 1994-10-04 | 1996-08-20 | Siemens Ag | 電界効果により制御可能の半導体デバイス |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
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