JPH05283675A - サイリスタ - Google Patents
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- JPH05283675A JPH05283675A JP4105674A JP10567492A JPH05283675A JP H05283675 A JPH05283675 A JP H05283675A JP 4105674 A JP4105674 A JP 4105674A JP 10567492 A JP10567492 A JP 10567492A JP H05283675 A JPH05283675 A JP H05283675A
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- Japan
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- thyristor
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- emitter layer
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- 239000000969 carrier Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】本発明は、寄生素子のラッチアップを防止し、
確実にターンオフできるサイリスタを提供することを目
的とする。 【構成】pnpn構造を形成するpエミッタ層2,nベ
−ス層3,pベ−ス層4及びnエミッタ層5と、pエミ
ッタ層2に設けられたカソード電極1と、pベース層4
に設けられたアノード電極8と、nエミッタ層5からキ
ャリアをpベース層4を介してnベース層3に注入する
のMOSトランジスタTr2と、n型エミッタ層5に接
合し、且つカソード電極1に接触しないn層6と、n層
6にpチャネルを形成してアノード電極8とnエミッタ
層5とを電気的に接続し、n型エミッタ層5にキャリア
を注入するMOSトランジスタTr1とを有する。
確実にターンオフできるサイリスタを提供することを目
的とする。 【構成】pnpn構造を形成するpエミッタ層2,nベ
−ス層3,pベ−ス層4及びnエミッタ層5と、pエミ
ッタ層2に設けられたカソード電極1と、pベース層4
に設けられたアノード電極8と、nエミッタ層5からキ
ャリアをpベース層4を介してnベース層3に注入する
のMOSトランジスタTr2と、n型エミッタ層5に接
合し、且つカソード電極1に接触しないn層6と、n層
6にpチャネルを形成してアノード電極8とnエミッタ
層5とを電気的に接続し、n型エミッタ層5にキャリア
を注入するMOSトランジスタTr1とを有する。
Description
【0001】
【産業上の利用分野】本発明は、サイリスタに係り、特
に絶縁ゲート構造を有するGTOサイリスタの改良に関
する。
に絶縁ゲート構造を有するGTOサイリスタの改良に関
する。
【0002】
【従来の技術】従来よりGTOサイリスタのターンオフ
は、電流駆動の駆動装置を用いてpベース層に直接取り
付けられたゲート電極から素子内の電流を引き出すこと
で行なっていた。しかし、この方式は電流駆動であるの
で、大電力を扱うゲート回路等が必要となる。このた
め、駆動装置が大型化するという問題があった。
は、電流駆動の駆動装置を用いてpベース層に直接取り
付けられたゲート電極から素子内の電流を引き出すこと
で行なっていた。しかし、この方式は電流駆動であるの
で、大電力を扱うゲート回路等が必要となる。このた
め、駆動装置が大型化するという問題があった。
【0003】そこで、EST(Emitter Switched Tyhri
stor)などの絶縁ゲート構造を有する電圧制御型のGT
Oサイリスタが提案された。
stor)などの絶縁ゲート構造を有する電圧制御型のGT
Oサイリスタが提案された。
【0004】図19は、従来のESTの構造を示す素子
断面図である。
断面図である。
【0005】このESTは、nベース層83と、このn
ベース層83の一方の表面に形成されたpエミッタ層8
2と、このpエミッタ層82に設けられたアノード電極
81と、上記nベース層83の他方の表面に選択的に形
成されたpベース層84と、このpベース層84の表面
に選択的に形成されたnエミッタ層85とを有し、これ
ら半導体層82〜85は、サイリスタのpnpn構造を
形成している。
ベース層83の一方の表面に形成されたpエミッタ層8
2と、このpエミッタ層82に設けられたアノード電極
81と、上記nベース層83の他方の表面に選択的に形
成されたpベース層84と、このpベース層84の表面
に選択的に形成されたnエミッタ層85とを有し、これ
ら半導体層82〜85は、サイリスタのpnpn構造を
形成している。
【0006】また、pベース層84の表面にはp+ 層8
6とn+ 層87とが隣り合って形成されており、p+ 層
86の表面からn+ 層87の表面にかけてはカソード電
極88が設けられている。また、n+ 層87とnエミッ
タ層85との間のpベース層84上にはゲート酸化膜8
9を介してゲート電極90が設けられている。即ち、p
ベース層84,nエミッタ層85,n+ 層87,ゲート
酸化膜89及びゲート電極90により、nチャネルのM
OSトランジスタTr1が構成されている。
6とn+ 層87とが隣り合って形成されており、p+ 層
86の表面からn+ 層87の表面にかけてはカソード電
極88が設けられている。また、n+ 層87とnエミッ
タ層85との間のpベース層84上にはゲート酸化膜8
9を介してゲート電極90が設けられている。即ち、p
ベース層84,nエミッタ層85,n+ 層87,ゲート
酸化膜89及びゲート電極90により、nチャネルのM
OSトランジスタTr1が構成されている。
【0007】同様に、nエミッタ層85,pベース層8
4及びnベース層83の表面には絶縁膜91を介してゲ
ート電極92が設けられており、これらによりnチャネ
ルのMOSトランジスタTr2が形成されている。
4及びnベース層83の表面には絶縁膜91を介してゲ
ート電極92が設けられており、これらによりnチャネ
ルのMOSトランジスタTr2が形成されている。
【0008】このように構成されたGTOサイリスタを
ターンオンするには、アノード端子A,カソードKにそ
れぞれ正電圧,負電圧を与えた状態で、ゲート電極端子
Gに正電圧を与える。
ターンオンするには、アノード端子A,カソードKにそ
れぞれ正電圧,負電圧を与えた状態で、ゲート電極端子
Gに正電圧を与える。
【0009】このような電圧が印加されると、n+ 層8
7とnエミッタ層85との間のpベース層84の表面に
nチャネルch1が形成され、nエミッタ層85とnベ
ース83との間のpベース層84の表面にnチャネルc
h2が形成されるため、n+層87から電子がnチャネ
ルch1を通ってnエミッタ層85に流れ、nエミッタ
層85から電子がnチャネルch2を通ってnベース層
83に流れる。
7とnエミッタ層85との間のpベース層84の表面に
nチャネルch1が形成され、nエミッタ層85とnベ
ース83との間のpベース層84の表面にnチャネルc
h2が形成されるため、n+層87から電子がnチャネ
ルch1を通ってnエミッタ層85に流れ、nエミッタ
層85から電子がnチャネルch2を通ってnベース層
83に流れる。
【0010】即ち、pエミッタ層82,nベース層83
及びpベース層84で構成されたトランジスタにベース
電流が流れる。
及びpベース層84で構成されたトランジスタにベース
電流が流れる。
【0011】また、pエミッタ層82のホールはnベー
ス層83を通ってpベース84に流れる。
ス層83を通ってpベース84に流れる。
【0012】即ち、nベース層83,pベース層84及
びnエミッタ層85で構成されたトランジスタにベース
電流が流れる。
びnエミッタ層85で構成されたトランジスタにベース
電流が流れる。
【0013】この結果、pエミッタ層82,nベース層
83及びpベース層84で構成されたトランジスタと、
nベース層83,pベース層84及びnエミッタ層85
で構成されたトランジスタとが互いのコレクタ電流を増
幅し合いターンオンする。
83及びpベース層84で構成されたトランジスタと、
nベース層83,pベース層84及びnエミッタ層85
で構成されたトランジスタとが互いのコレクタ電流を増
幅し合いターンオンする。
【0014】一方、ターンオフにするには、ゲート端子
Gに負電圧を与えてMOSトランジスタTr1をオフに
して、nエミッタ層85への電子の供給を止めれば良
い。
Gに負電圧を与えてMOSトランジスタTr1をオフに
して、nエミッタ層85への電子の供給を止めれば良
い。
【0015】しかしながら、この種のサイリスタには次
のような問題あった。
のような問題あった。
【0016】即ち、ホール電流がpベース層84,n+
層87を通ってカソード電極88に流入されるため、p
ベース層84の有する抵抗によりpベース層84に電圧
降下が生じる。
層87を通ってカソード電極88に流入されるため、p
ベース層84の有する抵抗によりpベース層84に電圧
降下が生じる。
【0017】この電圧降下により、n+ 層87とpベー
ス層84とが順バイアスされ、n+層87から電子がp
ベース層84を通ってnベース層83に注入される。こ
のため、n+ 層87,pベース層84,nベース層83
及びpエミッタ層82で構成された寄生サイリスタがラ
ッチアップしてターンオフが不可能になるという問題が
あった。
ス層84とが順バイアスされ、n+層87から電子がp
ベース層84を通ってnベース層83に注入される。こ
のため、n+ 層87,pベース層84,nベース層83
及びpエミッタ層82で構成された寄生サイリスタがラ
ッチアップしてターンオフが不可能になるという問題が
あった。
【0018】更に、上記電圧降下の発生により、n+ 層
87,pベース層84及びnエミッタ層85で構成され
た寄生トランジスタがオンし、nエミッタ層85に電子
が注入される結果、pエミッタ層82,nベース層83
pベース層84及びnエミッタ層85で構成された本来
のサイリスタが動作し続けるという問題もあった。
87,pベース層84及びnエミッタ層85で構成され
た寄生トランジスタがオンし、nエミッタ層85に電子
が注入される結果、pエミッタ層82,nベース層83
pベース層84及びnエミッタ層85で構成された本来
のサイリスタが動作し続けるという問題もあった。
【0019】
【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート構造のGTOサイリスタでは、ターンオフする
際に、素子内のホールがpベース層,n+ 層を介してカ
ソード電極に排出されるため、寄生サイリスタや寄生ト
ランジスタが動作してターンオフが妨げられるという問
題あった。
縁ゲート構造のGTOサイリスタでは、ターンオフする
際に、素子内のホールがpベース層,n+ 層を介してカ
ソード電極に排出されるため、寄生サイリスタや寄生ト
ランジスタが動作してターンオフが妨げられるという問
題あった。
【0020】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、寄生素子の動作を防止
し、確実にターンオフできるサイリスタを提供すること
にある。
ので、その目的とするところは、寄生素子の動作を防止
し、確実にターンオフできるサイリスタを提供すること
にある。
【0021】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のサイリスタは、pnpn構造を形成する
第1導電型エミッタ層,第2導電型ベ−ス層,第1導電
型ベ−ス層及び第2導電型エミッタ層と、前記第1導電
型エミッタ層の電位を調整するための第1の主電極と、
前記第1導電型ベース層の電位を調整するための第2の
主電極と、第1導電型ベース層の表面の前記第2導電型
ベ−ス層と前記第2導電型エミッタ層との間の第2導電
型チャネルとなる領域上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第2導電型エミッタ層に接合
し、且つ前記第2の主電極に接触しない第2導電型半導
体層と、この第2導電型半導体層に第1導電型チャネル
を形成して前記第2の主電極と前記第2導電型エミッタ
層とを電気的に接続し、前記第2導電型エミッタ層にキ
ャリアを注入する手段とを備えたことを特徴とする。
めに、本発明のサイリスタは、pnpn構造を形成する
第1導電型エミッタ層,第2導電型ベ−ス層,第1導電
型ベ−ス層及び第2導電型エミッタ層と、前記第1導電
型エミッタ層の電位を調整するための第1の主電極と、
前記第1導電型ベース層の電位を調整するための第2の
主電極と、第1導電型ベース層の表面の前記第2導電型
ベ−ス層と前記第2導電型エミッタ層との間の第2導電
型チャネルとなる領域上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第2導電型エミッタ層に接合
し、且つ前記第2の主電極に接触しない第2導電型半導
体層と、この第2導電型半導体層に第1導電型チャネル
を形成して前記第2の主電極と前記第2導電型エミッタ
層とを電気的に接続し、前記第2導電型エミッタ層にキ
ャリアを注入する手段とを備えたことを特徴とする。
【0022】
【作用】本発明のサイリスタでは、第2導電型半導体層
が第2の主電極に接触していないので、ターンオフの際
に第1導電型ベース層と第2導電型半導体層との間に順
バイアス電圧が与えれて第2導電型半導体層からキャリ
アが流れるということはない。
が第2の主電極に接触していないので、ターンオフの際
に第1導電型ベース層と第2導電型半導体層との間に順
バイアス電圧が与えれて第2導電型半導体層からキャリ
アが流れるということはない。
【0023】したがって、寄生トランジスタや寄生トラ
ンジスタが動作することがないので、確実にターンオフ
できる。
ンジスタが動作することがないので、確実にターンオフ
できる。
【0024】また、第2の主電極は第2導電型半導体層
に形成された第1導電型チャネルを介して第2導電型エ
ミッタ層に電気的に接続できるので、第2導電型エミッ
タ層に電流を供給できる。
に形成された第1導電型チャネルを介して第2導電型エ
ミッタ層に電気的に接続できるので、第2導電型エミッ
タ層に電流を供給できる。
【0025】したがって、第2導電型半導体層が第2の
主電極に接触していなくてもターンオンできる。
主電極に接触していなくてもターンオンできる。
【0026】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【0027】図1は、本発明の第1の実施例に係るGT
Oサイリスタ(EST)の平面図であり、図2は、図1
のGTOサイリスタのA−A´断面図である。
Oサイリスタ(EST)の平面図であり、図2は、図1
のGTOサイリスタのA−A´断面図である。
【0028】このGTOサイリスタは、従来のそれと同
様に、nベース層3と、このnベース層3の一方の表面
に拡散形成されたpエミッタ層2と、このpエミッタ層
2に設けれたアノード電極1と、nベース層3の他方の
表面に選択的に拡散形成されたpベース層4と、このp
ベース層4の表面に選択的に拡散形成されたnエミッタ
層5とからなるpnpn構造を有している。
様に、nベース層3と、このnベース層3の一方の表面
に拡散形成されたpエミッタ層2と、このpエミッタ層
2に設けれたアノード電極1と、nベース層3の他方の
表面に選択的に拡散形成されたpベース層4と、このp
ベース層4の表面に選択的に拡散形成されたnエミッタ
層5とからなるpnpn構造を有している。
【0029】pベース層4の表面にはnエミッタ層5に
接合するチャネル形成用のn層6が形成されている。こ
のn層6の表面からnエミッタ層5の表面にかけてはp
+ 層7が形成されている。また、pベース層4の表面に
はカソード電極8が設けられており、このカソード電極
8の隣には、pチャネルのMOSトランジスタTr1a
が形成されている。このMOSトランジスタTr1a
は、pベース層4と、n層6と、p+ 層7と、これら半
導体層4,6,7上にゲート酸化膜91 を介して設けら
れたゲート電極101 とで構成されている。なお、nエ
ミッタ層5とpベース層4との間の耐圧はMOSトラン
ジスタTr1aのしきい値電圧より高く設定されてい
る。
接合するチャネル形成用のn層6が形成されている。こ
のn層6の表面からnエミッタ層5の表面にかけてはp
+ 層7が形成されている。また、pベース層4の表面に
はカソード電極8が設けられており、このカソード電極
8の隣には、pチャネルのMOSトランジスタTr1a
が形成されている。このMOSトランジスタTr1a
は、pベース層4と、n層6と、p+ 層7と、これら半
導体層4,6,7上にゲート酸化膜91 を介して設けら
れたゲート電極101 とで構成されている。なお、nエ
ミッタ層5とpベース層4との間の耐圧はMOSトラン
ジスタTr1aのしきい値電圧より高く設定されてい
る。
【0030】一方、nベース層3の表面からpベース層
4,エミッタ層5の表面にかけてはMOSトランジスタ
Tr2aが形成されている。このMOSトランジスタT
r2aは、nベース層3と、pベース層4と、エミッタ
層5と、これら半導体層3,4,5上にゲート酸化膜9
2 を介して設けられたゲート電極102 とで構成されて
いる。
4,エミッタ層5の表面にかけてはMOSトランジスタ
Tr2aが形成されている。このMOSトランジスタT
r2aは、nベース層3と、pベース層4と、エミッタ
層5と、これら半導体層3,4,5上にゲート酸化膜9
2 を介して設けられたゲート電極102 とで構成されて
いる。
【0031】また、アノード電極1,カソード電極8,
ゲート電極91 ,ゲート電極92 ,nエミッタ層5には
それぞれアノード端子A,カソード端子K,ゲート端子
G1,ゲート端子G2 ,フローティング電極11が設け
られている。
ゲート電極91 ,ゲート電極92 ,nエミッタ層5には
それぞれアノード端子A,カソード端子K,ゲート端子
G1,ゲート端子G2 ,フローティング電極11が設け
られている。
【0032】このように構成されたGTOサイリスタを
ターンオンするためには、アノード端子Aに正電圧,カ
ソード端子Kに負電圧を与えた状態で、ゲート端子G1
にカソード電圧に対して負電圧,ゲート端子G2 にカソ
ード電圧に対して正電圧を与える。
ターンオンするためには、アノード端子Aに正電圧,カ
ソード端子Kに負電圧を与えた状態で、ゲート端子G1
にカソード電圧に対して負電圧,ゲート端子G2 にカソ
ード電圧に対して正電圧を与える。
【0033】このような電圧が与えられると、カソード
電極8がn層6に形成されたpチャネル,p+ 層7を介
してフローティング電極11に電気的に接続される。
電極8がn層6に形成されたpチャネル,p+ 層7を介
してフローティング電極11に電気的に接続される。
【0034】また、pベース層4の表面に形成されたn
チャネルを介してnエミッタ層5からnベース層3に電
子が注入される。このような電子の流れは、pエミッタ
層2,nベース層3及びpベース層4で構成されたトラ
ンジスタのベース電流として働く。
チャネルを介してnエミッタ層5からnベース層3に電
子が注入される。このような電子の流れは、pエミッタ
層2,nベース層3及びpベース層4で構成されたトラ
ンジスタのベース電流として働く。
【0035】このベース電流によりpエミッタ層2から
pベース層4にホールが流れる。このようなホールの流
れは、nベース層3,pベース層4及びnエミッタ層5
とで構成されたトランジスタのベース電流として働く。
pベース層4にホールが流れる。このようなホールの流
れは、nベース層3,pベース層4及びnエミッタ層5
とで構成されたトランジスタのベース電流として働く。
【0036】このベース電流によりnエミッタ層5から
nベース層3に電子が流れる。このような電子の流れ
は、pエミッタ層2,nベース層及びpベース層4で構
成されたトランジスタのベース電流として働く。即ち、
n層6に形成されたチャネルを介して流れる正孔がフロ
ーティング電極11によりキャリア変換が行なわれ、n
エミッタ層5に電子が供給され、MOSトランジスタT
r2aのチャネルを介してnベース層3に電子が供給さ
れる。
nベース層3に電子が流れる。このような電子の流れ
は、pエミッタ層2,nベース層及びpベース層4で構
成されたトランジスタのベース電流として働く。即ち、
n層6に形成されたチャネルを介して流れる正孔がフロ
ーティング電極11によりキャリア変換が行なわれ、n
エミッタ層5に電子が供給され、MOSトランジスタT
r2aのチャネルを介してnベース層3に電子が供給さ
れる。
【0037】このようなキャリアの流れにより、pエミ
ッタ層2,nベース層3及びpベース層4で構成された
トランジスタとnベース層3,pベース層4及びnエミ
ッタ層5で構成されたトランジスタとが互いにコレクタ
電流を増幅し合ってターンオンする。
ッタ層2,nベース層3及びpベース層4で構成された
トランジスタとnベース層3,pベース層4及びnエミ
ッタ層5で構成されたトランジスタとが互いにコレクタ
電流を増幅し合ってターンオンする。
【0038】なお、ターンオンした後は、MOSトラン
ジスタTr2のゲート電圧は耐圧の範囲で任意に選ぶこ
とができる。
ジスタTr2のゲート電圧は耐圧の範囲で任意に選ぶこ
とができる。
【0039】一方、ターンオフする場合には、ゲート端
子G1 にカソード電圧に対して正電圧を与える。
子G1 にカソード電圧に対して正電圧を与える。
【0040】このよな電圧が与えられると、n層6に形
成されたpチャネルが消滅し、フローティング電極11
からnエミッタ層5への電子の供給が停止する。この結
果、nベース層3,pベース層4及びnエミッタ層5で
構成されたトランジスタにベース電流が流れなくなり、
ターンオフする。
成されたpチャネルが消滅し、フローティング電極11
からnエミッタ層5への電子の供給が停止する。この結
果、nベース層3,pベース層4及びnエミッタ層5で
構成されたトランジスタにベース電流が流れなくなり、
ターンオフする。
【0041】また、カソード電極8にはn層6が接続さ
れていないので、寄生トランジスタや寄生サイリスタは
存在しない。したがって、ラッチアップによってターン
オフが不可能になるという問題は生じない。
れていないので、寄生トランジスタや寄生サイリスタは
存在しない。したがって、ラッチアップによってターン
オフが不可能になるという問題は生じない。
【0042】かくして本実施例によれば、素子内のホー
ル電流により、寄生トランジスタや寄生サイリスタが動
作することがないので、ターンオフ能力の高いGTOサ
イリスタが得られる。
ル電流により、寄生トランジスタや寄生サイリスタが動
作することがないので、ターンオフ能力の高いGTOサ
イリスタが得られる。
【0043】図3は、図1のGTOサイリスタの変形例
を示す平面図で、電極等のパターンを変えたものであ
り、図4は、図3のGTOサイリスタの断面図で、同図
(a)は図3のGTOサイリスタのB−B´断面図、同
図(b)は図3のGTOサイリスタのC−C´断面図で
ある。また、図5は、図1のGTOサイリスタの他の変
形例で、電極等のパターンをストライプ状としたもので
ある。なお、同心円状のパターンでも良い。
を示す平面図で、電極等のパターンを変えたものであ
り、図4は、図3のGTOサイリスタの断面図で、同図
(a)は図3のGTOサイリスタのB−B´断面図、同
図(b)は図3のGTOサイリスタのC−C´断面図で
ある。また、図5は、図1のGTOサイリスタの他の変
形例で、電極等のパターンをストライプ状としたもので
ある。なお、同心円状のパターンでも良い。
【0044】図6は、本発明の第2の実施例に係るGT
Oサイリスタの構造を示す素子断面図である。
Oサイリスタの構造を示す素子断面図である。
【0045】本実施例のGTOサイリスタが先の実施例
のそれと異なる点は、pベース層に濃度差を設け、濃度
が低いp- ベース層4aの表面にn層6を形成したこと
にある。
のそれと異なる点は、pベース層に濃度差を設け、濃度
が低いp- ベース層4aの表面にn層6を形成したこと
にある。
【0046】このような構成でも先の実施例と同様な効
果が得られるのは勿論のこと、先の実施例に比べてn層
6の形成が容易になる。即ち、MOSトランジスタTr
1のしきい値電圧に合ったn層6が容易に得られる。
果が得られるのは勿論のこと、先の実施例に比べてn層
6の形成が容易になる。即ち、MOSトランジスタTr
1のしきい値電圧に合ったn層6が容易に得られる。
【0047】なお、p- ベース層4aとカソード電極8
とをオーミックコンタクトするために、カソード電極8
の下部のベース層4aの表面には高濃度のp+ 層12が
形成されている。
とをオーミックコンタクトするために、カソード電極8
の下部のベース層4aの表面には高濃度のp+ 層12が
形成されている。
【0048】図7は、本発明の第3の実施例に係るGT
Oサイリスタの平面図であり、図8は、図7のGTOサ
イリスタの断面図で、同図(a)は、図7のGTOサイ
リスタのD−D´断面図,同図(b)は、図7のGTO
サイリスタのE−E´断面図、同図(c)は、図4のG
TOサイリスタのF−F´断面図であり、また、図9
は、本実施例のGTOサイリスタの一部を切欠して示す
斜視図である。
Oサイリスタの平面図であり、図8は、図7のGTOサ
イリスタの断面図で、同図(a)は、図7のGTOサイ
リスタのD−D´断面図,同図(b)は、図7のGTO
サイリスタのE−E´断面図、同図(c)は、図4のG
TOサイリスタのF−F´断面図であり、また、図9
は、本実施例のGTOサイリスタの一部を切欠して示す
斜視図である。
【0049】nベース層23の一方の表面にはpエミッ
タ層22が拡散形成され、このpエミッタ層22にはア
ノード電極21が設けられている。また、nベース層2
3の他方の表面にはpベース層24が拡散形成され、こ
のpベース層24の表面にはnエミッタ層25と、この
nエミッタ層25に接合したn層26が拡散形成されて
いる。このn層26の表面には高濃度のp+ 層27が形
成されている。また、n層26の表面からnエミッタ層
25の表面にかけて高濃度のp+ 層28が拡散形成され
ている。このp+ 層28と上記p+ 層27との間のn層
26はpチャネルとなる部分で、この上にはゲート酸化
膜301 を介してゲート電極311 が形成されている。
即ち、これら半導体層26,27,28と、ゲート酸化
301 及びゲート電極311 によりMOSトランジスタ
Tr1bが構成されている。
タ層22が拡散形成され、このpエミッタ層22にはア
ノード電極21が設けられている。また、nベース層2
3の他方の表面にはpベース層24が拡散形成され、こ
のpベース層24の表面にはnエミッタ層25と、この
nエミッタ層25に接合したn層26が拡散形成されて
いる。このn層26の表面には高濃度のp+ 層27が形
成されている。また、n層26の表面からnエミッタ層
25の表面にかけて高濃度のp+ 層28が拡散形成され
ている。このp+ 層28と上記p+ 層27との間のn層
26はpチャネルとなる部分で、この上にはゲート酸化
膜301 を介してゲート電極311 が形成されている。
即ち、これら半導体層26,27,28と、ゲート酸化
301 及びゲート電極311 によりMOSトランジスタ
Tr1bが構成されている。
【0050】p+ 層27の表面にはカソード電極291
が設けられており、このカソード電極291 は、MOS
トランジスタTr1bがオンのときにnエミッタ層25
上に設けられたフローティング電極32と電気的に接続
されるようになっている。一方、pベース層24にはタ
ーンオフの際に素子内のホールを排出するためのカソー
ド電極292 が設けられている。このカソード電極29
2 の長手方向は、カソード電極291 のそれに垂直であ
る。また、nベース23層の表面からpベース層24,
nエミッタ25の表面にかけてはゲート酸化膜302 を
介してゲート電極312 が設けられており、これらによ
りMOSトランジスタTr2bが構成されている。
が設けられており、このカソード電極291 は、MOS
トランジスタTr1bがオンのときにnエミッタ層25
上に設けられたフローティング電極32と電気的に接続
されるようになっている。一方、pベース層24にはタ
ーンオフの際に素子内のホールを排出するためのカソー
ド電極292 が設けられている。このカソード電極29
2 の長手方向は、カソード電極291 のそれに垂直であ
る。また、nベース23層の表面からpベース層24,
nエミッタ25の表面にかけてはゲート酸化膜302 を
介してゲート電極312 が設けられており、これらによ
りMOSトランジスタTr2bが構成されている。
【0051】このように構成されたGTOサイリスタで
も、カソード291 ,292 にn層26が電気的に接続
されていないため、ターンオフの際にpベース層24に
ホールが流れても、寄生トランジスタや寄生サイリスタ
が動作してターンオフが妨げられるという問題は生じな
い。また、本実施例によれば、単位面積辺のチャネル数
を多くすることができるので、先の実施例に比べてチャ
ネル部分の電圧降下が小さくて済む。
も、カソード291 ,292 にn層26が電気的に接続
されていないため、ターンオフの際にpベース層24に
ホールが流れても、寄生トランジスタや寄生サイリスタ
が動作してターンオフが妨げられるという問題は生じな
い。また、本実施例によれば、単位面積辺のチャネル数
を多くすることができるので、先の実施例に比べてチャ
ネル部分の電圧降下が小さくて済む。
【0052】図10は、本発明の第4の実施例に係るG
TOサイリスタの構造を示す素子断面図である。
TOサイリスタの構造を示す素子断面図である。
【0053】本実施例のGTOサイリスタが第3の実施
例のそれと異なる点は、チャネル形成用のカソード電極
291 とホール排出用のカソード電極292 とが同じ方
向に形成され、nエミッタ層251 ,252 ,253 が
カソード電極291 ,292と平行にストライプ状に形
成されていることにある。
例のそれと異なる点は、チャネル形成用のカソード電極
291 とホール排出用のカソード電極292 とが同じ方
向に形成され、nエミッタ層251 ,252 ,253 が
カソード電極291 ,292と平行にストライプ状に形
成されていることにある。
【0054】このように構成されたGTOサイリスタで
も先の実施例と同様な効果が得られるのは勿論のこと、
右に行くほどチャネル当りのnエミッタ層251 ,25
2 ,253 の幅を広くすることにより、つまり、nエミ
ッタ幅/チャネル数或いはnエミッタ面積/チャネル長
をゲート端子G2 に近づくにつれ大きくすることによ
り、先の実施例に比べてpベース層24に電子を均一に
注入できるという利点がある。
も先の実施例と同様な効果が得られるのは勿論のこと、
右に行くほどチャネル当りのnエミッタ層251 ,25
2 ,253 の幅を広くすることにより、つまり、nエミ
ッタ幅/チャネル数或いはnエミッタ面積/チャネル長
をゲート端子G2 に近づくにつれ大きくすることによ
り、先の実施例に比べてpベース層24に電子を均一に
注入できるという利点がある。
【0055】図11は、本発明の第5の実施例に係るG
TOサイリスタの平面図であり、図12は、図11のG
TOサイリスタのG−G´断面図である。これは本発明
をSIサイリスタと呼ばれているGTOサイリスタに適
用した例である。
TOサイリスタの平面図であり、図12は、図11のG
TOサイリスタのG−G´断面図である。これは本発明
をSIサイリスタと呼ばれているGTOサイリスタに適
用した例である。
【0056】このGTOサイリスタは、nベース43層
と、このnベース層43の一方の表面に拡散形成された
pエミッタ層42と、このpエミッタ層42に設けれた
アノード電極41と、nベース層43の他方の表面に拡
散形成されたpベース層44と、このpベース層44の
間のnベース層43の表面に形成されたn層45と、こ
のn層45に拡散形成されたエミッタ層46とを有して
いる。
と、このnベース層43の一方の表面に拡散形成された
pエミッタ層42と、このpエミッタ層42に設けれた
アノード電極41と、nベース層43の他方の表面に拡
散形成されたpベース層44と、このpベース層44の
間のnベース層43の表面に形成されたn層45と、こ
のn層45に拡散形成されたエミッタ層46とを有して
いる。
【0057】pベース層44とnエミッタ層46とは直
接には接触しておらず、MOSトランジスタTr1cを
介して間接的に繋がっている。このMOSトランジスタ
Tr1cは、pベース層44と、n層45の表面からn
エミッタ層46の表面にかけて拡散形成されたp+ 層4
7と、これら半導体層44,45,47上にゲート酸化
膜49を介して形成されたゲート電極50とで構成され
ている。
接には接触しておらず、MOSトランジスタTr1cを
介して間接的に繋がっている。このMOSトランジスタ
Tr1cは、pベース層44と、n層45の表面からn
エミッタ層46の表面にかけて拡散形成されたp+ 層4
7と、これら半導体層44,45,47上にゲート酸化
膜49を介して形成されたゲート電極50とで構成され
ている。
【0058】また、pベース層44,nエミッタ層46
上にはそれぞれカソード電極48,フローティング電極
51が設けられ、そしてアノード電極41,カソード電
極48,ゲート電極50にはそれぞれアノード端子A,
カソード端子K,ゲート端子Gが設けられている。
上にはそれぞれカソード電極48,フローティング電極
51が設けられ、そしてアノード電極41,カソード電
極48,ゲート電極50にはそれぞれアノード端子A,
カソード端子K,ゲート端子Gが設けられている。
【0059】このように構成されたGTOサイリスタを
ターンオンするには、アノード端子A,カソード端子K
にそれぞれ正電圧,負電圧を与えた状態で、ゲート端子
Gにカソード電圧に対して負電圧を与える。
ターンオンするには、アノード端子A,カソード端子K
にそれぞれ正電圧,負電圧を与えた状態で、ゲート端子
Gにカソード電圧に対して負電圧を与える。
【0060】このような電圧が与えられると、ゲート電
極50の下部のn層45にpチャネルが形成され、この
pチャネルを介してpベース層44がnエミッタ層46
に繋がれると共に、カソード電極48がフローティング
電極51に繋がれる。この結果、pチャネルを通ってエ
ミッタ層46に電流が供給され、nエミッタ層46から
電子がnベース層43に注入されて、GTOサイリスタ
がターンオンする。
極50の下部のn層45にpチャネルが形成され、この
pチャネルを介してpベース層44がnエミッタ層46
に繋がれると共に、カソード電極48がフローティング
電極51に繋がれる。この結果、pチャネルを通ってエ
ミッタ層46に電流が供給され、nエミッタ層46から
電子がnベース層43に注入されて、GTOサイリスタ
がターンオンする。
【0061】また、ターンオフするには、ゲート端子G
に正電圧を与える。
に正電圧を与える。
【0062】このような電圧が与えられると、エミッタ
層46への電流の供給が中断されると共に、pベース層
44から空乏層が発達して隣り合うpベース層44間で
ピンチオフが生じ、GTOサイリスタがターンオフす
る。
層46への電流の供給が中断されると共に、pベース層
44から空乏層が発達して隣り合うpベース層44間で
ピンチオフが生じ、GTOサイリスタがターンオフす
る。
【0063】このように構成されたGTOサイリスタで
も、寄生トランジスタや寄生サイリスタが動作しないの
で先の実施例と同様な効果が得られるのは勿論のこと、
nエミッタ層46とnベース層43とが直接接合してい
る構成になっているので、ターンオンの際にnエミッタ
層46から電子をnベース層43に注入するためのMO
Sトランジスタを設ける必要がないという利点がある。
も、寄生トランジスタや寄生サイリスタが動作しないの
で先の実施例と同様な効果が得られるのは勿論のこと、
nエミッタ層46とnベース層43とが直接接合してい
る構成になっているので、ターンオンの際にnエミッタ
層46から電子をnベース層43に注入するためのMO
Sトランジスタを設ける必要がないという利点がある。
【0064】図13,図14は、図12のGTOサイリ
スタの変形例である。図13のGTOサイリスタのH−
H´断面図及び図14のGTOサイリスタのI−I´断
面図は図13のG−G´断面図と同じである。
スタの変形例である。図13のGTOサイリスタのH−
H´断面図及び図14のGTOサイリスタのI−I´断
面図は図13のG−G´断面図と同じである。
【0065】図13のGTOサイリスタは、nエミッタ
層46等のパターンをストライプ状にした例である。ま
た、図14のGTOサイリスタは、nエミッタ層46の
パターンを外側に形成した例である。この場合、正方形
のパターンを区分するnエミッタ層46の幅を図13の
それの半分にしてある。これによってpベース層44間
の距離を短くなり、ターンオフの際にベース層44にピ
ンチオフが生じ易くなる。なお、nエミッタ層46等の
パターンを同心円状にしても良い。
層46等のパターンをストライプ状にした例である。ま
た、図14のGTOサイリスタは、nエミッタ層46の
パターンを外側に形成した例である。この場合、正方形
のパターンを区分するnエミッタ層46の幅を図13の
それの半分にしてある。これによってpベース層44間
の距離を短くなり、ターンオフの際にベース層44にピ
ンチオフが生じ易くなる。なお、nエミッタ層46等の
パターンを同心円状にしても良い。
【0066】図15は、本発明の第6の実施例に係るG
TOサイリスタの構造を示す断面図である。これは本発
明をMCTと呼ばれているGTOサイリスタに適用した
例である。
TOサイリスタの構造を示す断面図である。これは本発
明をMCTと呼ばれているGTOサイリスタに適用した
例である。
【0067】nベース層63の一方の表面にはpエミッ
タ層62が拡散形成され、このpエミッタ層62にはア
ノード電極61が設けられている。また、nベース層6
3の他方の表面にはpベース層64が拡散形成され、こ
のpベース層64の表面にはnエミッタ層65が拡散形
成されている。また、pベース層64の表面にはnチャ
ネル形成用のn層66がnエミッタ層65に隣り合って
拡散形成されている。このn層66の表面にはp+ 層6
7が拡散形成され、また、n層66の表面からnエミッ
タ層65の表面にかけてはp+ 層68が拡散形成されて
いる。
タ層62が拡散形成され、このpエミッタ層62にはア
ノード電極61が設けられている。また、nベース層6
3の他方の表面にはpベース層64が拡散形成され、こ
のpベース層64の表面にはnエミッタ層65が拡散形
成されている。また、pベース層64の表面にはnチャ
ネル形成用のn層66がnエミッタ層65に隣り合って
拡散形成されている。このn層66の表面にはp+ 層6
7が拡散形成され、また、n層66の表面からnエミッ
タ層65の表面にかけてはp+ 層68が拡散形成されて
いる。
【0068】p+ 層67の表面からn層66,p+ 層6
8の表面にかけてはゲート酸化膜691 を介してゲート
電極701 が設けられ、半導体層66,67,68,ゲ
ート酸化膜691 ,ゲート電極701 によりMOSトラ
ンジスタTr1bが構成されている。また、n層66の
表面からpベース層64,nベース層63の表面にかけ
てはゲート酸化膜692 を介してゲート電極702 が設
けられ、これらによりMOSトランジスタTr2bが構
成されている。また、nエミッタ層65とp+層68と
の間の耐圧はMOSトランジスタTr1b,Tr2bの
しきい値電圧より高くなっている。また、MOSトラン
ジスタTr1bのしきい値電圧はMOSトランジスタ2
bのそれより高くなっている。
8の表面にかけてはゲート酸化膜691 を介してゲート
電極701 が設けられ、半導体層66,67,68,ゲ
ート酸化膜691 ,ゲート電極701 によりMOSトラ
ンジスタTr1bが構成されている。また、n層66の
表面からpベース層64,nベース層63の表面にかけ
てはゲート酸化膜692 を介してゲート電極702 が設
けられ、これらによりMOSトランジスタTr2bが構
成されている。また、nエミッタ層65とp+層68と
の間の耐圧はMOSトランジスタTr1b,Tr2bの
しきい値電圧より高くなっている。また、MOSトラン
ジスタTr1bのしきい値電圧はMOSトランジスタ2
bのそれより高くなっている。
【0069】また、p+ 層67上にはカソード電極71
が設けられ、nエミッタ層65上にはフローティング電
極72が設けられている。そしてアノード電極61,カ
ソード電極71,ゲート電極701 ,702 にはそれぞ
れアノード端子A,カソード端子K,ゲート端子G1,
ゲート端子G2が設けられている。
が設けられ、nエミッタ層65上にはフローティング電
極72が設けられている。そしてアノード電極61,カ
ソード電極71,ゲート電極701 ,702 にはそれぞ
れアノード端子A,カソード端子K,ゲート端子G1,
ゲート端子G2が設けられている。
【0070】このように構成されたGTOサイリスタを
ターンオンするには、アノード端子Aに正電圧,カソー
ド端子Kに負電圧が与えられた状態で,ゲート端子G1
にカソード電圧に対して負電圧,ゲート端子G2にカソ
ード電圧に対して正電圧を与える。
ターンオンするには、アノード端子Aに正電圧,カソー
ド端子Kに負電圧が与えられた状態で,ゲート端子G1
にカソード電圧に対して負電圧,ゲート端子G2にカソ
ード電圧に対して正電圧を与える。
【0071】このような電圧が与えられると、ゲート電
極701 の下部のn層66にはpチャネルch1aが形
成され、ゲート電極702 の下部のpベース層64には
nチャネルch2aが形成される。pチャネルch1a
が形成されると、カソード電極71がチャネルch1a
を介してフローティング電極72に接続されてnエミッ
タ層65に負電圧が印加される。これにより、pチャネ
ルch1aを通ってnエミッタ層65に電流が供給され
ると共に、n層66から電子がnチャネル2aを通って
nベース63に注入され、GTOサイリスタがターンオ
ンする。
極701 の下部のn層66にはpチャネルch1aが形
成され、ゲート電極702 の下部のpベース層64には
nチャネルch2aが形成される。pチャネルch1a
が形成されると、カソード電極71がチャネルch1a
を介してフローティング電極72に接続されてnエミッ
タ層65に負電圧が印加される。これにより、pチャネ
ルch1aを通ってnエミッタ層65に電流が供給され
ると共に、n層66から電子がnチャネル2aを通って
nベース63に注入され、GTOサイリスタがターンオ
ンする。
【0072】また、ターンオフするには、ゲート端子G
1にカソード電圧に対して正電圧を与え,ゲート端子G
2にカソード電圧に対して負電圧を与える。
1にカソード電圧に対して正電圧を与え,ゲート端子G
2にカソード電圧に対して負電圧を与える。
【0073】このような電圧が与えられると、pチャネ
ルch1aが消滅してnエミッタ層65への電流の供給
が停止すると共に、ゲート電極702 の下部のn層66
に形成されたpチャネルch3aを介して素子内のホー
ルがカソード電極71に排出されて素子内に電流が流れ
なくなる結果、寄生トランジスタが動作せずにGTOサ
イリスタがターンオフする。
ルch1aが消滅してnエミッタ層65への電流の供給
が停止すると共に、ゲート電極702 の下部のn層66
に形成されたpチャネルch3aを介して素子内のホー
ルがカソード電極71に排出されて素子内に電流が流れ
なくなる結果、寄生トランジスタが動作せずにGTOサ
イリスタがターンオフする。
【0074】図16は、本発明の第7の実施例に係るG
TOサイリスタの構造を示す素子断面図である。これは
図2のGTOサイリスタをSOI構造にしたものであ
る。
TOサイリスタの構造を示す素子断面図である。これは
図2のGTOサイリスタをSOI構造にしたものであ
る。
【0075】即ち、GTOサイリスタの本体がSiO2
膜14を介して基板13上に形成されており、また、ア
ノード電極1とゲート電極102 とがSIPOS膜16
及びSiO2 膜15により電気的に分離される構造にな
っている。また、nベース層3とpエミッタ層2との間
にはnバッファ層18が設けられ、カソード電極8の下
部にはn層6に接合した高濃度のp+ 層17が設けられ
ている。
膜14を介して基板13上に形成されており、また、ア
ノード電極1とゲート電極102 とがSIPOS膜16
及びSiO2 膜15により電気的に分離される構造にな
っている。また、nベース層3とpエミッタ層2との間
にはnバッファ層18が設けられ、カソード電極8の下
部にはn層6に接合した高濃度のp+ 層17が設けられ
ている。
【0076】図17は、図16のGTOサイリスタの変
形例を示す平面図で、図18は、図17のGTOサイリ
スタの断面図で、同図(a)は、図17のGTOサイリ
スタのL−L´断面図であり、同図(b)は、図17の
GTOサイリスタのM−M´断面図である。
形例を示す平面図で、図18は、図17のGTOサイリ
スタの断面図で、同図(a)は、図17のGTOサイリ
スタのL−L´断面図であり、同図(b)は、図17の
GTOサイリスタのM−M´断面図である。
【0077】このGTOサイリスタは、p+ 層17,n
エミッタ層5,n層6がSiO2 膜15に接触する構成
になっている。このような構成であれば、n層6,nエ
ミッタ層5を同じ濃度で形成できる。
エミッタ層5,n層6がSiO2 膜15に接触する構成
になっている。このような構成であれば、n層6,nエ
ミッタ層5を同じ濃度で形成できる。
【0078】また、他の変形例として、図18のGTO
サイリスタのカソード電極8とゲート電極102 とを短
絡したものが挙げられる。
サイリスタのカソード電極8とゲート電極102 とを短
絡したものが挙げられる。
【0079】なお、本発明は上述した実施例に限定され
るものではない。例えば、第7の実施例では、第1の実
施例のGTOサイリスタをSOI構造にしたものについ
て説明したが、他の実施例のGTOサイリスタも同様に
SOI構造にすることができる。また、上記実施例で
は、MOSトランジスタを用いたが他の電界効果トラン
ジスタを用いても良い。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施できる。
るものではない。例えば、第7の実施例では、第1の実
施例のGTOサイリスタをSOI構造にしたものについ
て説明したが、他の実施例のGTOサイリスタも同様に
SOI構造にすることができる。また、上記実施例で
は、MOSトランジスタを用いたが他の電界効果トラン
ジスタを用いても良い。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施できる。
【0080】
【発明の効果】以上詳述したように本発明によれば、タ
ーンオフの際の素子内のホール電流により、寄生トラン
ジスタや寄生サイリスタが動作することがないので、タ
ーンオフ能力の高いサイリスタが得られる。
ーンオフの際の素子内のホール電流により、寄生トラン
ジスタや寄生サイリスタが動作することがないので、タ
ーンオフ能力の高いサイリスタが得られる。
【図1】本発明の第1の実施例に係るGTOサイリスタ
の平面図
の平面図
【図2】図1のGTOサイリスタの断面図
【図3】図1のGTOサイリスタの変形例を示す平面図
【図4】図3のGTOサイリスタの断面図
【図5】図1のGTOサイリスタの他の変形例
【図6】本発明の第2の実施例に係るGTOサイリスタ
の構造を示す素子断面図
の構造を示す素子断面図
【図7】本発明の第3の実施例に係るGTOサイリスタ
の平面図
の平面図
【図8】図7のGTOサイリスタの断面図
【図9】本実施例のGTOサイリスタの一部を切欠して
示す斜視図
示す斜視図
【図10】本発明の第4の実施例に係るGTOサイリス
タの構造を示す素子断面図
タの構造を示す素子断面図
【図11】本発明の第5の実施例に係るGTOサイリス
タの平面図
タの平面図
【図12】図11のGTOサイリスタの断面図
【図13】図12のGTOサイリスタの変形例を示す平
面図
面図
【図14】図12のGTOサイリスタの他の変形例を示
す平面図
す平面図
【図15】本発明の第6の実施例に係るGTOサイリス
タの構造を示す断面図
タの構造を示す断面図
【図16】本発明の第7の実施例に係るGTOサイリス
タの構造を示す素子断面図
タの構造を示す素子断面図
【図17】図16のGTOサイリスタの変形例を示す平
面図
面図
【図18】図16のGTOサイリスタの断面図
【図19】従来のGTOの構造を示す素子断面図
1,21,41,61…アノード電極 2,22,42,62…pエミッタ層 3,23,43,63…nベース層 4,24,44,64…pベース層 5,25,251 ,252 ,253 ,46,65…nエ
ミッタ層 6,26,45,66…n層 7,12,17,27,28,47,67,68…p+
層 8,291 ,292 ,48,71…カソード電極 91 ,92 ,301 ,302 ,49,691 ,692 …
ゲート酸化膜 101 ,102 ,311 ,312 ,50,701 ,70
2 …ゲート電極 11,32,51,72…フロ−ティング電極
ミッタ層 6,26,45,66…n層 7,12,17,27,28,47,67,68…p+
層 8,291 ,292 ,48,71…カソード電極 91 ,92 ,301 ,302 ,49,691 ,692 …
ゲート酸化膜 101 ,102 ,311 ,312 ,50,701 ,70
2 …ゲート電極 11,32,51,72…フロ−ティング電極
Claims (1)
- 【請求項1】pnpn構造を形成する第1導電型エミッ
タ層,第2導電型ベ−ス層,第1導電型ベ−ス層及び第
2導電型エミッタ層と、 前記第1導電型エミッタ層の電位を制御するための第1
の主電極と、 前記第1導電型ベース層の電位を制御するための第2の
主電極と、 第1導電型ベース層の表面の前記第2導電型ベ−ス層と
前記第2導電型エミッタ層との間の第2導電型チャネル
となる領域上にゲート絶縁膜を介して設けられたゲート
電極と、 前記第2導電型エミッタ層に接合し、且つ前記第2の主
電極に接触しない第2導電型半導体層と、 この第2導電型半導体層に第1導電型チャネルを形成し
て前記第2の主電極と前記第2導電型エミッタ層とを電
気的に接続し、前記第2導電型エミッタ層にキャリアを
注入する手段とを有することを特徴とするサイリスタ。
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-
1993
- 1993-03-31 DE DE4310606A patent/DE4310606C2/de not_active Expired - Fee Related
- 1993-03-31 US US08/040,595 patent/US5298769A/en not_active Expired - Lifetime
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