JPH05283675A - サイリスタ - Google Patents
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- JPH05283675A JPH05283675A JP4105674A JP10567492A JPH05283675A JP H05283675 A JPH05283675 A JP H05283675A JP 4105674 A JP4105674 A JP 4105674A JP 10567492 A JP10567492 A JP 10567492A JP H05283675 A JPH05283675 A JP H05283675A
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- thyristor
- emitter
- emitter layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】本発明は、寄生素子のラッチアップを防止し、
確実にターンオフできるサイリスタを提供することを目
的とする。 【構成】ｐｎｐｎ構造を形成するｐエミッタ層２，ｎベ
−ス層３，ｐベ−ス層４及びｎエミッタ層５と、ｐエミ
ッタ層２に設けられたカソード電極１と、ｐベース層４
に設けられたアノード電極８と、ｎエミッタ層５からキ
ャリアをｐベース層４を介してｎベース層３に注入する
のＭＯＳトランジスタＴｒ２と、ｎ型エミッタ層５に接
合し、且つカソード電極１に接触しないｎ層６と、ｎ層
６にｐチャネルを形成してアノード電極８とｎエミッタ
層５とを電気的に接続し、ｎ型エミッタ層５にキャリア
を注入するＭＯＳトランジスタＴｒ１とを有する。
確実にターンオフできるサイリスタを提供することを目
的とする。 【構成】ｐｎｐｎ構造を形成するｐエミッタ層２，ｎベ
−ス層３，ｐベ−ス層４及びｎエミッタ層５と、ｐエミ
ッタ層２に設けられたカソード電極１と、ｐベース層４
に設けられたアノード電極８と、ｎエミッタ層５からキ
ャリアをｐベース層４を介してｎベース層３に注入する
のＭＯＳトランジスタＴｒ２と、ｎ型エミッタ層５に接
合し、且つカソード電極１に接触しないｎ層６と、ｎ層
６にｐチャネルを形成してアノード電極８とｎエミッタ
層５とを電気的に接続し、ｎ型エミッタ層５にキャリア
を注入するＭＯＳトランジスタＴｒ１とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、サイリスタに係り、特
に絶縁ゲート構造を有するＧＴＯサイリスタの改良に関
する。
に絶縁ゲート構造を有するＧＴＯサイリスタの改良に関
する。
【０００２】
【従来の技術】従来よりＧＴＯサイリスタのターンオフ
は、電流駆動の駆動装置を用いてｐベース層に直接取り
付けられたゲート電極から素子内の電流を引き出すこと
で行なっていた。しかし、この方式は電流駆動であるの
で、大電力を扱うゲート回路等が必要となる。このた
め、駆動装置が大型化するという問題があった。
は、電流駆動の駆動装置を用いてｐベース層に直接取り
付けられたゲート電極から素子内の電流を引き出すこと
で行なっていた。しかし、この方式は電流駆動であるの
で、大電力を扱うゲート回路等が必要となる。このた
め、駆動装置が大型化するという問題があった。
【０００３】そこで、ＥＳＴ（Emitter Switched Tyhri
stor）などの絶縁ゲート構造を有する電圧制御型のＧＴ
Ｏサイリスタが提案された。
stor）などの絶縁ゲート構造を有する電圧制御型のＧＴ
Ｏサイリスタが提案された。
【０００４】図１９は、従来のＥＳＴの構造を示す素子
断面図である。
断面図である。
【０００５】このＥＳＴは、ｎベース層８３と、このｎ
ベース層８３の一方の表面に形成されたｐエミッタ層８
２と、このｐエミッタ層８２に設けられたアノード電極
８１と、上記ｎベース層８３の他方の表面に選択的に形
成されたｐベース層８４と、このｐベース層８４の表面
に選択的に形成されたｎエミッタ層８５とを有し、これ
ら半導体層８２〜８５は、サイリスタのｐｎｐｎ構造を
形成している。
ベース層８３の一方の表面に形成されたｐエミッタ層８
２と、このｐエミッタ層８２に設けられたアノード電極
８１と、上記ｎベース層８３の他方の表面に選択的に形
成されたｐベース層８４と、このｐベース層８４の表面
に選択的に形成されたｎエミッタ層８５とを有し、これ
ら半導体層８２〜８５は、サイリスタのｐｎｐｎ構造を
形成している。
【０００６】また、ｐベース層８４の表面にはｐ+ 層８
６とｎ+ 層８７とが隣り合って形成されており、ｐ+ 層
８６の表面からｎ+ 層８７の表面にかけてはカソード電
極８８が設けられている。また、ｎ+ 層８７とｎエミッ
タ層８５との間のｐベース層８４上にはゲート酸化膜８
９を介してゲート電極９０が設けられている。即ち、ｐ
ベース層８４，ｎエミッタ層８５，ｎ+ 層８７，ゲート
酸化膜８９及びゲート電極９０により、ｎチャネルのＭ
ＯＳトランジスタＴｒ１が構成されている。
６とｎ+ 層８７とが隣り合って形成されており、ｐ+ 層
８６の表面からｎ+ 層８７の表面にかけてはカソード電
極８８が設けられている。また、ｎ+ 層８７とｎエミッ
タ層８５との間のｐベース層８４上にはゲート酸化膜８
９を介してゲート電極９０が設けられている。即ち、ｐ
ベース層８４，ｎエミッタ層８５，ｎ+ 層８７，ゲート
酸化膜８９及びゲート電極９０により、ｎチャネルのＭ
ＯＳトランジスタＴｒ１が構成されている。
【０００７】同様に、ｎエミッタ層８５，ｐベース層８
４及びｎベース層８３の表面には絶縁膜９１を介してゲ
ート電極９２が設けられており、これらによりｎチャネ
ルのＭＯＳトランジスタＴｒ２が形成されている。
４及びｎベース層８３の表面には絶縁膜９１を介してゲ
ート電極９２が設けられており、これらによりｎチャネ
ルのＭＯＳトランジスタＴｒ２が形成されている。
【０００８】このように構成されたＧＴＯサイリスタを
ターンオンするには、アノード端子Ａ，カソードＫにそ
れぞれ正電圧，負電圧を与えた状態で、ゲート電極端子
Ｇに正電圧を与える。
ターンオンするには、アノード端子Ａ，カソードＫにそ
れぞれ正電圧，負電圧を与えた状態で、ゲート電極端子
Ｇに正電圧を与える。
【０００９】このような電圧が印加されると、ｎ+ 層８
７とｎエミッタ層８５との間のｐベース層８４の表面に
ｎチャネルｃｈ１が形成され、ｎエミッタ層８５とｎベ
ース８３との間のｐベース層８４の表面にｎチャネルｃ
ｈ２が形成されるため、ｎ+層８７から電子がｎチャネ
ルｃｈ１を通ってｎエミッタ層８５に流れ、ｎエミッタ
層８５から電子がｎチャネルｃｈ２を通ってｎベース層
８３に流れる。
７とｎエミッタ層８５との間のｐベース層８４の表面に
ｎチャネルｃｈ１が形成され、ｎエミッタ層８５とｎベ
ース８３との間のｐベース層８４の表面にｎチャネルｃ
ｈ２が形成されるため、ｎ+層８７から電子がｎチャネ
ルｃｈ１を通ってｎエミッタ層８５に流れ、ｎエミッタ
層８５から電子がｎチャネルｃｈ２を通ってｎベース層
８３に流れる。
【００１０】即ち、ｐエミッタ層８２，ｎベース層８３
及びｐベース層８４で構成されたトランジスタにベース
電流が流れる。
及びｐベース層８４で構成されたトランジスタにベース
電流が流れる。
【００１１】また、ｐエミッタ層８２のホールはｎベー
ス層８３を通ってｐベース８４に流れる。
ス層８３を通ってｐベース８４に流れる。
【００１２】即ち、ｎベース層８３，ｐベース層８４及
びｎエミッタ層８５で構成されたトランジスタにベース
電流が流れる。
びｎエミッタ層８５で構成されたトランジスタにベース
電流が流れる。
【００１３】この結果、ｐエミッタ層８２，ｎベース層
８３及びｐベース層８４で構成されたトランジスタと、
ｎベース層８３，ｐベース層８４及びｎエミッタ層８５
で構成されたトランジスタとが互いのコレクタ電流を増
幅し合いターンオンする。
８３及びｐベース層８４で構成されたトランジスタと、
ｎベース層８３，ｐベース層８４及びｎエミッタ層８５
で構成されたトランジスタとが互いのコレクタ電流を増
幅し合いターンオンする。
【００１４】一方、ターンオフにするには、ゲート端子
Ｇに負電圧を与えてＭＯＳトランジスタＴｒ１をオフに
して、ｎエミッタ層８５への電子の供給を止めれば良
い。
Ｇに負電圧を与えてＭＯＳトランジスタＴｒ１をオフに
して、ｎエミッタ層８５への電子の供給を止めれば良
い。
【００１５】しかしながら、この種のサイリスタには次
のような問題あった。
のような問題あった。
【００１６】即ち、ホール電流がｐベース層８４，ｎ+
層８７を通ってカソード電極８８に流入されるため、ｐ
ベース層８４の有する抵抗によりｐベース層８４に電圧
降下が生じる。
層８７を通ってカソード電極８８に流入されるため、ｐ
ベース層８４の有する抵抗によりｐベース層８４に電圧
降下が生じる。
【００１７】この電圧降下により、ｎ+ 層８７とｐベー
ス層８４とが順バイアスされ、ｎ+層８７から電子がｐ
ベース層８４を通ってｎベース層８３に注入される。こ
のため、ｎ+ 層８７，ｐベース層８４，ｎベース層８３
及びｐエミッタ層８２で構成された寄生サイリスタがラ
ッチアップしてターンオフが不可能になるという問題が
あった。
ス層８４とが順バイアスされ、ｎ+層８７から電子がｐ
ベース層８４を通ってｎベース層８３に注入される。こ
のため、ｎ+ 層８７，ｐベース層８４，ｎベース層８３
及びｐエミッタ層８２で構成された寄生サイリスタがラ
ッチアップしてターンオフが不可能になるという問題が
あった。
【００１８】更に、上記電圧降下の発生により、ｎ+ 層
８７，ｐベース層８４及びｎエミッタ層８５で構成され
た寄生トランジスタがオンし、ｎエミッタ層８５に電子
が注入される結果、ｐエミッタ層８２，ｎベース層８３
ｐベース層８４及びｎエミッタ層８５で構成された本来
のサイリスタが動作し続けるという問題もあった。
８７，ｐベース層８４及びｎエミッタ層８５で構成され
た寄生トランジスタがオンし、ｎエミッタ層８５に電子
が注入される結果、ｐエミッタ層８２，ｎベース層８３
ｐベース層８４及びｎエミッタ層８５で構成された本来
のサイリスタが動作し続けるという問題もあった。
【００１９】
【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート構造のＧＴＯサイリスタでは、ターンオフする
際に、素子内のホールがｐベース層，ｎ+ 層を介してカ
ソード電極に排出されるため、寄生サイリスタや寄生ト
ランジスタが動作してターンオフが妨げられるという問
題あった。
縁ゲート構造のＧＴＯサイリスタでは、ターンオフする
際に、素子内のホールがｐベース層，ｎ+ 層を介してカ
ソード電極に排出されるため、寄生サイリスタや寄生ト
ランジスタが動作してターンオフが妨げられるという問
題あった。
【００２０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、寄生素子の動作を防止
し、確実にターンオフできるサイリスタを提供すること
にある。
ので、その目的とするところは、寄生素子の動作を防止
し、確実にターンオフできるサイリスタを提供すること
にある。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のサイリスタは、ｐｎｐｎ構造を形成する
第１導電型エミッタ層，第２導電型ベ−ス層，第１導電
型ベ−ス層及び第２導電型エミッタ層と、前記第１導電
型エミッタ層の電位を調整するための第１の主電極と、
前記第１導電型ベース層の電位を調整するための第２の
主電極と、第１導電型ベース層の表面の前記第２導電型
ベ−ス層と前記第２導電型エミッタ層との間の第２導電
型チャネルとなる領域上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第２導電型エミッタ層に接合
し、且つ前記第２の主電極に接触しない第２導電型半導
体層と、この第２導電型半導体層に第１導電型チャネル
を形成して前記第２の主電極と前記第２導電型エミッタ
層とを電気的に接続し、前記第２導電型エミッタ層にキ
ャリアを注入する手段とを備えたことを特徴とする。
めに、本発明のサイリスタは、ｐｎｐｎ構造を形成する
第１導電型エミッタ層，第２導電型ベ−ス層，第１導電
型ベ−ス層及び第２導電型エミッタ層と、前記第１導電
型エミッタ層の電位を調整するための第１の主電極と、
前記第１導電型ベース層の電位を調整するための第２の
主電極と、第１導電型ベース層の表面の前記第２導電型
ベ−ス層と前記第２導電型エミッタ層との間の第２導電
型チャネルとなる領域上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第２導電型エミッタ層に接合
し、且つ前記第２の主電極に接触しない第２導電型半導
体層と、この第２導電型半導体層に第１導電型チャネル
を形成して前記第２の主電極と前記第２導電型エミッタ
層とを電気的に接続し、前記第２導電型エミッタ層にキ
ャリアを注入する手段とを備えたことを特徴とする。
【００２２】
【作用】本発明のサイリスタでは、第２導電型半導体層
が第２の主電極に接触していないので、ターンオフの際
に第１導電型ベース層と第２導電型半導体層との間に順
バイアス電圧が与えれて第２導電型半導体層からキャリ
アが流れるということはない。
が第２の主電極に接触していないので、ターンオフの際
に第１導電型ベース層と第２導電型半導体層との間に順
バイアス電圧が与えれて第２導電型半導体層からキャリ
アが流れるということはない。
【００２３】したがって、寄生トランジスタや寄生トラ
ンジスタが動作することがないので、確実にターンオフ
できる。
ンジスタが動作することがないので、確実にターンオフ
できる。
【００２４】また、第２の主電極は第２導電型半導体層
に形成された第１導電型チャネルを介して第２導電型エ
ミッタ層に電気的に接続できるので、第２導電型エミッ
タ層に電流を供給できる。
に形成された第１導電型チャネルを介して第２導電型エ
ミッタ層に電気的に接続できるので、第２導電型エミッ
タ層に電流を供給できる。
【００２５】したがって、第２導電型半導体層が第２の
主電極に接触していなくてもターンオンできる。
主電極に接触していなくてもターンオンできる。
【００２６】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００２７】図１は、本発明の第１の実施例に係るＧＴ
Ｏサイリスタ（ＥＳＴ）の平面図であり、図２は、図１
のＧＴＯサイリスタのＡ−Ａ´断面図である。
Ｏサイリスタ（ＥＳＴ）の平面図であり、図２は、図１
のＧＴＯサイリスタのＡ−Ａ´断面図である。
【００２８】このＧＴＯサイリスタは、従来のそれと同
様に、ｎベース層３と、このｎベース層３の一方の表面
に拡散形成されたｐエミッタ層２と、このｐエミッタ層
２に設けれたアノード電極１と、ｎベース層３の他方の
表面に選択的に拡散形成されたｐベース層４と、このｐ
ベース層４の表面に選択的に拡散形成されたｎエミッタ
層５とからなるｐｎｐｎ構造を有している。
様に、ｎベース層３と、このｎベース層３の一方の表面
に拡散形成されたｐエミッタ層２と、このｐエミッタ層
２に設けれたアノード電極１と、ｎベース層３の他方の
表面に選択的に拡散形成されたｐベース層４と、このｐ
ベース層４の表面に選択的に拡散形成されたｎエミッタ
層５とからなるｐｎｐｎ構造を有している。
【００２９】ｐベース層４の表面にはｎエミッタ層５に
接合するチャネル形成用のｎ層６が形成されている。こ
のｎ層６の表面からｎエミッタ層５の表面にかけてはｐ
+ 層７が形成されている。また、ｐベース層４の表面に
はカソード電極８が設けられており、このカソード電極
８の隣には、ｐチャネルのＭＯＳトランジスタＴｒ１ａ
が形成されている。このＭＯＳトランジスタＴｒ１ａ
は、ｐベース層４と、ｎ層６と、ｐ+ 層７と、これら半
導体層４，６，７上にゲート酸化膜９1 を介して設けら
れたゲート電極１０1 とで構成されている。なお、ｎエ
ミッタ層５とｐベース層４との間の耐圧はＭＯＳトラン
ジスタＴｒ１ａのしきい値電圧より高く設定されてい
る。
接合するチャネル形成用のｎ層６が形成されている。こ
のｎ層６の表面からｎエミッタ層５の表面にかけてはｐ
+ 層７が形成されている。また、ｐベース層４の表面に
はカソード電極８が設けられており、このカソード電極
８の隣には、ｐチャネルのＭＯＳトランジスタＴｒ１ａ
が形成されている。このＭＯＳトランジスタＴｒ１ａ
は、ｐベース層４と、ｎ層６と、ｐ+ 層７と、これら半
導体層４，６，７上にゲート酸化膜９1 を介して設けら
れたゲート電極１０1 とで構成されている。なお、ｎエ
ミッタ層５とｐベース層４との間の耐圧はＭＯＳトラン
ジスタＴｒ１ａのしきい値電圧より高く設定されてい
る。
【００３０】一方、ｎベース層３の表面からｐベース層
４，エミッタ層５の表面にかけてはＭＯＳトランジスタ
Ｔｒ２ａが形成されている。このＭＯＳトランジスタＴ
ｒ２ａは、ｎベース層３と、ｐベース層４と、エミッタ
層５と、これら半導体層３，４，５上にゲート酸化膜９
2 を介して設けられたゲート電極１０2 とで構成されて
いる。
４，エミッタ層５の表面にかけてはＭＯＳトランジスタ
Ｔｒ２ａが形成されている。このＭＯＳトランジスタＴ
ｒ２ａは、ｎベース層３と、ｐベース層４と、エミッタ
層５と、これら半導体層３，４，５上にゲート酸化膜９
2 を介して設けられたゲート電極１０2 とで構成されて
いる。
【００３１】また、アノード電極１，カソード電極８，
ゲート電極９1 ，ゲート電極９2 ，ｎエミッタ層５には
それぞれアノード端子Ａ，カソード端子Ｋ，ゲート端子
Ｇ1，ゲート端子Ｇ2 ，フローティング電極１１が設け
られている。
ゲート電極９1 ，ゲート電極９2 ，ｎエミッタ層５には
それぞれアノード端子Ａ，カソード端子Ｋ，ゲート端子
Ｇ1，ゲート端子Ｇ2 ，フローティング電極１１が設け
られている。
【００３２】このように構成されたＧＴＯサイリスタを
ターンオンするためには、アノード端子Ａに正電圧，カ
ソード端子Ｋに負電圧を与えた状態で、ゲート端子Ｇ1
にカソード電圧に対して負電圧，ゲート端子Ｇ2 にカソ
ード電圧に対して正電圧を与える。
ターンオンするためには、アノード端子Ａに正電圧，カ
ソード端子Ｋに負電圧を与えた状態で、ゲート端子Ｇ1
にカソード電圧に対して負電圧，ゲート端子Ｇ2 にカソ
ード電圧に対して正電圧を与える。
【００３３】このような電圧が与えられると、カソード
電極８がｎ層６に形成されたｐチャネル，ｐ+ 層７を介
してフローティング電極１１に電気的に接続される。
電極８がｎ層６に形成されたｐチャネル，ｐ+ 層７を介
してフローティング電極１１に電気的に接続される。
【００３４】また、ｐベース層４の表面に形成されたｎ
チャネルを介してｎエミッタ層５からｎベース層３に電
子が注入される。このような電子の流れは、ｐエミッタ
層２，ｎベース層３及びｐベース層４で構成されたトラ
ンジスタのベース電流として働く。
チャネルを介してｎエミッタ層５からｎベース層３に電
子が注入される。このような電子の流れは、ｐエミッタ
層２，ｎベース層３及びｐベース層４で構成されたトラ
ンジスタのベース電流として働く。
【００３５】このベース電流によりｐエミッタ層２から
ｐベース層４にホールが流れる。このようなホールの流
れは、ｎベース層３，ｐベース層４及びｎエミッタ層５
とで構成されたトランジスタのベース電流として働く。
ｐベース層４にホールが流れる。このようなホールの流
れは、ｎベース層３，ｐベース層４及びｎエミッタ層５
とで構成されたトランジスタのベース電流として働く。
【００３６】このベース電流によりｎエミッタ層５から
ｎベース層３に電子が流れる。このような電子の流れ
は、ｐエミッタ層２，ｎベース層及びｐベース層４で構
成されたトランジスタのベース電流として働く。即ち、
ｎ層６に形成されたチャネルを介して流れる正孔がフロ
ーティング電極１１によりキャリア変換が行なわれ、ｎ
エミッタ層５に電子が供給され、ＭＯＳトランジスタＴ
ｒ２ａのチャネルを介してｎベース層３に電子が供給さ
れる。
ｎベース層３に電子が流れる。このような電子の流れ
は、ｐエミッタ層２，ｎベース層及びｐベース層４で構
成されたトランジスタのベース電流として働く。即ち、
ｎ層６に形成されたチャネルを介して流れる正孔がフロ
ーティング電極１１によりキャリア変換が行なわれ、ｎ
エミッタ層５に電子が供給され、ＭＯＳトランジスタＴ
ｒ２ａのチャネルを介してｎベース層３に電子が供給さ
れる。
【００３７】このようなキャリアの流れにより、ｐエミ
ッタ層２，ｎベース層３及びｐベース層４で構成された
トランジスタとｎベース層３，ｐベース層４及びｎエミ
ッタ層５で構成されたトランジスタとが互いにコレクタ
電流を増幅し合ってターンオンする。
ッタ層２，ｎベース層３及びｐベース層４で構成された
トランジスタとｎベース層３，ｐベース層４及びｎエミ
ッタ層５で構成されたトランジスタとが互いにコレクタ
電流を増幅し合ってターンオンする。
【００３８】なお、ターンオンした後は、ＭＯＳトラン
ジスタＴｒ２のゲート電圧は耐圧の範囲で任意に選ぶこ
とができる。
ジスタＴｒ２のゲート電圧は耐圧の範囲で任意に選ぶこ
とができる。
【００３９】一方、ターンオフする場合には、ゲート端
子Ｇ1 にカソード電圧に対して正電圧を与える。
子Ｇ1 にカソード電圧に対して正電圧を与える。
【００４０】このよな電圧が与えられると、ｎ層６に形
成されたｐチャネルが消滅し、フローティング電極１１
からｎエミッタ層５への電子の供給が停止する。この結
果、ｎベース層３，ｐベース層４及びｎエミッタ層５で
構成されたトランジスタにベース電流が流れなくなり、
ターンオフする。
成されたｐチャネルが消滅し、フローティング電極１１
からｎエミッタ層５への電子の供給が停止する。この結
果、ｎベース層３，ｐベース層４及びｎエミッタ層５で
構成されたトランジスタにベース電流が流れなくなり、
ターンオフする。
【００４１】また、カソード電極８にはｎ層６が接続さ
れていないので、寄生トランジスタや寄生サイリスタは
存在しない。したがって、ラッチアップによってターン
オフが不可能になるという問題は生じない。
れていないので、寄生トランジスタや寄生サイリスタは
存在しない。したがって、ラッチアップによってターン
オフが不可能になるという問題は生じない。
【００４２】かくして本実施例によれば、素子内のホー
ル電流により、寄生トランジスタや寄生サイリスタが動
作することがないので、ターンオフ能力の高いＧＴＯサ
イリスタが得られる。
ル電流により、寄生トランジスタや寄生サイリスタが動
作することがないので、ターンオフ能力の高いＧＴＯサ
イリスタが得られる。
【００４３】図３は、図１のＧＴＯサイリスタの変形例
を示す平面図で、電極等のパターンを変えたものであ
り、図４は、図３のＧＴＯサイリスタの断面図で、同図
（ａ）は図３のＧＴＯサイリスタのＢ−Ｂ´断面図、同
図（ｂ）は図３のＧＴＯサイリスタのＣ−Ｃ´断面図で
ある。また、図５は、図１のＧＴＯサイリスタの他の変
形例で、電極等のパターンをストライプ状としたもので
ある。なお、同心円状のパターンでも良い。
を示す平面図で、電極等のパターンを変えたものであ
り、図４は、図３のＧＴＯサイリスタの断面図で、同図
（ａ）は図３のＧＴＯサイリスタのＢ−Ｂ´断面図、同
図（ｂ）は図３のＧＴＯサイリスタのＣ−Ｃ´断面図で
ある。また、図５は、図１のＧＴＯサイリスタの他の変
形例で、電極等のパターンをストライプ状としたもので
ある。なお、同心円状のパターンでも良い。
【００４４】図６は、本発明の第２の実施例に係るＧＴ
Ｏサイリスタの構造を示す素子断面図である。
Ｏサイリスタの構造を示す素子断面図である。
【００４５】本実施例のＧＴＯサイリスタが先の実施例
のそれと異なる点は、ｐベース層に濃度差を設け、濃度
が低いｐ- ベース層４ａの表面にｎ層６を形成したこと
にある。
のそれと異なる点は、ｐベース層に濃度差を設け、濃度
が低いｐ- ベース層４ａの表面にｎ層６を形成したこと
にある。
【００４６】このような構成でも先の実施例と同様な効
果が得られるのは勿論のこと、先の実施例に比べてｎ層
６の形成が容易になる。即ち、ＭＯＳトランジスタＴｒ
１のしきい値電圧に合ったｎ層６が容易に得られる。
果が得られるのは勿論のこと、先の実施例に比べてｎ層
６の形成が容易になる。即ち、ＭＯＳトランジスタＴｒ
１のしきい値電圧に合ったｎ層６が容易に得られる。
【００４７】なお、ｐ- ベース層４ａとカソード電極８
とをオーミックコンタクトするために、カソード電極８
の下部のベース層４ａの表面には高濃度のｐ+ 層１２が
形成されている。
とをオーミックコンタクトするために、カソード電極８
の下部のベース層４ａの表面には高濃度のｐ+ 層１２が
形成されている。
【００４８】図７は、本発明の第３の実施例に係るＧＴ
Ｏサイリスタの平面図であり、図８は、図７のＧＴＯサ
イリスタの断面図で、同図（ａ）は、図７のＧＴＯサイ
リスタのＤ−Ｄ´断面図，同図（ｂ）は、図７のＧＴＯ
サイリスタのＥ−Ｅ´断面図、同図（ｃ）は、図４のＧ
ＴＯサイリスタのＦ−Ｆ´断面図であり、また、図９
は、本実施例のＧＴＯサイリスタの一部を切欠して示す
斜視図である。
Ｏサイリスタの平面図であり、図８は、図７のＧＴＯサ
イリスタの断面図で、同図（ａ）は、図７のＧＴＯサイ
リスタのＤ−Ｄ´断面図，同図（ｂ）は、図７のＧＴＯ
サイリスタのＥ−Ｅ´断面図、同図（ｃ）は、図４のＧ
ＴＯサイリスタのＦ−Ｆ´断面図であり、また、図９
は、本実施例のＧＴＯサイリスタの一部を切欠して示す
斜視図である。
【００４９】ｎベース層２３の一方の表面にはｐエミッ
タ層２２が拡散形成され、このｐエミッタ層２２にはア
ノード電極２１が設けられている。また、ｎベース層２
３の他方の表面にはｐベース層２４が拡散形成され、こ
のｐベース層２４の表面にはｎエミッタ層２５と、この
ｎエミッタ層２５に接合したｎ層２６が拡散形成されて
いる。このｎ層２６の表面には高濃度のｐ+ 層２７が形
成されている。また、ｎ層２６の表面からｎエミッタ層
２５の表面にかけて高濃度のｐ+ 層２８が拡散形成され
ている。このｐ+ 層２８と上記ｐ+ 層２７との間のｎ層
２６はｐチャネルとなる部分で、この上にはゲート酸化
膜３０1 を介してゲート電極３１1 が形成されている。
即ち、これら半導体層２６，２７，２８と、ゲート酸化
３０1 及びゲート電極３１1 によりＭＯＳトランジスタ
Ｔｒ１ｂが構成されている。
タ層２２が拡散形成され、このｐエミッタ層２２にはア
ノード電極２１が設けられている。また、ｎベース層２
３の他方の表面にはｐベース層２４が拡散形成され、こ
のｐベース層２４の表面にはｎエミッタ層２５と、この
ｎエミッタ層２５に接合したｎ層２６が拡散形成されて
いる。このｎ層２６の表面には高濃度のｐ+ 層２７が形
成されている。また、ｎ層２６の表面からｎエミッタ層
２５の表面にかけて高濃度のｐ+ 層２８が拡散形成され
ている。このｐ+ 層２８と上記ｐ+ 層２７との間のｎ層
２６はｐチャネルとなる部分で、この上にはゲート酸化
膜３０1 を介してゲート電極３１1 が形成されている。
即ち、これら半導体層２６，２７，２８と、ゲート酸化
３０1 及びゲート電極３１1 によりＭＯＳトランジスタ
Ｔｒ１ｂが構成されている。
【００５０】ｐ+ 層２７の表面にはカソード電極２９1
が設けられており、このカソード電極２９1 は、ＭＯＳ
トランジスタＴｒ１ｂがオンのときにｎエミッタ層２５
上に設けられたフローティング電極３２と電気的に接続
されるようになっている。一方、ｐベース層２４にはタ
ーンオフの際に素子内のホールを排出するためのカソー
ド電極２９2 が設けられている。このカソード電極２９
2 の長手方向は、カソード電極２９1 のそれに垂直であ
る。また、ｎベース２３層の表面からｐベース層２４，
ｎエミッタ２５の表面にかけてはゲート酸化膜３０2 を
介してゲート電極３１2 が設けられており、これらによ
りＭＯＳトランジスタＴｒ２ｂが構成されている。
が設けられており、このカソード電極２９1 は、ＭＯＳ
トランジスタＴｒ１ｂがオンのときにｎエミッタ層２５
上に設けられたフローティング電極３２と電気的に接続
されるようになっている。一方、ｐベース層２４にはタ
ーンオフの際に素子内のホールを排出するためのカソー
ド電極２９2 が設けられている。このカソード電極２９
2 の長手方向は、カソード電極２９1 のそれに垂直であ
る。また、ｎベース２３層の表面からｐベース層２４，
ｎエミッタ２５の表面にかけてはゲート酸化膜３０2 を
介してゲート電極３１2 が設けられており、これらによ
りＭＯＳトランジスタＴｒ２ｂが構成されている。
【００５１】このように構成されたＧＴＯサイリスタで
も、カソード２９1 ，２９2 にｎ層２６が電気的に接続
されていないため、ターンオフの際にｐベース層２４に
ホールが流れても、寄生トランジスタや寄生サイリスタ
が動作してターンオフが妨げられるという問題は生じな
い。また、本実施例によれば、単位面積辺のチャネル数
を多くすることができるので、先の実施例に比べてチャ
ネル部分の電圧降下が小さくて済む。
も、カソード２９1 ，２９2 にｎ層２６が電気的に接続
されていないため、ターンオフの際にｐベース層２４に
ホールが流れても、寄生トランジスタや寄生サイリスタ
が動作してターンオフが妨げられるという問題は生じな
い。また、本実施例によれば、単位面積辺のチャネル数
を多くすることができるので、先の実施例に比べてチャ
ネル部分の電圧降下が小さくて済む。
【００５２】図１０は、本発明の第４の実施例に係るＧ
ＴＯサイリスタの構造を示す素子断面図である。
ＴＯサイリスタの構造を示す素子断面図である。
【００５３】本実施例のＧＴＯサイリスタが第３の実施
例のそれと異なる点は、チャネル形成用のカソード電極
２９1 とホール排出用のカソード電極２９2 とが同じ方
向に形成され、ｎエミッタ層２５1 ，２５2 ，２５3 が
カソード電極２９1 ，２９2と平行にストライプ状に形
成されていることにある。
例のそれと異なる点は、チャネル形成用のカソード電極
２９1 とホール排出用のカソード電極２９2 とが同じ方
向に形成され、ｎエミッタ層２５1 ，２５2 ，２５3 が
カソード電極２９1 ，２９2と平行にストライプ状に形
成されていることにある。
【００５４】このように構成されたＧＴＯサイリスタで
も先の実施例と同様な効果が得られるのは勿論のこと、
右に行くほどチャネル当りのｎエミッタ層２５1 ，２５
2 ，２５3 の幅を広くすることにより、つまり、ｎエミ
ッタ幅／チャネル数或いはｎエミッタ面積／チャネル長
をゲート端子Ｇ2 に近づくにつれ大きくすることによ
り、先の実施例に比べてｐベース層２４に電子を均一に
注入できるという利点がある。
も先の実施例と同様な効果が得られるのは勿論のこと、
右に行くほどチャネル当りのｎエミッタ層２５1 ，２５
2 ，２５3 の幅を広くすることにより、つまり、ｎエミ
ッタ幅／チャネル数或いはｎエミッタ面積／チャネル長
をゲート端子Ｇ2 に近づくにつれ大きくすることによ
り、先の実施例に比べてｐベース層２４に電子を均一に
注入できるという利点がある。
【００５５】図１１は、本発明の第５の実施例に係るＧ
ＴＯサイリスタの平面図であり、図１２は、図１１のＧ
ＴＯサイリスタのＧ−Ｇ´断面図である。これは本発明
をＳＩサイリスタと呼ばれているＧＴＯサイリスタに適
用した例である。
ＴＯサイリスタの平面図であり、図１２は、図１１のＧ
ＴＯサイリスタのＧ−Ｇ´断面図である。これは本発明
をＳＩサイリスタと呼ばれているＧＴＯサイリスタに適
用した例である。
【００５６】このＧＴＯサイリスタは、ｎベース４３層
と、このｎベース層４３の一方の表面に拡散形成された
ｐエミッタ層４２と、このｐエミッタ層４２に設けれた
アノード電極４１と、ｎベース層４３の他方の表面に拡
散形成されたｐベース層４４と、このｐベース層４４の
間のｎベース層４３の表面に形成されたｎ層４５と、こ
のｎ層４５に拡散形成されたエミッタ層４６とを有して
いる。
と、このｎベース層４３の一方の表面に拡散形成された
ｐエミッタ層４２と、このｐエミッタ層４２に設けれた
アノード電極４１と、ｎベース層４３の他方の表面に拡
散形成されたｐベース層４４と、このｐベース層４４の
間のｎベース層４３の表面に形成されたｎ層４５と、こ
のｎ層４５に拡散形成されたエミッタ層４６とを有して
いる。
【００５７】ｐベース層４４とｎエミッタ層４６とは直
接には接触しておらず、ＭＯＳトランジスタＴｒ１ｃを
介して間接的に繋がっている。このＭＯＳトランジスタ
Ｔｒ１ｃは、ｐベース層４４と、ｎ層４５の表面からｎ
エミッタ層４６の表面にかけて拡散形成されたｐ+ 層４
７と、これら半導体層４４，４５，４７上にゲート酸化
膜４９を介して形成されたゲート電極５０とで構成され
ている。
接には接触しておらず、ＭＯＳトランジスタＴｒ１ｃを
介して間接的に繋がっている。このＭＯＳトランジスタ
Ｔｒ１ｃは、ｐベース層４４と、ｎ層４５の表面からｎ
エミッタ層４６の表面にかけて拡散形成されたｐ+ 層４
７と、これら半導体層４４，４５，４７上にゲート酸化
膜４９を介して形成されたゲート電極５０とで構成され
ている。
【００５８】また、ｐベース層４４，ｎエミッタ層４６
上にはそれぞれカソード電極４８，フローティング電極
５１が設けられ、そしてアノード電極４１，カソード電
極４８，ゲート電極５０にはそれぞれアノード端子Ａ，
カソード端子Ｋ，ゲート端子Ｇが設けられている。
上にはそれぞれカソード電極４８，フローティング電極
５１が設けられ、そしてアノード電極４１，カソード電
極４８，ゲート電極５０にはそれぞれアノード端子Ａ，
カソード端子Ｋ，ゲート端子Ｇが設けられている。
【００５９】このように構成されたＧＴＯサイリスタを
ターンオンするには、アノード端子Ａ，カソード端子Ｋ
にそれぞれ正電圧，負電圧を与えた状態で、ゲート端子
Ｇにカソード電圧に対して負電圧を与える。
ターンオンするには、アノード端子Ａ，カソード端子Ｋ
にそれぞれ正電圧，負電圧を与えた状態で、ゲート端子
Ｇにカソード電圧に対して負電圧を与える。
【００６０】このような電圧が与えられると、ゲート電
極５０の下部のｎ層４５にｐチャネルが形成され、この
ｐチャネルを介してｐベース層４４がｎエミッタ層４６
に繋がれると共に、カソード電極４８がフローティング
電極５１に繋がれる。この結果、ｐチャネルを通ってエ
ミッタ層４６に電流が供給され、ｎエミッタ層４６から
電子がｎベース層４３に注入されて、ＧＴＯサイリスタ
がターンオンする。
極５０の下部のｎ層４５にｐチャネルが形成され、この
ｐチャネルを介してｐベース層４４がｎエミッタ層４６
に繋がれると共に、カソード電極４８がフローティング
電極５１に繋がれる。この結果、ｐチャネルを通ってエ
ミッタ層４６に電流が供給され、ｎエミッタ層４６から
電子がｎベース層４３に注入されて、ＧＴＯサイリスタ
がターンオンする。
【００６１】また、ターンオフするには、ゲート端子Ｇ
に正電圧を与える。
に正電圧を与える。
【００６２】このような電圧が与えられると、エミッタ
層４６への電流の供給が中断されると共に、ｐベース層
４４から空乏層が発達して隣り合うｐベース層４４間で
ピンチオフが生じ、ＧＴＯサイリスタがターンオフす
る。
層４６への電流の供給が中断されると共に、ｐベース層
４４から空乏層が発達して隣り合うｐベース層４４間で
ピンチオフが生じ、ＧＴＯサイリスタがターンオフす
る。
【００６３】このように構成されたＧＴＯサイリスタで
も、寄生トランジスタや寄生サイリスタが動作しないの
で先の実施例と同様な効果が得られるのは勿論のこと、
ｎエミッタ層４６とｎベース層４３とが直接接合してい
る構成になっているので、ターンオンの際にｎエミッタ
層４６から電子をｎベース層４３に注入するためのＭＯ
Ｓトランジスタを設ける必要がないという利点がある。
も、寄生トランジスタや寄生サイリスタが動作しないの
で先の実施例と同様な効果が得られるのは勿論のこと、
ｎエミッタ層４６とｎベース層４３とが直接接合してい
る構成になっているので、ターンオンの際にｎエミッタ
層４６から電子をｎベース層４３に注入するためのＭＯ
Ｓトランジスタを設ける必要がないという利点がある。
【００６４】図１３，図１４は、図１２のＧＴＯサイリ
スタの変形例である。図１３のＧＴＯサイリスタのＨ−
Ｈ´断面図及び図１４のＧＴＯサイリスタのＩ−Ｉ´断
面図は図１３のＧ−Ｇ´断面図と同じである。
スタの変形例である。図１３のＧＴＯサイリスタのＨ−
Ｈ´断面図及び図１４のＧＴＯサイリスタのＩ−Ｉ´断
面図は図１３のＧ−Ｇ´断面図と同じである。
【００６５】図１３のＧＴＯサイリスタは、ｎエミッタ
層４６等のパターンをストライプ状にした例である。ま
た、図１４のＧＴＯサイリスタは、ｎエミッタ層４６の
パターンを外側に形成した例である。この場合、正方形
のパターンを区分するｎエミッタ層４６の幅を図１３の
それの半分にしてある。これによってｐベース層４４間
の距離を短くなり、ターンオフの際にベース層４４にピ
ンチオフが生じ易くなる。なお、ｎエミッタ層４６等の
パターンを同心円状にしても良い。
層４６等のパターンをストライプ状にした例である。ま
た、図１４のＧＴＯサイリスタは、ｎエミッタ層４６の
パターンを外側に形成した例である。この場合、正方形
のパターンを区分するｎエミッタ層４６の幅を図１３の
それの半分にしてある。これによってｐベース層４４間
の距離を短くなり、ターンオフの際にベース層４４にピ
ンチオフが生じ易くなる。なお、ｎエミッタ層４６等の
パターンを同心円状にしても良い。
【００６６】図１５は、本発明の第６の実施例に係るＧ
ＴＯサイリスタの構造を示す断面図である。これは本発
明をＭＣＴと呼ばれているＧＴＯサイリスタに適用した
例である。
ＴＯサイリスタの構造を示す断面図である。これは本発
明をＭＣＴと呼ばれているＧＴＯサイリスタに適用した
例である。
【００６７】ｎベース層６３の一方の表面にはｐエミッ
タ層６２が拡散形成され、このｐエミッタ層６２にはア
ノード電極６１が設けられている。また、ｎベース層６
３の他方の表面にはｐベース層６４が拡散形成され、こ
のｐベース層６４の表面にはｎエミッタ層６５が拡散形
成されている。また、ｐベース層６４の表面にはｎチャ
ネル形成用のｎ層６６がｎエミッタ層６５に隣り合って
拡散形成されている。このｎ層６６の表面にはｐ+ 層６
７が拡散形成され、また、ｎ層６６の表面からｎエミッ
タ層６５の表面にかけてはｐ+ 層６８が拡散形成されて
いる。
タ層６２が拡散形成され、このｐエミッタ層６２にはア
ノード電極６１が設けられている。また、ｎベース層６
３の他方の表面にはｐベース層６４が拡散形成され、こ
のｐベース層６４の表面にはｎエミッタ層６５が拡散形
成されている。また、ｐベース層６４の表面にはｎチャ
ネル形成用のｎ層６６がｎエミッタ層６５に隣り合って
拡散形成されている。このｎ層６６の表面にはｐ+ 層６
７が拡散形成され、また、ｎ層６６の表面からｎエミッ
タ層６５の表面にかけてはｐ+ 層６８が拡散形成されて
いる。
【００６８】ｐ+ 層６７の表面からｎ層６６，ｐ+ 層６
８の表面にかけてはゲート酸化膜６９1 を介してゲート
電極７０1 が設けられ、半導体層６６，６７，６８，ゲ
ート酸化膜６９1 ，ゲート電極７０1 によりＭＯＳトラ
ンジスタＴｒ１ｂが構成されている。また、ｎ層６６の
表面からｐベース層６４，ｎベース層６３の表面にかけ
てはゲート酸化膜６９2 を介してゲート電極７０2 が設
けられ、これらによりＭＯＳトランジスタＴｒ２ｂが構
成されている。また、ｎエミッタ層６５とｐ+層６８と
の間の耐圧はＭＯＳトランジスタＴｒ１ｂ，Ｔｒ２ｂの
しきい値電圧より高くなっている。また、ＭＯＳトラン
ジスタＴｒ１ｂのしきい値電圧はＭＯＳトランジスタ２
ｂのそれより高くなっている。
８の表面にかけてはゲート酸化膜６９1 を介してゲート
電極７０1 が設けられ、半導体層６６，６７，６８，ゲ
ート酸化膜６９1 ，ゲート電極７０1 によりＭＯＳトラ
ンジスタＴｒ１ｂが構成されている。また、ｎ層６６の
表面からｐベース層６４，ｎベース層６３の表面にかけ
てはゲート酸化膜６９2 を介してゲート電極７０2 が設
けられ、これらによりＭＯＳトランジスタＴｒ２ｂが構
成されている。また、ｎエミッタ層６５とｐ+層６８と
の間の耐圧はＭＯＳトランジスタＴｒ１ｂ，Ｔｒ２ｂの
しきい値電圧より高くなっている。また、ＭＯＳトラン
ジスタＴｒ１ｂのしきい値電圧はＭＯＳトランジスタ２
ｂのそれより高くなっている。
【００６９】また、ｐ+ 層６７上にはカソード電極７１
が設けられ、ｎエミッタ層６５上にはフローティング電
極７２が設けられている。そしてアノード電極６１，カ
ソード電極７１，ゲート電極７０1 ，７０2 にはそれぞ
れアノード端子Ａ，カソード端子Ｋ，ゲート端子Ｇ１，
ゲート端子Ｇ２が設けられている。
が設けられ、ｎエミッタ層６５上にはフローティング電
極７２が設けられている。そしてアノード電極６１，カ
ソード電極７１，ゲート電極７０1 ，７０2 にはそれぞ
れアノード端子Ａ，カソード端子Ｋ，ゲート端子Ｇ１，
ゲート端子Ｇ２が設けられている。
【００７０】このように構成されたＧＴＯサイリスタを
ターンオンするには、アノード端子Ａに正電圧，カソー
ド端子Ｋに負電圧が与えられた状態で，ゲート端子Ｇ１
にカソード電圧に対して負電圧，ゲート端子Ｇ２にカソ
ード電圧に対して正電圧を与える。
ターンオンするには、アノード端子Ａに正電圧，カソー
ド端子Ｋに負電圧が与えられた状態で，ゲート端子Ｇ１
にカソード電圧に対して負電圧，ゲート端子Ｇ２にカソ
ード電圧に対して正電圧を与える。
【００７１】このような電圧が与えられると、ゲート電
極７０1 の下部のｎ層６６にはｐチャネルｃｈ１ａが形
成され、ゲート電極７０2 の下部のｐベース層６４には
ｎチャネルｃｈ２ａが形成される。ｐチャネルｃｈ１ａ
が形成されると、カソード電極７１がチャネルｃｈ１ａ
を介してフローティング電極７２に接続されてｎエミッ
タ層６５に負電圧が印加される。これにより、ｐチャネ
ルｃｈ１ａを通ってｎエミッタ層６５に電流が供給され
ると共に、ｎ層６６から電子がｎチャネル２ａを通って
ｎベース６３に注入され、ＧＴＯサイリスタがターンオ
ンする。
極７０1 の下部のｎ層６６にはｐチャネルｃｈ１ａが形
成され、ゲート電極７０2 の下部のｐベース層６４には
ｎチャネルｃｈ２ａが形成される。ｐチャネルｃｈ１ａ
が形成されると、カソード電極７１がチャネルｃｈ１ａ
を介してフローティング電極７２に接続されてｎエミッ
タ層６５に負電圧が印加される。これにより、ｐチャネ
ルｃｈ１ａを通ってｎエミッタ層６５に電流が供給され
ると共に、ｎ層６６から電子がｎチャネル２ａを通って
ｎベース６３に注入され、ＧＴＯサイリスタがターンオ
ンする。
【００７２】また、ターンオフするには、ゲート端子Ｇ
１にカソード電圧に対して正電圧を与え，ゲート端子Ｇ
２にカソード電圧に対して負電圧を与える。
１にカソード電圧に対して正電圧を与え，ゲート端子Ｇ
２にカソード電圧に対して負電圧を与える。
【００７３】このような電圧が与えられると、ｐチャネ
ルｃｈ１ａが消滅してｎエミッタ層６５への電流の供給
が停止すると共に、ゲート電極７０2 の下部のｎ層６６
に形成されたｐチャネルｃｈ３ａを介して素子内のホー
ルがカソード電極７１に排出されて素子内に電流が流れ
なくなる結果、寄生トランジスタが動作せずにＧＴＯサ
イリスタがターンオフする。
ルｃｈ１ａが消滅してｎエミッタ層６５への電流の供給
が停止すると共に、ゲート電極７０2 の下部のｎ層６６
に形成されたｐチャネルｃｈ３ａを介して素子内のホー
ルがカソード電極７１に排出されて素子内に電流が流れ
なくなる結果、寄生トランジスタが動作せずにＧＴＯサ
イリスタがターンオフする。
【００７４】図１６は、本発明の第７の実施例に係るＧ
ＴＯサイリスタの構造を示す素子断面図である。これは
図２のＧＴＯサイリスタをＳＯＩ構造にしたものであ
る。
ＴＯサイリスタの構造を示す素子断面図である。これは
図２のＧＴＯサイリスタをＳＯＩ構造にしたものであ
る。
【００７５】即ち、ＧＴＯサイリスタの本体がＳｉＯ2
膜１４を介して基板１３上に形成されており、また、ア
ノード電極１とゲート電極１０2 とがＳＩＰＯＳ膜１６
及びＳｉＯ2 膜１５により電気的に分離される構造にな
っている。また、ｎベース層３とｐエミッタ層２との間
にはｎバッファ層１８が設けられ、カソード電極８の下
部にはｎ層６に接合した高濃度のｐ+ 層１７が設けられ
ている。
膜１４を介して基板１３上に形成されており、また、ア
ノード電極１とゲート電極１０2 とがＳＩＰＯＳ膜１６
及びＳｉＯ2 膜１５により電気的に分離される構造にな
っている。また、ｎベース層３とｐエミッタ層２との間
にはｎバッファ層１８が設けられ、カソード電極８の下
部にはｎ層６に接合した高濃度のｐ+ 層１７が設けられ
ている。
【００７６】図１７は、図１６のＧＴＯサイリスタの変
形例を示す平面図で、図１８は、図１７のＧＴＯサイリ
スタの断面図で、同図（ａ）は、図１７のＧＴＯサイリ
スタのＬ−Ｌ´断面図であり、同図（ｂ）は、図１７の
ＧＴＯサイリスタのＭ−Ｍ´断面図である。
形例を示す平面図で、図１８は、図１７のＧＴＯサイリ
スタの断面図で、同図（ａ）は、図１７のＧＴＯサイリ
スタのＬ−Ｌ´断面図であり、同図（ｂ）は、図１７の
ＧＴＯサイリスタのＭ−Ｍ´断面図である。
【００７７】このＧＴＯサイリスタは、ｐ+ 層１７，ｎ
エミッタ層５，ｎ層６がＳｉＯ2 膜１５に接触する構成
になっている。このような構成であれば、ｎ層６，ｎエ
ミッタ層５を同じ濃度で形成できる。
エミッタ層５，ｎ層６がＳｉＯ2 膜１５に接触する構成
になっている。このような構成であれば、ｎ層６，ｎエ
ミッタ層５を同じ濃度で形成できる。
【００７８】また、他の変形例として、図１８のＧＴＯ
サイリスタのカソード電極８とゲート電極１０2 とを短
絡したものが挙げられる。
サイリスタのカソード電極８とゲート電極１０2 とを短
絡したものが挙げられる。
【００７９】なお、本発明は上述した実施例に限定され
るものではない。例えば、第７の実施例では、第１の実
施例のＧＴＯサイリスタをＳＯＩ構造にしたものについ
て説明したが、他の実施例のＧＴＯサイリスタも同様に
ＳＯＩ構造にすることができる。また、上記実施例で
は、ＭＯＳトランジスタを用いたが他の電界効果トラン
ジスタを用いても良い。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施できる。
るものではない。例えば、第７の実施例では、第１の実
施例のＧＴＯサイリスタをＳＯＩ構造にしたものについ
て説明したが、他の実施例のＧＴＯサイリスタも同様に
ＳＯＩ構造にすることができる。また、上記実施例で
は、ＭＯＳトランジスタを用いたが他の電界効果トラン
ジスタを用いても良い。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施できる。
【００８０】
【発明の効果】以上詳述したように本発明によれば、タ
ーンオフの際の素子内のホール電流により、寄生トラン
ジスタや寄生サイリスタが動作することがないので、タ
ーンオフ能力の高いサイリスタが得られる。
ーンオフの際の素子内のホール電流により、寄生トラン
ジスタや寄生サイリスタが動作することがないので、タ
ーンオフ能力の高いサイリスタが得られる。
【図１】本発明の第１の実施例に係るＧＴＯサイリスタ
の平面図
の平面図
【図２】図１のＧＴＯサイリスタの断面図
【図３】図１のＧＴＯサイリスタの変形例を示す平面図
【図４】図３のＧＴＯサイリスタの断面図
【図５】図１のＧＴＯサイリスタの他の変形例
【図６】本発明の第２の実施例に係るＧＴＯサイリスタ
の構造を示す素子断面図
の構造を示す素子断面図
【図７】本発明の第３の実施例に係るＧＴＯサイリスタ
の平面図
の平面図
【図８】図７のＧＴＯサイリスタの断面図
【図９】本実施例のＧＴＯサイリスタの一部を切欠して
示す斜視図
示す斜視図
【図１０】本発明の第４の実施例に係るＧＴＯサイリス
タの構造を示す素子断面図
タの構造を示す素子断面図
【図１１】本発明の第５の実施例に係るＧＴＯサイリス
タの平面図
タの平面図
【図１２】図１１のＧＴＯサイリスタの断面図
【図１３】図１２のＧＴＯサイリスタの変形例を示す平
面図
面図
【図１４】図１２のＧＴＯサイリスタの他の変形例を示
す平面図
す平面図
【図１５】本発明の第６の実施例に係るＧＴＯサイリス
タの構造を示す断面図
タの構造を示す断面図
【図１６】本発明の第７の実施例に係るＧＴＯサイリス
タの構造を示す素子断面図
タの構造を示す素子断面図
【図１７】図１６のＧＴＯサイリスタの変形例を示す平
面図
面図
【図１８】図１６のＧＴＯサイリスタの断面図
【図１９】従来のＧＴＯの構造を示す素子断面図
１，２１，４１，６１…アノード電極 ２，２２，４２，６２…ｐエミッタ層 ３，２３，４３，６３…ｎベース層 ４，２４，４４，６４…ｐベース層 ５，２５，２５1 ，２５2 ，２５3 ，４６，６５…ｎエ
ミッタ層 ６，２６，４５，６６…ｎ層 ７，１２，１７，２７，２８，４７，６７，６８…ｐ+
層 ８，２９1 ，２９2 ，４８，７１…カソード電極 ９1 ，９2 ，３０1 ，３０2 ，４９，６９1 ，６９2 …
ゲート酸化膜 １０1 ，１０2 ，３１1 ，３１2 ，５０，７０1 ，７０
2 …ゲート電極 １１，３２，５１，７２…フロ−ティング電極
ミッタ層 ６，２６，４５，６６…ｎ層 ７，１２，１７，２７，２８，４７，６７，６８…ｐ+
層 ８，２９1 ，２９2 ，４８，７１…カソード電極 ９1 ，９2 ，３０1 ，３０2 ，４９，６９1 ，６９2 …
ゲート酸化膜 １０1 ，１０2 ，３１1 ，３１2 ，５０，７０1 ，７０
2 …ゲート電極 １１，３２，５１，７２…フロ−ティング電極
Claims (1)
- 【請求項１】ｐｎｐｎ構造を形成する第１導電型エミッ
タ層，第２導電型ベ−ス層，第１導電型ベ−ス層及び第
２導電型エミッタ層と、 前記第１導電型エミッタ層の電位を制御するための第１
の主電極と、 前記第１導電型ベース層の電位を制御するための第２の
主電極と、 第１導電型ベース層の表面の前記第２導電型ベ−ス層と
前記第２導電型エミッタ層との間の第２導電型チャネル
となる領域上にゲート絶縁膜を介して設けられたゲート
電極と、 前記第２導電型エミッタ層に接合し、且つ前記第２の主
電極に接触しない第２導電型半導体層と、 この第２導電型半導体層に第１導電型チャネルを形成し
て前記第２の主電極と前記第２導電型エミッタ層とを電
気的に接続し、前記第２導電型エミッタ層にキャリアを
注入する手段とを有することを特徴とするサイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04105674A JP3119931B2 (ja) | 1992-03-31 | 1992-03-31 | サイリスタ |
| DE4310606A DE4310606C2 (de) | 1992-03-31 | 1993-03-31 | GTO-Thyristoren |
| US08/040,595 US5298769A (en) | 1992-03-31 | 1993-03-31 | GTO thyristor capable of preventing parasitic thyristors from being generated |
| US08/183,364 US5554862A (en) | 1992-03-31 | 1994-01-19 | Power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04105674A JP3119931B2 (ja) | 1992-03-31 | 1992-03-31 | サイリスタ |
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|---|---|
| JPH05283675A true JPH05283675A (ja) | 1993-10-29 |
| JP3119931B2 JP3119931B2 (ja) | 2000-12-25 |
Family
ID=14413986
Family Applications (1)
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|---|---|---|---|
| JP04105674A Expired - Fee Related JP3119931B2 (ja) | 1992-03-31 | 1992-03-31 | サイリスタ |
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|---|---|
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| DE4402877C2 (de) * | 1994-02-01 | 1995-12-14 | Daimler Benz Ag | Durch MOS-Gate schaltbares Leistungshalbleiterbauelement |
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| US10367085B2 (en) * | 2015-08-31 | 2019-07-30 | Littelfuse, Inc. | IGBT with waved floating P-Well electron injection |
| US9780168B2 (en) * | 2015-08-31 | 2017-10-03 | Ixys Corporation | IGBT with waved floating P-well electron injection |
| US9780202B2 (en) | 2015-08-31 | 2017-10-03 | Ixys Corporation | Trench IGBT with waved floating P-well electron injection |
| US11101375B2 (en) | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0219995B1 (en) * | 1985-09-30 | 1994-03-02 | Kabushiki Kaisha Toshiba | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| DE3832208A1 (de) * | 1988-09-22 | 1990-03-29 | Asea Brown Boveri | Steuerbares leistungshalbleiterbauelement |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| DE4102099A1 (de) * | 1990-02-13 | 1991-08-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
-
1992
- 1992-03-31 JP JP04105674A patent/JP3119931B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-31 DE DE4310606A patent/DE4310606C2/de not_active Expired - Fee Related
- 1993-03-31 US US08/040,595 patent/US5298769A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4310606C2 (de) | 1996-02-15 |
| DE4310606A1 (de) | 1993-10-14 |
| US5298769A (en) | 1994-03-29 |
| JP3119931B2 (ja) | 2000-12-25 |
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