JP4044735B2 - バイポーラ高電圧電力素子 - Google Patents
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Description
本発明は、半導体基体を備えるバイポーラ高電圧電力素子に関し、ここでこの半導体基体に、相互に間隔を置かれて少なくとも2つの電極が設けられており、これらの電極の間でドリフト区間が第1導電形の半導体領域内に形成されている。
【0002】
バイポーラ半導体素子、例えばダイオード、バイポーラトランジスタ、またはIGBT(絶縁ゲートを備えるバイポーラトランジスタ)では、ダイナミック特性はドリフト区間に、すなわちバイポーラトランジスタではベースに存在する少数キャリアによってほとんど決定される。すなわちベース幅が小さければ小さいほど、それだけ高い限界周波数を最終的に達成することができる。
【0003】
最近では、バイポーラトランジスタにおいてベース幅を約30nmにまで減らすことに成功しており、これによってすでに説明した、ベースに蓄積される少数キャリアの低減が行われ、限界周波数を高めることができそうである。しかし判明したことは、確かにバイポーラトランジスタのベース幅を約30nmにまで減らすと、ベースに蓄積される少数キャリアの量ないしは拡散容量を低減でき、これによって最終的に限界周波数を約50GHzにまで相応に高めることができるが、同時に耐圧は数ボルトに下がってしまうということである。
【0004】
高電圧電力素子、例えば数kVまでの電圧を印加することの可能なIGBTまたはダイオードでは、ベース幅は、要求される耐圧および高電圧電力素子の構造によりそれ自体で決まる。しかしながらまったく一般的にはドリフトゾーン、すなわちバイポーラトランジスタではベースゾーンに蓄積される少数キャリアによって、最大動作周波数が決まってしまうか、またはこの素子のオンオフ時にダイナミック損失が発生してしまう。
【0005】
確かにバイポーラ高電圧電力素子のダイナミック損失は低減することができ、これは例えばIGBTではエミッタ効率を下げることにより、蓄積される少数キャリアの量を減らすことによって行われる。しかしこのようなやり方では必然的に静的損失が増加してしまう。また荷電キャリアのライフタイムを、相応のライフタイムキラーすなわち金または白金をドーピングすることによって、または電子照射またはヘリウム照射によって短くすることができ、これによってダイナミック損失を低減することができる。
【0006】
しかしながらこのようなやり方では同時に静的損失も増加してしまう。
【0007】
したがって本発明の課題は、バイポーラ高電圧電力素子を改善して、ドリフト区間が比較的大きくてもスイッチング損失が格段に低減され、ひいては可能な動作周波数が格段に上昇し、しかもこの際にこのバイポーラ高電圧電力素子の導通特性が損なわれないバイポーラ高電圧電力素子を提供することである。
【0008】
この課題は、半導体基体を有するバイポーラ高電圧IGBTであって、この半導体基体は、ドリフト区間を形成する第1導電形の半導体領域と、この半導体領域の下にある、第1導電形とは異なる第2導電形の半導体基板とから構成されており、また上記の半導体基体の互いに反対側を向いた2つの表面に、相互に間隔を置いて少なくとも2つの電極が設けられている形式のバイポーラ高電圧IGBTにおいて、本発明により、上記の半導体領域に第2導電形の複数のポテンシャルフリーゾーンが設けられており、ここでこれらのゾーンは、上記の一方の電極を有する表面から他方の電極を有する半導体基板の近くまで延在し、これによってこれらのそれぞれのポテンシャルフリーゾーンが半導体領域および半導体基板と、第1導電形のベースを有するバイポーラトランジスタを構成しており、第2導電形のチャネルを有する第1のMOSトランジスタと、第1導電形のチャネルを有する第2のMOSトランジスタとが、上記半導体領域の表面に接して2つのポテンシャルフリーゾーンの間に設けられており、上記のポテンシャルフリーゾーンのうちの1つは第1MOSトランジスタのソースとして、上記の半導体領域はそのチャネルとして、また表面に入れられた第2導電形の領域はそのドレインとして使用され、また第2導電形の領域に入れられた第1導電形のゾーンは第2MOSトランジスタのソースとして、第2導電形の領域はそのチャネルとして、また半導体領域はそのドレインとして使用され、第2MOSトランジスタは、IGBTの構成部分をなしており、また上記のポテンシャルフリーゾーンは、上記の第1MOSトランジスタのチャネルおよびドレインを介して、表面に設けられた一方の電極に、またバイポーラトランジスタのベースを介して、半導体基板に接続された他方の電極に接続されており、上記のポテンシャルフリーのゾーンは、当該IGBTがスイッチオンされた場合、第2導電形の荷電キャリアを前記半導体領域に出し、当該IGBTがスイッチオフされた場合、第2導電形の荷電キャリアを前記半導体領域から受け取ることを特徴とするバイポーラ高電圧IGBTを構成することによって解決される。
【0009】
本発明のバイポーラ高電圧電力素子では、(耐圧が同じ場合に)ダイナミック損失と静的損失との間で上記のような「妥協」をしなくてもよい。このために第1導電形の半導体領域すなわち例えば、バイポーラトランジスタのn導電形のドリフト区間に、第2導電形のポテンシャルフリーゾーンすなわちp導電形ゾーンが、拡散または打ち込みによって挿入される。n導電形の半導体領域では「p形パイル」とも称することのできるこれらのポテンシャルフリーゾーンの役割は、少数キャリア、すなわちこの例ではホールを「オーミック線路」によって、ポテンシャルフリーゾーン間に存在する半導体領域に入れ、ないしはここから導き出すことである。
このやり方、すなわちオン時に少数キャリアを半導体領域にポテンシャルフリーゾーンから入れ、オフ時に少数キャリアを半導体領域からポテンシャルフリーゾーンに出すことは、拡散による少数キャリア密度の上昇ないしは下降よりも格段に高速に行えることが分かった。
【0011】
有利にはこれらのポテンシャルフリーゾーンは、第2導電形のチャネルを備える1つずつのMOSトランジスタまたは第1導電形のベースを備えるバイポーラトランジスタを介して、2つの電極に接続されたアクティブな、電力素子の領域に接続されている。したがって例えば、ドリフト区間としてのn導電形の半導体領域を備えるIGBTではp導電形のパイルは、pnpトランジスタによってIGBTのエミッタないしはアノードに、またp−MOSトランジスタによってIGBTのチャネルないしはボディ領域に接続されている。この場合にIGBTがオンになると、ホールはpnpトランジスタとp導電形のパイルを介してドリフト区間に運ばれる。その一方、オフ時にはp−MOSトランジスタはオンになり、これによって少数キャリアすなわちホールが、n導電形の半導体領域から、p導電形のパイルを介して多数キャリアとして、またp−MOSトランジスタを介して流れ出すことができる。
【0012】
本発明の別の発展形態では、このMOSトランジスタは、相応のアクティブ領域を含む別のMOSトランジスタと接続されている。ここで例えばこれらの2つのMOSトランジスタのゲートを相互に接続することができる。
【0013】
したがって上記の例では、p−MOSトランジスタ(これを介して少数キャリアがドリフト区間から流れる)のゲートは、n−MOSトランジスタのゲートに接続されている。この場合に動作周波数に依存して、スイッチオフ損失を低減するためにまずp−MOSトランジスタをオンにし、つぎに例えば1μsの遅延の後、n−MOSトランジスタをオフにすると有利である。この遅延は別個の制御部によって実現でき、または遅延素子、例えば2つのゲート間の抵抗値の高い抵抗によって実現することもできる。ここでこの遅延素子もバイポーラ高電圧電力素子の半導体チップに集積することができる。
【0014】
半導体領域およびポテンシャルフリーゾーンのドーピングは、この半導体領域および半導体ゾーンが相互に「補償し」合って高い阻止電圧が得られるように調整される。ここで有利には1立方センチメートル当たりの荷電キャリア数が5×1014〜5×1016であるドーピングが選択される。
【0015】
しかしここで可能な限りに高濃度のnドーピングが、例えばn導電形半導体領域においてユニポーラトランジスタの場合と同様に得られることは重要ではない。むしろポテンシャルフリーの半導体ゾーンの抵抗を、すなわち上記のp導電形のパイルの例では電圧が低くてもホールが十分に高速に流れ出すように適合させなければならない。すなわちこの場合、導通状態における良好な導電率のために必要なキャリア過剰はp導電形のエミッタによって得られ、p導電形パイルがマイナスに作用することはない。それはこのp導電形パイルは導通動作中、吸引側のp導電形領域に接続されていないからである。これはオフ時にはじめて、p−MOSトランジスタによって行われる。
【0016】
本発明はIGBTの場合に殊に有利に適用可能である。それはここでは殊に大きなキャリア過剰が生じ、この場合にこれを直ちにポテンシャルフリーゾーンを介して出せるからである。本発明にしたがって作成したIGBTは、従来のIGBTと比べて導通電圧が同じ場合に、スイッチオフ損失が80%まで低減されることが分かった。いわゆる「フィールドストップIGBT」に対しても本発明によってスイッチオフ損失を半減することも可能である。
【0017】
本発明のバイポーラ高電圧電力素子の別の適用例は、例えばダイオードである。ダイオードではポテンシャルフリー領域を、アノードのp導電形領域に直接接続することもでき、これにより付加的なp−MOSトランジスタは不要である。
【0018】
本発明を以下、図面に基づいて詳しく説明する。ここで、
図1は、本発明の第1実施例のIGBTの断面図を示しており、
図2は、本発明の第2実施例のダイオードの断面図を示しており、
図3は、本発明の第3実施例のIGBTの断面図を示している。
【0019】
図1は、p+導電形の半導体サブストレート2上にn導電形半導体領域1を備えるIGBTの断面図を示している。この半導体サブストレート2はアノードAに接続されたエミッタを形成している。この半導体サブストレートとは反対側の、半導体領域1の表面にはp導電形半導体領域3が収容されており、この半導体領域3内にn+導電形のソースゾーン4がある。
【0020】
半導体サブストレート2、半導体領域1、半導体領域3およびソースゾーン4は有利にはシリコンからなる。しかし場合によっては別の半導体材料を使用することも可能である。
【0021】
ソースゾーン4および半導体領域3は半導体領域1と共に、半導体領域3(ボディ)の上部に配置されたゲート電極GNを備えるn−MOSトランジスタ5を形成している。ここではさらにカソード端子Kを備えるカソード電極6が示されており、この電極は半導体領域3およびソースゾーン4に接触接続している。
【0022】
本発明では半導体領域1内に、有利にはポテンシャルフリーの、すなわち半導体領域3に接続されていないp導電形ゾーン7がある。
【0023】
図1では右側のポテンシャルフリーの半導体ゾーン7は、ゲート電極GP、半導体領域3、およびこの半導体領域3とポテンシャルフリーゾーン7との間に配置された半導体領域1の部分と共にp−MOSトランジスタ8を形成している。さらに図1の左側のポテンシャルフリー半導体ゾーン7は、半導体領域1と半導体サブストレート2と共にpnpトランジスタ9を形成している。
【0024】
このポテンシャルフリーゾーン7の役割は、この実施例ではホールである少数キャリアを、オーミック線路によって、p導電形のゾーン7間にある、n導電形の半導体領域1の領域に入れる、ないしはこれから導き出すことである。ここでこのポテンシャルフリーゾーン7は、pnpトランジスタ9によってIGBTのp導電形エミッタまたはアノードAに、またp−MOSトランジスタ8によって半導体領域3(ボディ)に接続されている。MOSトランジスタ8およびpnpトランジスタ9の代わりに、それぞれバイポーラトランジスタ(MOSトランジスタ8に対して)またはMOSトランジスタ(バイポーラトランジスタ9に対して)を使用することも可能である。
【0025】
MOSトランジスタ5のチャネル領域は同時に、MOSないしはバイポーラトランジスタのドレインないしはコレクタ領域を形成している。
【0026】
IGBTのオン時には(図1の左半面を参照されたい)、ホール(参照符号10を参照されたい)は、pnpトランジスタ9とゾーン7を介して、半導体領域1のドリフト区間に運ばれる。オフ時には(図1の右半面を参照されたい)、p−MOSトランジスタ8はオンになり、これによって少数キャリアは半導体領域1から、ゾーン7を介して多数キャリアとして、またp−MOSトランジスタ8を介して流れることができる。ホール10の流れ込みおよび流れ出しは図1ではそれぞれ矢印によって示されている。
【0027】
図1ではオン経過およびオフ経過の両方が示されているが、当然のことながら2つのゾーン7では、オン経過またはオフ経過のいずれか一方だけが常に同時に行われる。すなわちオン時には両方のゾーン7に左側に示した関係が生じ、その一方オフ時には右側に示した状況になる。
【0028】
n−MOSトランジスタ5のゲート電極GNと、p−MOSトランジスタ8のゲート電極GPとは、図1に示したように相互に接続することができる。場合によってはさらに遅延素子11を、ゲート電極GNとGPとの間の接続線路に設けることができる。これによってスイッチオフ損失を低減するために、まずp−MOSトランジスタ8をオンにし、つぎに例えば1μsの遅延の後、n−MOSトランジスタ5をオフにすることが可能である。遅延素子11の代わりに場合によっては、2つのゲート電極GPまたはGNを時間をずらしてないしは別個に制御することも可能である。この場合、これらのゲート電極は相互に接続されない。
【0029】
本発明の別の実施形態ではトランジスタ5,8は有利には別個にかつ外部から制御される。
【0030】
半導体領域1または半導体ゾーン7のドーピング濃度は、電圧が低くてもホール10が十分に高速に流れ出すように調整される。有利なドーピング濃度は、1立方センチメートル当たりの荷電キャリア数が5×1014〜5×1016である。
【0031】
図2は、ダイオードとして実施された本発明の別の実施例である。ここではn導電形の半導体領域1に、p導電形領域ゾーン7が埋め込まれており、これらのゾーンはここでは直接、p導電形領域12にアノードAであるアルミニウム層13の下で接続されている。カソードKはn+導電形の半導体サブストレート2に接続されている。このような形態では付加的なp−MOSトランジスタ8は不要である。
【0032】
最後の図3は、本発明の別の実施例を示しており、ここでは隣接するIGBTセルの間でゲートがつながっており、GP=GNが成り立つ。
【0033】
本発明のバイポーラ高電圧電力素子は、垂直または横方向に構成することができる。すなわち第1導電形のドリフト区間および第2導電形のゾーン7を、半導体基体1の表面に対して実質的に平行または垂直に配置可能である。
【図面の簡単な説明】
【図1】 本発明の第1実施例のIGBTの断面図である。
【図2】 本発明の第2実施例のダイオードの断面図である。
【図3】 本発明の第3実施例のIGBTの断面図である。
Claims (5)
- 半導体基体(2,1)を有するバイポーラ高電圧IGBTであって、
該半導体基体(2,1)は、ドリフト区間を形成する第1導電形の半導体領域(1)と、当該半導体領域の下にある、第1導電形とは異なる第2導電形の半導体基板(2)とから構成されており、また前記半導体基体の互いに反対側を向いた2つの表面に、相互に間隔を置いて少なくとも2つの電極(A、K)が設けられている形式のバイポーラ高電圧IGBTにおいて、
前記の半導体領域(1)に第2導電形の複数のポテンシャルフリーゾーン(7)が設けられており、ここで該ゾーンは、前記の一方の電極(K)を有する表面から他方の電極(A)を有する半導体基板(2)の近くまで延在し、これによって当該のそれぞれのポテンシャルフリーゾーン(7)が半導体領域(1)および半導体基板(2)と、第1導電形のベースを有するバイポーラトランジスタ(9)を構成しており、
第2導電形のチャネルを有する第1のMOSトランジスタ(8)と、第1導電形のチャネルを有する第2のMOSトランジスタ(5)とが、前記半導体領域(1)の表面に接して2つのポテンシャルフリーゾーン(7)の間に設けられており、
前記のポテンシャルフリーゾーン(7)のうちの1つは第1MOSトランジスタ(8)のソースとして、前記の半導体領域(1)はそのチャネルとして、また表面に入れられた第2導電形の領域(3)はそのドレインとして使用され、
また第2導電形の領域に入れられた第1導電形のゾーン(4)は第2MOSトランジスタ(5)のソースとして、第2導電形の領域(3)はそのチャネルとして、また半導体領域(1)はそのドレインとして使用され、
第2MOSトランジスタ(5)は、IGBTの構成部分をなしており、
前記のポテンシャルフリーゾーン(7)は、前記の第1MOSトランジスタ(8)のチャネルおよびドレインを介して、表面に設けられた一方の電極(K)に、またバイポーラトランジスタ(9)のベースを介して、半導体基板(2)に接続された他方の電極(A)に接続されており、
前記のポテンシャルフリーのゾーン(7)は、当該IGBTがスイッチオンされた場合、第2導電形の荷電キャリアを前記半導体領域(1)に出し、当該IGBTがスイッチオフされた場合、第2導電形の荷電キャリアを前記半導体領域(1)から受け取ることを特徴とする
バイポーラ高電圧IGBT。 - 前記の2つのMOSトランジスタ(8,5)のゲートはつながっている
請求項1の記載のバイポーラ高電圧電力素子。 - 前記の2つのMOSトランジスタ(8,5)の間に、遅延素子(11)が設けられている、
請求項2に記載のバイポーラ高電圧電力素子。 - 前記の2つのMOSトランジスタ(5,8)は別個にかつ外部から制御される、
請求項1に記載のバイポーラ高電圧電力素子。 - 前記の半導体領域(1)およびポテンシャルフリーゾーン(7)のドーピング濃度はそれぞれ、1立方センチメートル当たりの荷電キャリア数が5×10 14 〜5×10 16 である、
請求項1から4までのいずれか1項に記載のバイポーラ高電圧電力素子。
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