JPH05283383A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05283383A JPH05283383A JP10364092A JP10364092A JPH05283383A JP H05283383 A JPH05283383 A JP H05283383A JP 10364092 A JP10364092 A JP 10364092A JP 10364092 A JP10364092 A JP 10364092A JP H05283383 A JPH05283383 A JP H05283383A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- semiconductor substrate
- back surface
- manufacturing
- positive resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】 半導体基板の表面に保護用のレジストを塗布
して半導体基板の裏面研磨を行う製造方法における製造
工程数の削減、及び使用レジスト量の低減を可能にす
る。 【構成】 半導体基板1の裏面研磨工程の前工程で半導
体基板1の表面に塗布したレジスト4の硬化層5のみを
剥離し、この残されたレジスト4上に保護用のレジスト
6を塗布してこれを保護膜とした上で半導体基板1の裏
面研磨工程を実行する。このため、レジスト4を完全に
除去するためのウェット剥離工程が不要になり、工程数
を削減し、かつレジスト使用量を低減する。
して半導体基板の裏面研磨を行う製造方法における製造
工程数の削減、及び使用レジスト量の低減を可能にす
る。 【構成】 半導体基板1の裏面研磨工程の前工程で半導
体基板1の表面に塗布したレジスト4の硬化層5のみを
剥離し、この残されたレジスト4上に保護用のレジスト
6を塗布してこれを保護膜とした上で半導体基板1の裏
面研磨工程を実行する。このため、レジスト4を完全に
除去するためのウェット剥離工程が不要になり、工程数
を削減し、かつレジスト使用量を低減する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体基板の裏面研磨工程の改良に関する。
関し、特に半導体基板の裏面研磨工程の改良に関する。
【0002】
【従来の技術】従来の半導体基板の裏面研磨工程の一例
を図3により説明する。先ず、図 (a)のように、半
導体基板1上にボンディングパッド2を形成した後、カ
バー膜3を所要の膜厚だけ成長させる。更に、前記ボン
ディングパッド2上部を開口するために、ポジレジスト
4によりパターニングを行う。次に、図3(b)のよう
に、フッ素系のガスを用いたドライエッチングによりカ
バー膜3をエッチングして開口する。更に、図3(c)
のように、ドライエッチングにより生じるポジレジスト
4の硬化層5をO2 系のガスを用いたプラズマ剥離によ
り 0.1μm程度除去する。次に、ポジレジスト4をウェ
ット剥離により除去した後、改めて半導体基板1の表面
を保護するためにポジレジスト6を5μm程度付着さ
せ、その上で裏面研磨工程を実行する。
を図3により説明する。先ず、図 (a)のように、半
導体基板1上にボンディングパッド2を形成した後、カ
バー膜3を所要の膜厚だけ成長させる。更に、前記ボン
ディングパッド2上部を開口するために、ポジレジスト
4によりパターニングを行う。次に、図3(b)のよう
に、フッ素系のガスを用いたドライエッチングによりカ
バー膜3をエッチングして開口する。更に、図3(c)
のように、ドライエッチングにより生じるポジレジスト
4の硬化層5をO2 系のガスを用いたプラズマ剥離によ
り 0.1μm程度除去する。次に、ポジレジスト4をウェ
ット剥離により除去した後、改めて半導体基板1の表面
を保護するためにポジレジスト6を5μm程度付着さ
せ、その上で裏面研磨工程を実行する。
【0003】
【発明が解決しようとする課題】このような半導体基板
の裏面研磨工程では、ボンディングパッド2の上部にカ
バー膜3を開口するために用いたポジレジスト4を完全
に除去するので、そのためにはウェット剥離を行う必要
がある。又、ポジレジスト6を塗布し直すためにポジレ
ジスト4が無駄になるという問題がある。本発明の目的
は、製造工程数の削減、及び使用レジスト量の低減を可
能にした半導体装置の製造方法を提供することにある。
の裏面研磨工程では、ボンディングパッド2の上部にカ
バー膜3を開口するために用いたポジレジスト4を完全
に除去するので、そのためにはウェット剥離を行う必要
がある。又、ポジレジスト6を塗布し直すためにポジレ
ジスト4が無駄になるという問題がある。本発明の目的
は、製造工程数の削減、及び使用レジスト量の低減を可
能にした半導体装置の製造方法を提供することにある。
【0004】
【課題を解決するための手段】本発明は、半導体基板の
裏面研磨工程の前工程で半導体基板の表面に塗布したレ
ジストの硬化層のみを剥離するとともに、そのレジスト
上に保護用のレジストを塗布して裏面研磨工程を実行す
る。
裏面研磨工程の前工程で半導体基板の表面に塗布したレ
ジストの硬化層のみを剥離するとともに、そのレジスト
上に保護用のレジストを塗布して裏面研磨工程を実行す
る。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1実施例を製造工程順に示す断面
図である。先ず、図1(a)のように、半導体基板1上
にボンディングパッド2を形成した後に、カバー膜3を
所要の膜厚に成長させる。更に、ボンディングパッド2
の上部を開口するため、ポジレジスト4を塗布し、かつ
所要のパターニングを行う。
る。図1は本発明の第1実施例を製造工程順に示す断面
図である。先ず、図1(a)のように、半導体基板1上
にボンディングパッド2を形成した後に、カバー膜3を
所要の膜厚に成長させる。更に、ボンディングパッド2
の上部を開口するため、ポジレジスト4を塗布し、かつ
所要のパターニングを行う。
【0006】次に、図1(b)のように、前記ポジレジ
スト4をマスクにしてフッ素系のガスを用いたドライエ
ッチングによりカバー膜3をエッチングし、開口する。
ドライエッチングにより生じるポジレジスト4の硬化層
5をO2 系のガスを用い、プラズマ剥離により 0.1μm
程度除去する。次に、図1(c)のように、ポジレジス
ト6を半導体基板1上に3μm程度塗布し、裏面研磨工
程時の半導体基板1の表面保護膜とする。
スト4をマスクにしてフッ素系のガスを用いたドライエ
ッチングによりカバー膜3をエッチングし、開口する。
ドライエッチングにより生じるポジレジスト4の硬化層
5をO2 系のガスを用い、プラズマ剥離により 0.1μm
程度除去する。次に、図1(c)のように、ポジレジス
ト6を半導体基板1上に3μm程度塗布し、裏面研磨工
程時の半導体基板1の表面保護膜とする。
【0007】これにより、図3に示した従来方法に比較
して、少なくとも裏面研磨工程前でのポジレジストのウ
ェット剥離を不要にできる。このため、このウェット剥
離に相当する分の処理時間が短縮でき、図3の工程で必
要とされた所要時間の140分を70分に短縮すること
が可能となる。又、ポジレジストの量を低減することが
できる。
して、少なくとも裏面研磨工程前でのポジレジストのウ
ェット剥離を不要にできる。このため、このウェット剥
離に相当する分の処理時間が短縮でき、図3の工程で必
要とされた所要時間の140分を70分に短縮すること
が可能となる。又、ポジレジストの量を低減することが
できる。
【0008】図2は本発明の第2実施例を製造工程順に
示す断面図である。ここでは、図2(a)のように、半
導体基板1上にネガレジスト7を塗布した後、図2
(b)のように、その硬化層8を所要の厚さだけ除去
し、その上で図2(c)のように、ネガレジスト9を塗
布して裏面研磨を行っている。この製造方法でも、第1
実施例と同様に裏面研磨工程の表面保護膜の形成に際し
てのウェット剥離工程の削除及びレジスト使用量の削減
ができる。
示す断面図である。ここでは、図2(a)のように、半
導体基板1上にネガレジスト7を塗布した後、図2
(b)のように、その硬化層8を所要の厚さだけ除去
し、その上で図2(c)のように、ネガレジスト9を塗
布して裏面研磨を行っている。この製造方法でも、第1
実施例と同様に裏面研磨工程の表面保護膜の形成に際し
てのウェット剥離工程の削除及びレジスト使用量の削減
ができる。
【0009】
【発明の効果】以上説明したように本発明は、前工程で
塗布したレジストの硬化層のみを剥離した後、そのレジ
ストの上にレジストを塗布して裏面研磨工程時の保護膜
とするので、前工程で塗布したレジストを完全に除去す
るためのウェット剥離工程が削除でき、裏面研磨工程の
工程数を削減することができるとともに、併せてレジス
トの使用量を削減することができる効果がある。
塗布したレジストの硬化層のみを剥離した後、そのレジ
ストの上にレジストを塗布して裏面研磨工程時の保護膜
とするので、前工程で塗布したレジストを完全に除去す
るためのウェット剥離工程が削除でき、裏面研磨工程の
工程数を削減することができるとともに、併せてレジス
トの使用量を削減することができる効果がある。
【図1】本発明の第1実施例を製造工程順に示す断面図
である。
である。
【図2】本発明の第2実施例を製造工程順に示す断面図
である。
である。
【図3】従来の製造方法を製造工程順に示す断面図であ
る。
る。
1 半導体基板 2 ボンディングパッド 3 カバー膜 4 ポジレジスト 5 硬化層 6 ポジレジスト
Claims (1)
- 【請求項1】 半導体基板の裏面を研磨する際にこの半
導体基板の表面に保護用のレジストを塗布してなる半導
体装置の製造方法において、前記研磨工程の前工程で半
導体基板の表面に塗布したレジストの硬化層のみを剥離
するとともに、そのレジスト上に保護用のレジストを重
ねて塗布することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10364092A JPH05283383A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10364092A JPH05283383A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283383A true JPH05283383A (ja) | 1993-10-29 |
Family
ID=14359371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10364092A Pending JPH05283383A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283383A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261370A (ja) * | 2005-03-17 | 2006-09-28 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置および半導体装置の製造方法 |
US9991121B2 (en) | 2015-11-10 | 2018-06-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
-
1992
- 1992-03-30 JP JP10364092A patent/JPH05283383A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261370A (ja) * | 2005-03-17 | 2006-09-28 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置および半導体装置の製造方法 |
US9991121B2 (en) | 2015-11-10 | 2018-06-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4897365A (en) | Reduced-beak planox process for the formation of integrated electronic components | |
JPH05283383A (ja) | 半導体装置の製造方法 | |
JP2922066B2 (ja) | 半導体装置の製造方法 | |
JPH06267835A (ja) | 薄膜のパターニング方法 | |
JP2846073B2 (ja) | 薄膜の製造法及びx線マスクの製造法 | |
JPS59141222A (ja) | 半導体装置の製造方法 | |
JPH08264490A (ja) | 半導体装置の製造方法 | |
JP3006508B2 (ja) | アルミニウム膜又はアルミニウム合金膜のエッチング方法 | |
JP3082356B2 (ja) | 半導体装置の製造方法 | |
JP2792421B2 (ja) | 半導体装置の製造方法 | |
JPH0230748A (ja) | 微細パターン形成方法 | |
JPH03248528A (ja) | 半導体装置の製造方法 | |
JPS599914A (ja) | 半導体装置の製造方法 | |
JPS6394630A (ja) | 半導体ウエハの裏面加工方法 | |
JPH04124822A (ja) | 半導体装置の製造方法 | |
JPH0831710A (ja) | 半導体装置の製造方法 | |
JPH04168724A (ja) | 半導体装置の製造方法 | |
JPS60175425A (ja) | 選択エツチング方法 | |
JPH05283429A (ja) | 薄膜トランジスタ装置の製造方法 | |
JPS63244670A (ja) | 半導体素子の製造方法 | |
JPH01128529A (ja) | 金属膜パターンの形成方法 | |
JPS62291050A (ja) | 配線パタ−ンの形成方法 | |
JPH04267525A (ja) | コンタクトホールに生成する金属膜よりなる環状生成物の除去方法 | |
JPH104094A (ja) | 半導体装置の製造方法 | |
JPH07240421A (ja) | 半導体装置の配線形成方法 |