JP3082356B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に電解メッキ法による金属配線の形成方法に関
する。
関し、特に電解メッキ法による金属配線の形成方法に関
する。
【0002】
【従来の技術】従来の金属メッキ膜による金属配線を有
する半導体装置の製法方法について図3を参照して説明
する。
する半導体装置の製法方法について図3を参照して説明
する。
【0003】まず、図3(a)に示すように、素子工程
を完成した半導体基板31の表面全体に密着層としてT
iW膜等からなる第1の金属膜32およびメッキ性向上
膜としてAuからなる第2の金属膜33を連続して被着
し、その上層に所望の形状にパターニングした第1のフ
ォトレジスト膜34を形成する。次で、第1のフォトレ
ジスト膜34をマスクとして、半導体基板31の裏面に
陰電極を接触させ、第1の金属膜32および第2の金属
膜33をメッキ電流路として電解メッキを行うことによ
り、Au等からなる金属メッキ膜35を形成する。
を完成した半導体基板31の表面全体に密着層としてT
iW膜等からなる第1の金属膜32およびメッキ性向上
膜としてAuからなる第2の金属膜33を連続して被着
し、その上層に所望の形状にパターニングした第1のフ
ォトレジスト膜34を形成する。次で、第1のフォトレ
ジスト膜34をマスクとして、半導体基板31の裏面に
陰電極を接触させ、第1の金属膜32および第2の金属
膜33をメッキ電流路として電解メッキを行うことによ
り、Au等からなる金属メッキ膜35を形成する。
【0004】次に、図3(b)に示すように、半導体基
板31の周辺部の不要の金属メッキ膜35を除去するた
めに、マスクとなる第2のフォオレジスト膜44を形成
したのち、不要の金属メッキ膜35をエッチングして除
去する。
板31の周辺部の不要の金属メッキ膜35を除去するた
めに、マスクとなる第2のフォオレジスト膜44を形成
したのち、不要の金属メッキ膜35をエッチングして除
去する。
【0005】その後、図3(c)に示すように、第1の
フォトレジスト膜34および第2のフォトレジスト膜4
4を全て剥離除去した後、金属メッキ膜35をマスクと
して、異方性ドライエッチングで第1の金属膜32およ
び第2の金属膜33を同時にエッチング除去し、金属メ
ッキ膜35よりなる金属配線を形成していた。
フォトレジスト膜34および第2のフォトレジスト膜4
4を全て剥離除去した後、金属メッキ膜35をマスクと
して、異方性ドライエッチングで第1の金属膜32およ
び第2の金属膜33を同時にエッチング除去し、金属メ
ッキ膜35よりなる金属配線を形成していた。
【0006】
【発明が解決しようとする課題】従来の金属メッキ膜に
よる金属配線の形成方法においては、半導体基板周辺部
および側面のフォトレジスト膜は、半導体基板と基板保
持用キャリアとの接触による発塵を防止するために除去
されている。従って半導体基板の裏面に陰電極を接触さ
せメッキを行う際に、半導体基板の最外周部からメッキ
電流もれを生じ、半導体基板の最外周部および側面に金
属メッキ膜が成長する。そのために、半導体基板周辺部
付近では金属メッキ膜の膜厚が薄くなる。
よる金属配線の形成方法においては、半導体基板周辺部
および側面のフォトレジスト膜は、半導体基板と基板保
持用キャリアとの接触による発塵を防止するために除去
されている。従って半導体基板の裏面に陰電極を接触さ
せメッキを行う際に、半導体基板の最外周部からメッキ
電流もれを生じ、半導体基板の最外周部および側面に金
属メッキ膜が成長する。そのために、半導体基板周辺部
付近では金属メッキ膜の膜厚が薄くなる。
【0007】この対策としてメッキ時間を長くし、周辺
部の膜厚を所定の厚さにすると、周辺部以外の半導体基
板表面では膜厚が厚くなる。そのため膜厚が厚くなった
部分では、マスクとしてのフォトレジスト膜の膜厚より
も金属メッキ膜の膜厚のほうが厚くなり、隣接した金属
メッキ膜が接触するなどの問題があった。
部の膜厚を所定の厚さにすると、周辺部以外の半導体基
板表面では膜厚が厚くなる。そのため膜厚が厚くなった
部分では、マスクとしてのフォトレジスト膜の膜厚より
も金属メッキ膜の膜厚のほうが厚くなり、隣接した金属
メッキ膜が接触するなどの問題があった。
【0008】また、半導体基板の最外周部および、側面
に成長した金属メッキ膜が、基板保持用キャリアと接触
して発塵し、半導体装置の信頼性及び歩留りを低下させ
るなどの欠点があった。
に成長した金属メッキ膜が、基板保持用キャリアと接触
して発塵し、半導体装置の信頼性及び歩留りを低下させ
るなどの欠点があった。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子が形成された半導体基板上の周辺部を除
く部分に第1の金属膜および第2の金属膜を順次積層す
る工程と、この第2の金属膜上にフォトレジスト膜を形
成したのちパターニングし所望の形状に開口部を形成す
る工程と、電解メッキ法により前記第2の金属膜上のフ
ォトレジスト膜の開口部に配線用の金属メッキ膜を形成
する工程とを含むものである。
造方法は、素子が形成された半導体基板上の周辺部を除
く部分に第1の金属膜および第2の金属膜を順次積層す
る工程と、この第2の金属膜上にフォトレジスト膜を形
成したのちパターニングし所望の形状に開口部を形成す
る工程と、電解メッキ法により前記第2の金属膜上のフ
ォトレジスト膜の開口部に配線用の金属メッキ膜を形成
する工程とを含むものである。
【0010】
【実施例】次に本発明について図面を参照して説明す
る。図1(a)〜(d)は本発明の第1の実施例を説明
するための半導体チップの断面図であり、金属配線とし
て金配線を形成する場合を示す。
る。図1(a)〜(d)は本発明の第1の実施例を説明
するための半導体チップの断面図であり、金属配線とし
て金配線を形成する場合を示す。
【0011】まず、図1(a)に示すように、素子工程
を完成した後の半導体基板1の表面全体に、下地基板と
の密着力を強化するための膜厚が約0.2μmのTiW
膜2を被着したのち、さらにその上層に金メッキ膜が成
長しやすいように、膜厚が約0.1μmのAu膜3をス
パッタにより被着する。TiW膜2およびAu膜3は基
板表面に被着してあるので、電解メッキを行う際の電流
路ともなる。次にその上層に、膜厚が約3.5μmのフ
ォトレジスト膜4を形成したのちパターニングし半導体
基板1の周辺部から約5mmの幅で除去し、Au膜3を
露呈する。
を完成した後の半導体基板1の表面全体に、下地基板と
の密着力を強化するための膜厚が約0.2μmのTiW
膜2を被着したのち、さらにその上層に金メッキ膜が成
長しやすいように、膜厚が約0.1μmのAu膜3をス
パッタにより被着する。TiW膜2およびAu膜3は基
板表面に被着してあるので、電解メッキを行う際の電流
路ともなる。次にその上層に、膜厚が約3.5μmのフ
ォトレジスト膜4を形成したのちパターニングし半導体
基板1の周辺部から約5mmの幅で除去し、Au膜3を
露呈する。
【0012】次に図1(b)に示すように、Au膜3を
王水にてエッチング除去し、次いでTiW膜2を過酸化
水素水にてエッチングする。このとき、半導体基板1の
側面に回り込んで形成されている金膜3およびTiW膜
2も同時にエッチング除去される。その後、フォトレジ
スト膜4を除去したのち、電解メッキを行う際のマスク
材となる膜厚が約2.0μmのフォトレジスト膜14を
形成し、パターニングして金配線を形成する領域を開口
し、Au膜3の一部を露呈させる。このフォトレジスト
膜14は、半導体基板の周辺部では約4mmの幅で除去
され、半導体基板1の表面を出せるが、TiW膜2及び
Au膜3の側面は覆われる。
王水にてエッチング除去し、次いでTiW膜2を過酸化
水素水にてエッチングする。このとき、半導体基板1の
側面に回り込んで形成されている金膜3およびTiW膜
2も同時にエッチング除去される。その後、フォトレジ
スト膜4を除去したのち、電解メッキを行う際のマスク
材となる膜厚が約2.0μmのフォトレジスト膜14を
形成し、パターニングして金配線を形成する領域を開口
し、Au膜3の一部を露呈させる。このフォトレジスト
膜14は、半導体基板の周辺部では約4mmの幅で除去
され、半導体基板1の表面を出せるが、TiW膜2及び
Au膜3の側面は覆われる。
【0013】次に図1(c)に示すように、半導体基板
1の裏面に陰電極を接触させ、金メッキ液中に浸漬す
る。半導体基板1の裏面は、接触抵抗を低下させるため
に不純物,例えばリンを拡散させてあり、この裏面に接
触させた陰電極から半導体基板1に形成された素子、例
えばサブストレートコンタクトすなわち、最低電位取り
出し口をへて、半導体基板1の表面側のTiW膜2およ
びAu膜3を電流路としてメッキ装置側の陽極電極板と
の間に、電流を流して、メッキを行うことにより、フォ
トレジスト膜14の開口部に露呈されているAu膜3上
に、膜厚が約1.5μmの金メッキ膜5を形成する。
1の裏面に陰電極を接触させ、金メッキ液中に浸漬す
る。半導体基板1の裏面は、接触抵抗を低下させるため
に不純物,例えばリンを拡散させてあり、この裏面に接
触させた陰電極から半導体基板1に形成された素子、例
えばサブストレートコンタクトすなわち、最低電位取り
出し口をへて、半導体基板1の表面側のTiW膜2およ
びAu膜3を電流路としてメッキ装置側の陽極電極板と
の間に、電流を流して、メッキを行うことにより、フォ
トレジスト膜14の開口部に露呈されているAu膜3上
に、膜厚が約1.5μmの金メッキ膜5を形成する。
【0014】次に図1(d)に示すように、フォトレジ
スト膜14を全部除去したのち、アルゴンガスを用いた
異方性ドライエッチングにより、不要部分のAu膜3お
よびTiW膜2を連続エッチングし除去することによ
り、所望の金配線を有する半導体装置が完成する。
スト膜14を全部除去したのち、アルゴンガスを用いた
異方性ドライエッチングにより、不要部分のAu膜3お
よびTiW膜2を連続エッチングし除去することによ
り、所望の金配線を有する半導体装置が完成する。
【0015】このように第1の実施例によれば、電解メ
ッキを行う際に半導体基板1の最外周部からのメッキ電
流もれを生じることがないので、半導体基板の最外周部
および側面に金メッキ膜が成長することがないため、均
一な厚さを有する金メッキ膜を形成することができる。
ッキを行う際に半導体基板1の最外周部からのメッキ電
流もれを生じることがないので、半導体基板の最外周部
および側面に金メッキ膜が成長することがないため、均
一な厚さを有する金メッキ膜を形成することができる。
【0016】このようにメッキの膜厚ばらつきを低減さ
せることにより、メッキ膜厚が厚くなった場合に、隣接
した配線と接触を起こすことを防止するために、フォト
レジスト膜を厚くする必要がなくなるので、微細なパタ
ーンの形成が可能になる。また、多層構造、例えば6層
の配線をメッキにより形成する際に、層間膜の平坦化が
容易になるという効果もある。さらに、半導体基板の最
外周部および側面に成長した金メッキ膜が基板保持用キ
ャリアとの接触により、発塵することも防止できるので
歩留りが向上するという効果も有する。
せることにより、メッキ膜厚が厚くなった場合に、隣接
した配線と接触を起こすことを防止するために、フォト
レジスト膜を厚くする必要がなくなるので、微細なパタ
ーンの形成が可能になる。また、多層構造、例えば6層
の配線をメッキにより形成する際に、層間膜の平坦化が
容易になるという効果もある。さらに、半導体基板の最
外周部および側面に成長した金メッキ膜が基板保持用キ
ャリアとの接触により、発塵することも防止できるので
歩留りが向上するという効果も有する。
【0017】図2(a)〜(c)は本発明の第2の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【0018】まず、図2(a)に示すように、素子工程
を完成した後の半導体基板1の表面に、膜厚約0.2μ
mのTiW膜2Aおよび膜厚約0.1μmのAu膜3A
をスパッタリング法により連続した被着する。このスパ
ッタリングの際にリング状の治具を用いて半導体基板1
の周辺部を約5mmの幅で覆って保護することにより、
半導体基板1の周辺部にはTiW膜2AおよびAu膜3
Aがスパッタされず、約5mmの幅で半導体基板1の表
面が露出する。
を完成した後の半導体基板1の表面に、膜厚約0.2μ
mのTiW膜2Aおよび膜厚約0.1μmのAu膜3A
をスパッタリング法により連続した被着する。このスパ
ッタリングの際にリング状の治具を用いて半導体基板1
の周辺部を約5mmの幅で覆って保護することにより、
半導体基板1の周辺部にはTiW膜2AおよびAu膜3
Aがスパッタされず、約5mmの幅で半導体基板1の表
面が露出する。
【0019】次に、図2(b)に示すように、前述の第
1の実施例と同様に、膜厚が約2.0μmのフォトレジ
スト膜14を形成したのちパターニングして開口部を形
成する。
1の実施例と同様に、膜厚が約2.0μmのフォトレジ
スト膜14を形成したのちパターニングして開口部を形
成する。
【0020】次に図2(c)に示すように、フォトレジ
スト膜14の開口部に露呈されているAu膜上に、膜厚
が約1.5μmの金メッキ膜5を形成する。次で第1の
実施例と同様にしてフォトレジスト膜14を全て剥離し
た後、異方性ドライエッチグで、不要部分のAu膜3A
およびTiW膜2Aを同様にエッチング除去し、所要の
金配線を有する半導体装置が完成する。
スト膜14の開口部に露呈されているAu膜上に、膜厚
が約1.5μmの金メッキ膜5を形成する。次で第1の
実施例と同様にしてフォトレジスト膜14を全て剥離し
た後、異方性ドライエッチグで、不要部分のAu膜3A
およびTiW膜2Aを同様にエッチング除去し、所要の
金配線を有する半導体装置が完成する。
【0021】このように第2の実施例においても電解メ
ッキを行う際に、半導体基板最外周部からのメッキ電流
もれを生じることがないので、第1の実施例と同様の効
果がある。
ッキを行う際に、半導体基板最外周部からのメッキ電流
もれを生じることがないので、第1の実施例と同様の効
果がある。
【0022】さらにTiW膜24およびAu膜3Aをス
パッタリング法により被着する際に、半導体基板の周辺
部をリング状の治具でマスクしているため、第1の実施
例における半導体基板の周辺部のTiW膜およびAu膜
をエッチング除去するためのマスクとなるフォトレジス
ト膜の形成工程と、TiW膜およびAu膜をエッチング
除去する工程とフォトレジスト膜を剥離除去する工程を
省くことができることから、工期を短縮できるという利
点もある。
パッタリング法により被着する際に、半導体基板の周辺
部をリング状の治具でマスクしているため、第1の実施
例における半導体基板の周辺部のTiW膜およびAu膜
をエッチング除去するためのマスクとなるフォトレジス
ト膜の形成工程と、TiW膜およびAu膜をエッチング
除去する工程とフォトレジスト膜を剥離除去する工程を
省くことができることから、工期を短縮できるという利
点もある。
【0023】尚、上記実施例では第1及び第2の金属膜
としてTiW膜及びAu膜を用いたが、Ti膜及びPt
膜を用いてもよい。また金メッキ膜の代りに銅メッキ膜
を用いることができる。この場合は第1及び第2の金属
膜としては、TiW膜及びCu膜が適当である。
としてTiW膜及びAu膜を用いたが、Ti膜及びPt
膜を用いてもよい。また金メッキ膜の代りに銅メッキ膜
を用いることができる。この場合は第1及び第2の金属
膜としては、TiW膜及びCu膜が適当である。
【0024】
【発明の効果】以上説明したように本発明は、半導体基
板の周辺部を除いて密着力強化用の第1の金属膜および
メッキ性向上用の第2の金属膜とを形成しているため、
電解メッキを行う場合に半導体基板の最外周部からのメ
ッキ電流もれをなくすことができる。このため半導体基
板面内における金属メッキ膜の膜厚のばらつきを低減さ
せることができる。更に金属メッキ膜による発塵も防止
できる。従って半導体装置の信頼性及び歩留りは向上す
る。
板の周辺部を除いて密着力強化用の第1の金属膜および
メッキ性向上用の第2の金属膜とを形成しているため、
電解メッキを行う場合に半導体基板の最外周部からのメ
ッキ電流もれをなくすことができる。このため半導体基
板面内における金属メッキ膜の膜厚のばらつきを低減さ
せることができる。更に金属メッキ膜による発塵も防止
できる。従って半導体装置の信頼性及び歩留りは向上す
る。
【図1】本発明の第1の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図2】本発明の第2の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図3】従来例による半導体装置の製造方法を説明する
ための半導体チップの断面図。
ための半導体チップの断面図。
1,31 半導体基板 2,2A TiW膜 3,3A Au膜 4,14,34,44 フォトレジスト膜 5 金メッキ膜 32 第1の金属膜 33 第2の金属膜 35 金属メッキ膜
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872 H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 C25D 5/00 - 7/12
Claims (2)
- 【請求項1】 素子が形成された半導体基板上の周辺部
を除く部分に第1の金属膜および第2の金属膜を順次積
層する工程と、この第2の金属膜上にフォトレジスト膜
を形成したのちパターニングし所望の形状に開口部を形
成する工程と、電解メッキ法により前記第2の金属膜上
のフォトレジスト膜の開口部に配線用の金属メッキ膜を
形成する工程とを含むこと特徴とする半導体装置の製造
方法。 - 【請求項2】 半導体基板の周辺部をリング状の治具で
覆ったのち第1の金属膜および第2の金属膜をスパッタ
リング法により形成する請求項1記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03279393A JP3082356B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03279393A JP3082356B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05121403A JPH05121403A (ja) | 1993-05-18 |
JP3082356B2 true JP3082356B2 (ja) | 2000-08-28 |
Family
ID=17610503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03279393A Expired - Fee Related JP3082356B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3082356B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4757372B2 (ja) * | 2000-06-13 | 2011-08-24 | 富士通株式会社 | 埋込配線層の形成方法 |
JP4425747B2 (ja) | 2004-08-30 | 2010-03-03 | フジノン株式会社 | 仮想接面測定用の干渉計装置 |
-
1991
- 1991-10-25 JP JP03279393A patent/JP3082356B2/ja not_active Expired - Fee Related
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---|---|
JPH05121403A (ja) | 1993-05-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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