JPH05281928A - 表示駆動装置 - Google Patents
表示駆動装置Info
- Publication number
- JPH05281928A JPH05281928A JP7731792A JP7731792A JPH05281928A JP H05281928 A JPH05281928 A JP H05281928A JP 7731792 A JP7731792 A JP 7731792A JP 7731792 A JP7731792 A JP 7731792A JP H05281928 A JPH05281928 A JP H05281928A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- gate
- signal
- gate line
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】本発明は、ゲートライン駆動信号のタイミング
調整が容易に行え、且つクロストークを生じない表示駆
動装置を提供することを目的とする。 【構成】本発明は、インバータI1〜I4,トランスフ
ァゲートTG1〜TG4よりなるフリップフロップによ
り構成したシフトレジスタ回路と、このシフトレジスタ
回路の出力信号を制御してゲートラインを駆動するナン
ドゲートNGとより構成する。
調整が容易に行え、且つクロストークを生じない表示駆
動装置を提供することを目的とする。 【構成】本発明は、インバータI1〜I4,トランスフ
ァゲートTG1〜TG4よりなるフリップフロップによ
り構成したシフトレジスタ回路と、このシフトレジスタ
回路の出力信号を制御してゲートラインを駆動するナン
ドゲートNGとより構成する。
Description
【0001】
【産業上の利用分野】本発明は、例えば駆動回路一体型
アクティブマトリックスLCDパネルを構成するTFT
のゲートライン等を駆動する表示駆動装置に関するもの
である。
アクティブマトリックスLCDパネルを構成するTFT
のゲートライン等を駆動する表示駆動装置に関するもの
である。
【0002】
【従来の技術】従来、駆動回路一体型アクティブマトリ
ックスLCDパネルを構成するTFTのゲートラインを
駆動する表示駆動装置は、フリップフロップをカスコー
ドに接続してシフトレジスタ回路を構成し、このシフト
レジスタ回路の各段の出力信号をバッファ回路を通して
電流増幅して、駆動回路一体型アクティブマトリックス
LCDパネルを構成するTFTのゲートラインを駆動し
ている。
ックスLCDパネルを構成するTFTのゲートラインを
駆動する表示駆動装置は、フリップフロップをカスコー
ドに接続してシフトレジスタ回路を構成し、このシフト
レジスタ回路の各段の出力信号をバッファ回路を通して
電流増幅して、駆動回路一体型アクティブマトリックス
LCDパネルを構成するTFTのゲートラインを駆動し
ている。
【0003】図6は従来の表示駆動装置のタイミングチ
ャートである。即ち、垂直同期信号CK, ̄CK及び垂
直用クロック信号SPVをフリップフロップにより構成
されたシフトレジスタ回路に供給し、このシフトレジス
タ回路の出力よりゲートライン駆動信号GO1,GO2
………を抽出している。通常、表示駆動装置のアクティ
ブマトリックス部はNチャネルTFTが用いられている
ので画素の信号としては、シフトレジスタ回路の出力信
号であるゲートライン駆動信号GO1,GO2………が
立ち下がる時確定することになる。
ャートである。即ち、垂直同期信号CK, ̄CK及び垂
直用クロック信号SPVをフリップフロップにより構成
されたシフトレジスタ回路に供給し、このシフトレジス
タ回路の出力よりゲートライン駆動信号GO1,GO2
………を抽出している。通常、表示駆動装置のアクティ
ブマトリックス部はNチャネルTFTが用いられている
ので画素の信号としては、シフトレジスタ回路の出力信
号であるゲートライン駆動信号GO1,GO2………が
立ち下がる時確定することになる。
【0004】
【発明が解決しようとする課題】しかしながら、駆動回
路一体型アクティブマトリックスLCDパネルを構成す
るTFTのゲートラインの伝搬遅延が大きいときは、例
えば前段ゲートラインのゲートライン駆動信号GO1の
電圧が充分下がり切らない内に、次段ゲートラインのゲ
ートライン駆動信号GO2の電圧が立ち上がってしま
い、結果としてクロストークを生じやすいという欠点が
あった。
路一体型アクティブマトリックスLCDパネルを構成す
るTFTのゲートラインの伝搬遅延が大きいときは、例
えば前段ゲートラインのゲートライン駆動信号GO1の
電圧が充分下がり切らない内に、次段ゲートラインのゲ
ートライン駆動信号GO2の電圧が立ち上がってしま
い、結果としてクロストークを生じやすいという欠点が
あった。
【0005】本発明は上記の実情に鑑みてなされたもの
で、ゲートライン駆動信号のタイミング調整が容易に行
え、且つクロストークを生じない表示駆動装置を提供す
ることを目的とする。
で、ゲートライン駆動信号のタイミング調整が容易に行
え、且つクロストークを生じない表示駆動装置を提供す
ることを目的とする。
【0006】
【課題を解決するための手段】本発明は上記課題を解決
するために、フリップフロップにより構成されたシフト
レジスタ回路と、このシフトレジスタ回路の出力信号を
制御してゲートラインを駆動するゲート回路とを具備す
ることを特徴とするものである。
するために、フリップフロップにより構成されたシフト
レジスタ回路と、このシフトレジスタ回路の出力信号を
制御してゲートラインを駆動するゲート回路とを具備す
ることを特徴とするものである。
【0007】
【作用】上記手段により、ゲートライン駆動信号をゲー
ト回路で制御することにより、ゲートライン駆動信号の
タイミング調整が容易に行えるため、前段ゲートライン
のゲートライン駆動信号の電圧が充分下がり切ってか
ら、次段ゲートラインのゲートライン駆動信号の電圧を
立ち上がるようにでき、クロストークが生じるのを防止
することができる。
ト回路で制御することにより、ゲートライン駆動信号の
タイミング調整が容易に行えるため、前段ゲートライン
のゲートライン駆動信号の電圧が充分下がり切ってか
ら、次段ゲートラインのゲートライン駆動信号の電圧を
立ち上がるようにでき、クロストークが生じるのを防止
することができる。
【0008】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【0009】図5は本発明の一実施例である駆動回路一
体型アクティブマトリックスLCDパネルの表示駆動装
置を示す概略ブロック図である。即ち、表示駆動素子マ
トリクス回路部11は信号線駆動回路部12及び走査線
駆動回路部13により駆動される。尚、これらのすべて
の回路は薄膜トランジスタにより構成することができ、
すべての回路を一枚の基板上に形成することができる。
体型アクティブマトリックスLCDパネルの表示駆動装
置を示す概略ブロック図である。即ち、表示駆動素子マ
トリクス回路部11は信号線駆動回路部12及び走査線
駆動回路部13により駆動される。尚、これらのすべて
の回路は薄膜トランジスタにより構成することができ、
すべての回路を一枚の基板上に形成することができる。
【0010】図1は図5の走査線駆動回路部13の一例
を示す回路図である。即ち、垂直用クロック信号印加端
子1は第1のトランスファゲートTG1を介して第1の
インバータI1の入力端に接続され、この第1のインバ
ータI1の出力端は第2のインバータI2の入力端に接
続されると共に第3のトランスファゲートTG3を介し
て第3のインバータI3の入力端に接続される。前記第
2のインバータI2の出力端は第2のトランスファゲー
トTG2を介して第1のインバータI1の入力端に接続
される。前記第3のインバータI3の出力端は第4のイ
ンバータI4の入力端に接続されると共にナンド(NA
ND)ゲートNGの一方の入力端に接続される。前記第
4のインバータI4の出力端は第4のトランスファゲー
トTG4を介して第3のインバータI3の入力端に接続
される。前記ナンドゲートNGは他方の入力端に出力制
御信号印加端子2が接続され、出力端に第5のインバー
タI5を介して第1のゲートラインが接続される。前記
第1のトランスファゲートTG1及び第4のトランスフ
ァゲートTG4はN側制御端子が垂直同期信号印加端子
3に接続され、P側制御端子が垂直同期信号印加端子4
に接続される。前記第2のトランスファゲートTG2及
び第3のトランスファゲートTG3はP側制御端子が垂
直同期信号印加端子3に接続され、N側制御端子が垂直
同期信号印加端子4に接続される。以上のようにして第
1段ゲートラインの駆動回路が構成される。同様にし
て、第2段ゲートライン以降の駆動回路が構成される
が、第2段ゲートライン以降の駆動回路では第1のイン
バータI1の入力端には前段ゲートラインの駆動回路を
構成する第3のインバータI3の出力端が第1のトラン
スファゲートTG1を介して接続される。前記第1のイ
ンバータI1,第2のインバータI2,第1のトランス
ファゲートTG1、第2のトランスファゲートTG2及
び第3のインバータI3,第4のインバータI4,第3
のトランスファゲートTG3、第4のトランスファゲー
トTG4はフリップフロップを構成し、このフリップフ
ロップをカスコード接続してシフトレジスタを構成す
る。
を示す回路図である。即ち、垂直用クロック信号印加端
子1は第1のトランスファゲートTG1を介して第1の
インバータI1の入力端に接続され、この第1のインバ
ータI1の出力端は第2のインバータI2の入力端に接
続されると共に第3のトランスファゲートTG3を介し
て第3のインバータI3の入力端に接続される。前記第
2のインバータI2の出力端は第2のトランスファゲー
トTG2を介して第1のインバータI1の入力端に接続
される。前記第3のインバータI3の出力端は第4のイ
ンバータI4の入力端に接続されると共にナンド(NA
ND)ゲートNGの一方の入力端に接続される。前記第
4のインバータI4の出力端は第4のトランスファゲー
トTG4を介して第3のインバータI3の入力端に接続
される。前記ナンドゲートNGは他方の入力端に出力制
御信号印加端子2が接続され、出力端に第5のインバー
タI5を介して第1のゲートラインが接続される。前記
第1のトランスファゲートTG1及び第4のトランスフ
ァゲートTG4はN側制御端子が垂直同期信号印加端子
3に接続され、P側制御端子が垂直同期信号印加端子4
に接続される。前記第2のトランスファゲートTG2及
び第3のトランスファゲートTG3はP側制御端子が垂
直同期信号印加端子3に接続され、N側制御端子が垂直
同期信号印加端子4に接続される。以上のようにして第
1段ゲートラインの駆動回路が構成される。同様にし
て、第2段ゲートライン以降の駆動回路が構成される
が、第2段ゲートライン以降の駆動回路では第1のイン
バータI1の入力端には前段ゲートラインの駆動回路を
構成する第3のインバータI3の出力端が第1のトラン
スファゲートTG1を介して接続される。前記第1のイ
ンバータI1,第2のインバータI2,第1のトランス
ファゲートTG1、第2のトランスファゲートTG2及
び第3のインバータI3,第4のインバータI4,第3
のトランスファゲートTG3、第4のトランスファゲー
トTG4はフリップフロップを構成し、このフリップフ
ロップをカスコード接続してシフトレジスタを構成す
る。
【0011】図2は図1の回路の信号を示すタイミング
チャートである。即ち、垂直同期信号印加端子3には垂
直同期信号CKが供給され、垂直同期信号印加端子4に
は垂直同期信号 ̄CKが供給され、垂直用クロック信号
印加端子1には垂直用クロック信号SPVが供給され、
出力制御信号印加端子2には出力制御信号OEが供給さ
れる。しかして、第1のトランスファゲートTG1は垂
直同期信号CKが高電位、垂直同期信号 ̄CKN側制御
端子が低電位になるとオンとなり、第2のトランスファ
ゲートTG2は垂直同期信号CKが低電位、垂直同期信
号 ̄CKN側制御端子が高電位になるとオンとなるた
め、第1のインバータI1の入力端には信号S11が抽
出される。第3のトランスファゲートTG3は垂直同期
信号CKが低電位、垂直同期信号 ̄CKN側制御端子が
高電位になるとオンとなり、第4のトランスファゲート
TG4は垂直同期信号CKが高電位、垂直同期信号 ̄C
Kが低電位になるとオンとなるため、第3のインバータ
I3の出力端には信号S12が抽出される。この信号S
12はナンドゲートNGで出力制御信号OEと論理積否
定がとられ、第5のインバータI5を介してゲートライ
ン駆動信号GO1が抽出されて第1段ゲートラインを駆
動する。
チャートである。即ち、垂直同期信号印加端子3には垂
直同期信号CKが供給され、垂直同期信号印加端子4に
は垂直同期信号 ̄CKが供給され、垂直用クロック信号
印加端子1には垂直用クロック信号SPVが供給され、
出力制御信号印加端子2には出力制御信号OEが供給さ
れる。しかして、第1のトランスファゲートTG1は垂
直同期信号CKが高電位、垂直同期信号 ̄CKN側制御
端子が低電位になるとオンとなり、第2のトランスファ
ゲートTG2は垂直同期信号CKが低電位、垂直同期信
号 ̄CKN側制御端子が高電位になるとオンとなるた
め、第1のインバータI1の入力端には信号S11が抽
出される。第3のトランスファゲートTG3は垂直同期
信号CKが低電位、垂直同期信号 ̄CKN側制御端子が
高電位になるとオンとなり、第4のトランスファゲート
TG4は垂直同期信号CKが高電位、垂直同期信号 ̄C
Kが低電位になるとオンとなるため、第3のインバータ
I3の出力端には信号S12が抽出される。この信号S
12はナンドゲートNGで出力制御信号OEと論理積否
定がとられ、第5のインバータI5を介してゲートライ
ン駆動信号GO1が抽出されて第1段ゲートラインを駆
動する。
【0012】同様にして、第2段ゲートライン以降を駆
動するゲートライン駆動信号GO2………を得ることが
できる。この場合、第2段ゲートライン以降の駆動回路
では第1のインバータI1には、垂直用クロック信号S
PVの代わりに前段ゲートラインの駆動回路を構成する
第3のインバータI3の出力信号S12,S22………
が第1のトランスファゲートTG1を介して入力され
る。
動するゲートライン駆動信号GO2………を得ることが
できる。この場合、第2段ゲートライン以降の駆動回路
では第1のインバータI1には、垂直用クロック信号S
PVの代わりに前段ゲートラインの駆動回路を構成する
第3のインバータI3の出力信号S12,S22………
が第1のトランスファゲートTG1を介して入力され
る。
【0013】以上のように、シフトレジスタの出力部に
ナンドゲートNGを組合せることにより、出力制御信号
OEによるゲートライン駆動信号のタイミングの制御が
容易になるので、クロストークは原理的には全く発生し
ない回路が得られる。すなわち、シフトレジスタの出力
信号S12,S22………と出力制御信号OEの論理積
否定をゲートライン駆動信号としているので、仮にゲー
トラインの伝搬遅延が大きくても予めその時間を見込ん
で出力制御信号OEを入力すればよい。
ナンドゲートNGを組合せることにより、出力制御信号
OEによるゲートライン駆動信号のタイミングの制御が
容易になるので、クロストークは原理的には全く発生し
ない回路が得られる。すなわち、シフトレジスタの出力
信号S12,S22………と出力制御信号OEの論理積
否定をゲートライン駆動信号としているので、仮にゲー
トラインの伝搬遅延が大きくても予めその時間を見込ん
で出力制御信号OEを入力すればよい。
【0014】図3は図5の走査線駆動回路部13の他の
例を示す回路図である。即ち、垂直用クロック信号印加
端子21は第1のインバータI11の入力端に接続さ
れ、この第1のインバータI11の出力端は第1のトラ
ンスファゲートTG11を介して第2のインバータI1
2の入力端に接続され、この第2のインバータI12の
出力端は第3のインバータI13の入力端に接続される
と共に第1のナンドゲートNG1の一方の入力端に接続
される。前記第3のインバータI13の出力端は第2の
トランスファゲートTG12を介して第2のインバータ
I12の入力端に接続される。前記第1のナンドゲート
NG1は他方の入力端に出力制御信号印加端子221が
接続され、出力端に第4のインバータI14を介して第
1のゲートラインが接続される。
例を示す回路図である。即ち、垂直用クロック信号印加
端子21は第1のインバータI11の入力端に接続さ
れ、この第1のインバータI11の出力端は第1のトラ
ンスファゲートTG11を介して第2のインバータI1
2の入力端に接続され、この第2のインバータI12の
出力端は第3のインバータI13の入力端に接続される
と共に第1のナンドゲートNG1の一方の入力端に接続
される。前記第3のインバータI13の出力端は第2の
トランスファゲートTG12を介して第2のインバータ
I12の入力端に接続される。前記第1のナンドゲート
NG1は他方の入力端に出力制御信号印加端子221が
接続され、出力端に第4のインバータI14を介して第
1のゲートラインが接続される。
【0015】前記第2のインバータI12の出力端は第
5のインバータI15の入力端に接続され、この第5の
インバータI15の出力端は第3のトランスファゲート
TG13を介して第6のインバータI16の入力端に接
続され、この第6のインバータI16の出力端は第7の
インバータI17の入力端に接続されると共に第2のナ
ンドゲートNG2の一方の入力端に接続される。前記第
7のインバータI17の出力端は第4のトランスファゲ
ートTG14を介して第6のインバータI16の入力端
に接続される。前記第2のナンドゲートNG2は他方の
入力端に出力制御信号印加端子222が接続され、出力
端に第8のインバータI18を介して第2のゲートライ
ンが接続される。
5のインバータI15の入力端に接続され、この第5の
インバータI15の出力端は第3のトランスファゲート
TG13を介して第6のインバータI16の入力端に接
続され、この第6のインバータI16の出力端は第7の
インバータI17の入力端に接続されると共に第2のナ
ンドゲートNG2の一方の入力端に接続される。前記第
7のインバータI17の出力端は第4のトランスファゲ
ートTG14を介して第6のインバータI16の入力端
に接続される。前記第2のナンドゲートNG2は他方の
入力端に出力制御信号印加端子222が接続され、出力
端に第8のインバータI18を介して第2のゲートライ
ンが接続される。
【0016】前記第1のトランスファゲートTG11及
び第4のトランスファゲートTG14はN側制御端子が
垂直同期信号印加端子23に接続され、P側制御端子が
垂直同期信号印加端子24に接続される。前記第2のト
ランスファゲートTG12及び第3のトランスファゲー
トTG13はP側制御端子が垂直同期信号印加端子23
に接続され、N側制御端子が垂直同期信号印加端子24
に接続される。
び第4のトランスファゲートTG14はN側制御端子が
垂直同期信号印加端子23に接続され、P側制御端子が
垂直同期信号印加端子24に接続される。前記第2のト
ランスファゲートTG12及び第3のトランスファゲー
トTG13はP側制御端子が垂直同期信号印加端子23
に接続され、N側制御端子が垂直同期信号印加端子24
に接続される。
【0017】以上のようにして第1段ゲートラインの駆
動回路及び第2段ゲートラインの駆動回路が構成され
る。同様にして、第3段ゲートライン以降の駆動回路が
構成される。
動回路及び第2段ゲートラインの駆動回路が構成され
る。同様にして、第3段ゲートライン以降の駆動回路が
構成される。
【0018】前記第2のインバータI12,第3のイン
バータI13,第1のトランスファゲートTG11、第
2のトランスファゲートTG12はフリップフロップを
構成し、このフリップフロップを、第6のインバータI
16,第7のインバータI17,第3のトランスファゲ
ートTG13、第4のトランスファゲートTG14より
構成されるフリップフロップとカスコード接続してシフ
トレジスタを構成する。
バータI13,第1のトランスファゲートTG11、第
2のトランスファゲートTG12はフリップフロップを
構成し、このフリップフロップを、第6のインバータI
16,第7のインバータI17,第3のトランスファゲ
ートTG13、第4のトランスファゲートTG14より
構成されるフリップフロップとカスコード接続してシフ
トレジスタを構成する。
【0019】図4は図3の回路の信号を示すタイミング
チャートである。即ち、垂直同期信号印加端子23には
垂直同期信号CKが供給され、垂直同期信号印加端子2
4には垂直同期信号 ̄CKが供給され、垂直用クロック
信号印加端子21には垂直用クロック信号SPVが供給
され、出力制御信号印加端子221には出力制御信号O
Eが供給され、出力制御信号印加端子222には出力制
御信号 ̄OEが供給される。しかして、第1のトランス
ファゲートTG11は垂直同期信号CKが高電位、垂直
同期信号 ̄CKが低電位になるとオンとなり、第2のト
ランスファゲートTG12は垂直同期信号CKが低電
位、垂直同期信号 ̄CKが高電位になるとオンとなるた
め、第2のインバータI12の出力端には信号SO1が
抽出される。この信号SO1は第1のナンドゲートNG
1で出力制御信号OEと論理積否定がとられ、第4のイ
ンバータI14を介してゲートライン駆動信号GO1が
抽出されて第1段ゲートラインを駆動する。
チャートである。即ち、垂直同期信号印加端子23には
垂直同期信号CKが供給され、垂直同期信号印加端子2
4には垂直同期信号 ̄CKが供給され、垂直用クロック
信号印加端子21には垂直用クロック信号SPVが供給
され、出力制御信号印加端子221には出力制御信号O
Eが供給され、出力制御信号印加端子222には出力制
御信号 ̄OEが供給される。しかして、第1のトランス
ファゲートTG11は垂直同期信号CKが高電位、垂直
同期信号 ̄CKが低電位になるとオンとなり、第2のト
ランスファゲートTG12は垂直同期信号CKが低電
位、垂直同期信号 ̄CKが高電位になるとオンとなるた
め、第2のインバータI12の出力端には信号SO1が
抽出される。この信号SO1は第1のナンドゲートNG
1で出力制御信号OEと論理積否定がとられ、第4のイ
ンバータI14を介してゲートライン駆動信号GO1が
抽出されて第1段ゲートラインを駆動する。
【0020】又、第3のトランスファゲートTG13は
垂直同期信号CKが低電位、垂直同期信号 ̄CKが高電
位になるとオンとなり、第4のトランスファゲートTG
14は垂直同期信号CKが高電位、垂直同期信号 ̄CK
が低電位になるとオンとなるため、第6のインバータI
16の出力端には信号SO2が抽出される。この信号S
O2は第2のナンドゲートNG2で出力制御信号 ̄OE
と論理積否定がとられ、第8のインバータI18を介し
てゲートライン駆動信号GO2が抽出されて第2段ゲー
トラインを駆動する。同様にして、第3段ゲートライン
以降を駆動するゲートライン駆動信号GO3………を得
ることができる。
垂直同期信号CKが低電位、垂直同期信号 ̄CKが高電
位になるとオンとなり、第4のトランスファゲートTG
14は垂直同期信号CKが高電位、垂直同期信号 ̄CK
が低電位になるとオンとなるため、第6のインバータI
16の出力端には信号SO2が抽出される。この信号S
O2は第2のナンドゲートNG2で出力制御信号 ̄OE
と論理積否定がとられ、第8のインバータI18を介し
てゲートライン駆動信号GO2が抽出されて第2段ゲー
トラインを駆動する。同様にして、第3段ゲートライン
以降を駆動するゲートライン駆動信号GO3………を得
ることができる。
【0021】図3の実施例では、図1の実施例に対して
1段当たりのシフトレジスタの構成要素をほぼ半分にす
ることができる。又、図3の実施例では2相の出力制御
信号OE, ̄OEを必要とするが、ナンドゲートとの組
合せにより機能的には図1の実施例と全く同じものが得
られる。更に、回路動作としては、図1の実施例では1
クロックサイクルで転送されたシフトレジスタのデータ
で出力信号を作り出すのに対し、図3の実施例では1/
2クロックサイクルで転送されたシフトレジスタのデー
タで出力信号を作り出している。従って、同じ出力段数
を得るには1/2クロック周波数で良い事になる。逆
に、同じクロック周波数ならば、2倍の規模の回路を得
る事ができる。
1段当たりのシフトレジスタの構成要素をほぼ半分にす
ることができる。又、図3の実施例では2相の出力制御
信号OE, ̄OEを必要とするが、ナンドゲートとの組
合せにより機能的には図1の実施例と全く同じものが得
られる。更に、回路動作としては、図1の実施例では1
クロックサイクルで転送されたシフトレジスタのデータ
で出力信号を作り出すのに対し、図3の実施例では1/
2クロックサイクルで転送されたシフトレジスタのデー
タで出力信号を作り出している。従って、同じ出力段数
を得るには1/2クロック周波数で良い事になる。逆
に、同じクロック周波数ならば、2倍の規模の回路を得
る事ができる。
【0022】
【発明の効果】以上述べたように本発明によれば、ゲー
トライン駆動信号をゲート回路で制御することにより、
ゲートライン駆動信号のタイミング調整が容易に行える
ため、前段ゲートラインのゲートライン駆動信号の電圧
が充分下がり切ってから、次段ゲートラインのゲートラ
イン駆動信号の電圧を立ち上がるようにでき、クロスト
ークが生じるのを防止することができる。
トライン駆動信号をゲート回路で制御することにより、
ゲートライン駆動信号のタイミング調整が容易に行える
ため、前段ゲートラインのゲートライン駆動信号の電圧
が充分下がり切ってから、次段ゲートラインのゲートラ
イン駆動信号の電圧を立ち上がるようにでき、クロスト
ークが生じるのを防止することができる。
【図1】本発明に係る走査線駆動回路部の一例を示す回
路図である。
路図である。
【図2】図1の回路の信号の一例を示すタイミングチャ
ートである。
ートである。
【図3】本発明に係る走査線駆動回路部の他の例を示す
回路図である。
回路図である。
【図4】図3の回路の信号の一例を示すタイミングチャ
ートである。
ートである。
【図5】本発明の一実施例を示す構成説明図である。
【図6】従来の走査線駆動回路の信号の一例を示すタイ
ミングチャートである。
ミングチャートである。
1…垂直用クロック信号印加端子、2…出力制御信号印
加端子、3…垂直同期信号印加端子、4…垂直同期信号
印加端子、I1〜I5…インバータ、TG1〜TG4…
トランスファゲート、NG…ナンドゲート。
加端子、3…垂直同期信号印加端子、4…垂直同期信号
印加端子、I1〜I5…インバータ、TG1〜TG4…
トランスファゲート、NG…ナンドゲート。
Claims (1)
- 【請求項1】 フリップフロップにより構成されたシフ
トレジスタ回路と、このシフトレジスタ回路の出力信号
を制御してゲートラインを駆動するゲート回路とを具備
することを特徴とする表示駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7731792A JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7731792A JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05281928A true JPH05281928A (ja) | 1993-10-29 |
Family
ID=13630557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7731792A Pending JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05281928A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100483527B1 (ko) * | 1997-12-26 | 2005-08-24 | 삼성전자주식회사 | 액정표시장치의데이터전압인가방법 |
KR100758278B1 (ko) * | 2005-12-30 | 2007-09-12 | 전자부품연구원 | 크로스 토크 감쇄 회로 내장형 오엘이디 구동 장치 |
US7271793B2 (en) | 1995-02-01 | 2007-09-18 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
KR101014173B1 (ko) * | 2004-01-15 | 2011-02-14 | 삼성전자주식회사 | 구동회로 및 이를 갖는 표시장치 |
JP2012113088A (ja) * | 2010-11-24 | 2012-06-14 | Seiko Epson Corp | 電気光学装置用駆動回路、電気光学装置及び電子機器 |
KR20170072528A (ko) * | 2015-12-17 | 2017-06-27 | 엘지디스플레이 주식회사 | GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치 |
-
1992
- 1992-03-31 JP JP7731792A patent/JPH05281928A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271793B2 (en) | 1995-02-01 | 2007-09-18 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
US7932886B2 (en) | 1995-02-01 | 2011-04-26 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection for liquid crystal display devices |
US7940244B2 (en) | 1995-02-01 | 2011-05-10 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
KR100483527B1 (ko) * | 1997-12-26 | 2005-08-24 | 삼성전자주식회사 | 액정표시장치의데이터전압인가방법 |
KR101014173B1 (ko) * | 2004-01-15 | 2011-02-14 | 삼성전자주식회사 | 구동회로 및 이를 갖는 표시장치 |
KR100758278B1 (ko) * | 2005-12-30 | 2007-09-12 | 전자부품연구원 | 크로스 토크 감쇄 회로 내장형 오엘이디 구동 장치 |
JP2012113088A (ja) * | 2010-11-24 | 2012-06-14 | Seiko Epson Corp | 電気光学装置用駆動回路、電気光学装置及び電子機器 |
KR20170072528A (ko) * | 2015-12-17 | 2017-06-27 | 엘지디스플레이 주식회사 | GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0980382A (ja) | Lcd駆動回路 | |
JP4480944B2 (ja) | シフトレジスタおよびそれを用いる表示装置 | |
US5194853A (en) | Scanning circuit | |
KR20060041646A (ko) | 시프트 레지스터 및 표시장치 | |
JP3588020B2 (ja) | シフトレジスタおよび画像表示装置 | |
US6177920B1 (en) | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines | |
JPH05281928A (ja) | 表示駆動装置 | |
JPS6352121A (ja) | 電気光学装置 | |
JP2003295836A (ja) | 液晶表示装置及びそのドライバ | |
JP2003223147A (ja) | 集積回路、液晶表示装置、及び信号伝送システム | |
JP3755360B2 (ja) | 電気光学装置の駆動回路及びこれを用いた電気光学装置、電子機器、及び電気光学装置の制御信号の位相調整装置、並びに制御信号の位相調整方法 | |
JPH1185114A (ja) | データ線駆動回路 | |
JP3212352B2 (ja) | 表示駆動装置 | |
JP2001194642A (ja) | 液晶表示のブランキング装置及びそのブランキング方法 | |
JP4016163B2 (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
CN109360533B (zh) | 液晶面板及其栅极驱动电路 | |
JP2001166750A (ja) | 液晶駆動装置 | |
JPWO2006134873A1 (ja) | 表示装置の駆動回路、表示装置の駆動方法、信号線駆動方法および表示装置 | |
JPH05119741A (ja) | 走査回路およびその駆動方法 | |
JPH09330059A (ja) | 液晶表示装置 | |
JP2708026B2 (ja) | 駆動装置 | |
KR100848090B1 (ko) | 레벨 시프터 및 이를 이용한 액정 표시 장치 | |
JPH0213316B2 (ja) | ||
JPS5958479A (ja) | アクテイブ・マトリツクス表示体用ic基板 | |
JPH0676592A (ja) | イネーブル回路 |