JPH05281928A - 表示駆動装置 - Google Patents
表示駆動装置Info
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- JPH05281928A JPH05281928A JP7731792A JP7731792A JPH05281928A JP H05281928 A JPH05281928 A JP H05281928A JP 7731792 A JP7731792 A JP 7731792A JP 7731792 A JP7731792 A JP 7731792A JP H05281928 A JPH05281928 A JP H05281928A
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- Japan
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- inverter
- gate
- signal
- gate line
- terminal
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Abstract
(57)【要約】
【目的】本発明は、ゲートライン駆動信号のタイミング
調整が容易に行え、且つクロストークを生じない表示駆
動装置を提供することを目的とする。 【構成】本発明は、インバータＩ１〜Ｉ４，トランスフ
ァゲートＴＧ１〜ＴＧ４よりなるフリップフロップによ
り構成したシフトレジスタ回路と、このシフトレジスタ
回路の出力信号を制御してゲートラインを駆動するナン
ドゲートＮＧとより構成する。
調整が容易に行え、且つクロストークを生じない表示駆
動装置を提供することを目的とする。 【構成】本発明は、インバータＩ１〜Ｉ４，トランスフ
ァゲートＴＧ１〜ＴＧ４よりなるフリップフロップによ
り構成したシフトレジスタ回路と、このシフトレジスタ
回路の出力信号を制御してゲートラインを駆動するナン
ドゲートＮＧとより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば駆動回路一体型
アクティブマトリックスＬＣＤパネルを構成するＴＦＴ
のゲートライン等を駆動する表示駆動装置に関するもの
である。
アクティブマトリックスＬＣＤパネルを構成するＴＦＴ
のゲートライン等を駆動する表示駆動装置に関するもの
である。
【０００２】
【従来の技術】従来、駆動回路一体型アクティブマトリ
ックスＬＣＤパネルを構成するＴＦＴのゲートラインを
駆動する表示駆動装置は、フリップフロップをカスコー
ドに接続してシフトレジスタ回路を構成し、このシフト
レジスタ回路の各段の出力信号をバッファ回路を通して
電流増幅して、駆動回路一体型アクティブマトリックス
ＬＣＤパネルを構成するＴＦＴのゲートラインを駆動し
ている。
ックスＬＣＤパネルを構成するＴＦＴのゲートラインを
駆動する表示駆動装置は、フリップフロップをカスコー
ドに接続してシフトレジスタ回路を構成し、このシフト
レジスタ回路の各段の出力信号をバッファ回路を通して
電流増幅して、駆動回路一体型アクティブマトリックス
ＬＣＤパネルを構成するＴＦＴのゲートラインを駆動し
ている。
【０００３】図６は従来の表示駆動装置のタイミングチ
ャートである。即ち、垂直同期信号ＣＫ，￣ＣＫ及び垂
直用クロック信号ＳＰＶをフリップフロップにより構成
されたシフトレジスタ回路に供給し、このシフトレジス
タ回路の出力よりゲートライン駆動信号ＧＯ１，ＧＯ２
………を抽出している。通常、表示駆動装置のアクティ
ブマトリックス部はＮチャネルＴＦＴが用いられている
ので画素の信号としては、シフトレジスタ回路の出力信
号であるゲートライン駆動信号ＧＯ１，ＧＯ２………が
立ち下がる時確定することになる。
ャートである。即ち、垂直同期信号ＣＫ，￣ＣＫ及び垂
直用クロック信号ＳＰＶをフリップフロップにより構成
されたシフトレジスタ回路に供給し、このシフトレジス
タ回路の出力よりゲートライン駆動信号ＧＯ１，ＧＯ２
………を抽出している。通常、表示駆動装置のアクティ
ブマトリックス部はＮチャネルＴＦＴが用いられている
ので画素の信号としては、シフトレジスタ回路の出力信
号であるゲートライン駆動信号ＧＯ１，ＧＯ２………が
立ち下がる時確定することになる。
【０００４】
【発明が解決しようとする課題】しかしながら、駆動回
路一体型アクティブマトリックスＬＣＤパネルを構成す
るＴＦＴのゲートラインの伝搬遅延が大きいときは、例
えば前段ゲートラインのゲートライン駆動信号ＧＯ１の
電圧が充分下がり切らない内に、次段ゲートラインのゲ
ートライン駆動信号ＧＯ２の電圧が立ち上がってしま
い、結果としてクロストークを生じやすいという欠点が
あった。
路一体型アクティブマトリックスＬＣＤパネルを構成す
るＴＦＴのゲートラインの伝搬遅延が大きいときは、例
えば前段ゲートラインのゲートライン駆動信号ＧＯ１の
電圧が充分下がり切らない内に、次段ゲートラインのゲ
ートライン駆動信号ＧＯ２の電圧が立ち上がってしま
い、結果としてクロストークを生じやすいという欠点が
あった。
【０００５】本発明は上記の実情に鑑みてなされたもの
で、ゲートライン駆動信号のタイミング調整が容易に行
え、且つクロストークを生じない表示駆動装置を提供す
ることを目的とする。
で、ゲートライン駆動信号のタイミング調整が容易に行
え、且つクロストークを生じない表示駆動装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、フリップフロップにより構成されたシフト
レジスタ回路と、このシフトレジスタ回路の出力信号を
制御してゲートラインを駆動するゲート回路とを具備す
ることを特徴とするものである。
するために、フリップフロップにより構成されたシフト
レジスタ回路と、このシフトレジスタ回路の出力信号を
制御してゲートラインを駆動するゲート回路とを具備す
ることを特徴とするものである。
【０００７】
【作用】上記手段により、ゲートライン駆動信号をゲー
ト回路で制御することにより、ゲートライン駆動信号の
タイミング調整が容易に行えるため、前段ゲートライン
のゲートライン駆動信号の電圧が充分下がり切ってか
ら、次段ゲートラインのゲートライン駆動信号の電圧を
立ち上がるようにでき、クロストークが生じるのを防止
することができる。
ト回路で制御することにより、ゲートライン駆動信号の
タイミング調整が容易に行えるため、前段ゲートライン
のゲートライン駆動信号の電圧が充分下がり切ってか
ら、次段ゲートラインのゲートライン駆動信号の電圧を
立ち上がるようにでき、クロストークが生じるのを防止
することができる。
【０００８】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００９】図５は本発明の一実施例である駆動回路一
体型アクティブマトリックスＬＣＤパネルの表示駆動装
置を示す概略ブロック図である。即ち、表示駆動素子マ
トリクス回路部１１は信号線駆動回路部１２及び走査線
駆動回路部１３により駆動される。尚、これらのすべて
の回路は薄膜トランジスタにより構成することができ、
すべての回路を一枚の基板上に形成することができる。
体型アクティブマトリックスＬＣＤパネルの表示駆動装
置を示す概略ブロック図である。即ち、表示駆動素子マ
トリクス回路部１１は信号線駆動回路部１２及び走査線
駆動回路部１３により駆動される。尚、これらのすべて
の回路は薄膜トランジスタにより構成することができ、
すべての回路を一枚の基板上に形成することができる。
【００１０】図１は図５の走査線駆動回路部１３の一例
を示す回路図である。即ち、垂直用クロック信号印加端
子１は第１のトランスファゲートＴＧ１を介して第１の
インバータＩ１の入力端に接続され、この第１のインバ
ータＩ１の出力端は第２のインバータＩ２の入力端に接
続されると共に第３のトランスファゲートＴＧ３を介し
て第３のインバータＩ３の入力端に接続される。前記第
２のインバータＩ２の出力端は第２のトランスファゲー
トＴＧ２を介して第１のインバータＩ１の入力端に接続
される。前記第３のインバータＩ３の出力端は第４のイ
ンバータＩ４の入力端に接続されると共にナンド（ＮＡ
ＮＤ）ゲートＮＧの一方の入力端に接続される。前記第
４のインバータＩ４の出力端は第４のトランスファゲー
トＴＧ４を介して第３のインバータＩ３の入力端に接続
される。前記ナンドゲートＮＧは他方の入力端に出力制
御信号印加端子２が接続され、出力端に第５のインバー
タＩ５を介して第１のゲートラインが接続される。前記
第１のトランスファゲートＴＧ１及び第４のトランスフ
ァゲートＴＧ４はＮ側制御端子が垂直同期信号印加端子
３に接続され、Ｐ側制御端子が垂直同期信号印加端子４
に接続される。前記第２のトランスファゲートＴＧ２及
び第３のトランスファゲートＴＧ３はＰ側制御端子が垂
直同期信号印加端子３に接続され、Ｎ側制御端子が垂直
同期信号印加端子４に接続される。以上のようにして第
１段ゲートラインの駆動回路が構成される。同様にし
て、第２段ゲートライン以降の駆動回路が構成される
が、第２段ゲートライン以降の駆動回路では第１のイン
バータＩ１の入力端には前段ゲートラインの駆動回路を
構成する第３のインバータＩ３の出力端が第１のトラン
スファゲートＴＧ１を介して接続される。前記第１のイ
ンバータＩ１，第２のインバータＩ２，第１のトランス
ファゲートＴＧ１、第２のトランスファゲートＴＧ２及
び第３のインバータＩ３，第４のインバータＩ４，第３
のトランスファゲートＴＧ３、第４のトランスファゲー
トＴＧ４はフリップフロップを構成し、このフリップフ
ロップをカスコード接続してシフトレジスタを構成す
る。
を示す回路図である。即ち、垂直用クロック信号印加端
子１は第１のトランスファゲートＴＧ１を介して第１の
インバータＩ１の入力端に接続され、この第１のインバ
ータＩ１の出力端は第２のインバータＩ２の入力端に接
続されると共に第３のトランスファゲートＴＧ３を介し
て第３のインバータＩ３の入力端に接続される。前記第
２のインバータＩ２の出力端は第２のトランスファゲー
トＴＧ２を介して第１のインバータＩ１の入力端に接続
される。前記第３のインバータＩ３の出力端は第４のイ
ンバータＩ４の入力端に接続されると共にナンド（ＮＡ
ＮＤ）ゲートＮＧの一方の入力端に接続される。前記第
４のインバータＩ４の出力端は第４のトランスファゲー
トＴＧ４を介して第３のインバータＩ３の入力端に接続
される。前記ナンドゲートＮＧは他方の入力端に出力制
御信号印加端子２が接続され、出力端に第５のインバー
タＩ５を介して第１のゲートラインが接続される。前記
第１のトランスファゲートＴＧ１及び第４のトランスフ
ァゲートＴＧ４はＮ側制御端子が垂直同期信号印加端子
３に接続され、Ｐ側制御端子が垂直同期信号印加端子４
に接続される。前記第２のトランスファゲートＴＧ２及
び第３のトランスファゲートＴＧ３はＰ側制御端子が垂
直同期信号印加端子３に接続され、Ｎ側制御端子が垂直
同期信号印加端子４に接続される。以上のようにして第
１段ゲートラインの駆動回路が構成される。同様にし
て、第２段ゲートライン以降の駆動回路が構成される
が、第２段ゲートライン以降の駆動回路では第１のイン
バータＩ１の入力端には前段ゲートラインの駆動回路を
構成する第３のインバータＩ３の出力端が第１のトラン
スファゲートＴＧ１を介して接続される。前記第１のイ
ンバータＩ１，第２のインバータＩ２，第１のトランス
ファゲートＴＧ１、第２のトランスファゲートＴＧ２及
び第３のインバータＩ３，第４のインバータＩ４，第３
のトランスファゲートＴＧ３、第４のトランスファゲー
トＴＧ４はフリップフロップを構成し、このフリップフ
ロップをカスコード接続してシフトレジスタを構成す
る。
【００１１】図２は図１の回路の信号を示すタイミング
チャートである。即ち、垂直同期信号印加端子３には垂
直同期信号ＣＫが供給され、垂直同期信号印加端子４に
は垂直同期信号￣ＣＫが供給され、垂直用クロック信号
印加端子１には垂直用クロック信号ＳＰＶが供給され、
出力制御信号印加端子２には出力制御信号ＯＥが供給さ
れる。しかして、第１のトランスファゲートＴＧ１は垂
直同期信号ＣＫが高電位、垂直同期信号￣ＣＫＮ側制御
端子が低電位になるとオンとなり、第２のトランスファ
ゲートＴＧ２は垂直同期信号ＣＫが低電位、垂直同期信
号￣ＣＫＮ側制御端子が高電位になるとオンとなるた
め、第１のインバータＩ１の入力端には信号Ｓ１１が抽
出される。第３のトランスファゲートＴＧ３は垂直同期
信号ＣＫが低電位、垂直同期信号￣ＣＫＮ側制御端子が
高電位になるとオンとなり、第４のトランスファゲート
ＴＧ４は垂直同期信号ＣＫが高電位、垂直同期信号￣Ｃ
Ｋが低電位になるとオンとなるため、第３のインバータ
Ｉ３の出力端には信号Ｓ１２が抽出される。この信号Ｓ
１２はナンドゲートＮＧで出力制御信号ＯＥと論理積否
定がとられ、第５のインバータＩ５を介してゲートライ
ン駆動信号ＧＯ１が抽出されて第１段ゲートラインを駆
動する。
チャートである。即ち、垂直同期信号印加端子３には垂
直同期信号ＣＫが供給され、垂直同期信号印加端子４に
は垂直同期信号￣ＣＫが供給され、垂直用クロック信号
印加端子１には垂直用クロック信号ＳＰＶが供給され、
出力制御信号印加端子２には出力制御信号ＯＥが供給さ
れる。しかして、第１のトランスファゲートＴＧ１は垂
直同期信号ＣＫが高電位、垂直同期信号￣ＣＫＮ側制御
端子が低電位になるとオンとなり、第２のトランスファ
ゲートＴＧ２は垂直同期信号ＣＫが低電位、垂直同期信
号￣ＣＫＮ側制御端子が高電位になるとオンとなるた
め、第１のインバータＩ１の入力端には信号Ｓ１１が抽
出される。第３のトランスファゲートＴＧ３は垂直同期
信号ＣＫが低電位、垂直同期信号￣ＣＫＮ側制御端子が
高電位になるとオンとなり、第４のトランスファゲート
ＴＧ４は垂直同期信号ＣＫが高電位、垂直同期信号￣Ｃ
Ｋが低電位になるとオンとなるため、第３のインバータ
Ｉ３の出力端には信号Ｓ１２が抽出される。この信号Ｓ
１２はナンドゲートＮＧで出力制御信号ＯＥと論理積否
定がとられ、第５のインバータＩ５を介してゲートライ
ン駆動信号ＧＯ１が抽出されて第１段ゲートラインを駆
動する。
【００１２】同様にして、第２段ゲートライン以降を駆
動するゲートライン駆動信号ＧＯ２………を得ることが
できる。この場合、第２段ゲートライン以降の駆動回路
では第１のインバータＩ１には、垂直用クロック信号Ｓ
ＰＶの代わりに前段ゲートラインの駆動回路を構成する
第３のインバータＩ３の出力信号Ｓ１２，Ｓ２２………
が第１のトランスファゲートＴＧ１を介して入力され
る。
動するゲートライン駆動信号ＧＯ２………を得ることが
できる。この場合、第２段ゲートライン以降の駆動回路
では第１のインバータＩ１には、垂直用クロック信号Ｓ
ＰＶの代わりに前段ゲートラインの駆動回路を構成する
第３のインバータＩ３の出力信号Ｓ１２，Ｓ２２………
が第１のトランスファゲートＴＧ１を介して入力され
る。
【００１３】以上のように、シフトレジスタの出力部に
ナンドゲートＮＧを組合せることにより、出力制御信号
ＯＥによるゲートライン駆動信号のタイミングの制御が
容易になるので、クロストークは原理的には全く発生し
ない回路が得られる。すなわち、シフトレジスタの出力
信号Ｓ１２，Ｓ２２………と出力制御信号ＯＥの論理積
否定をゲートライン駆動信号としているので、仮にゲー
トラインの伝搬遅延が大きくても予めその時間を見込ん
で出力制御信号ＯＥを入力すればよい。
ナンドゲートＮＧを組合せることにより、出力制御信号
ＯＥによるゲートライン駆動信号のタイミングの制御が
容易になるので、クロストークは原理的には全く発生し
ない回路が得られる。すなわち、シフトレジスタの出力
信号Ｓ１２，Ｓ２２………と出力制御信号ＯＥの論理積
否定をゲートライン駆動信号としているので、仮にゲー
トラインの伝搬遅延が大きくても予めその時間を見込ん
で出力制御信号ＯＥを入力すればよい。
【００１４】図３は図５の走査線駆動回路部１３の他の
例を示す回路図である。即ち、垂直用クロック信号印加
端子２１は第１のインバータＩ１１の入力端に接続さ
れ、この第１のインバータＩ１１の出力端は第１のトラ
ンスファゲートＴＧ１１を介して第２のインバータＩ１
２の入力端に接続され、この第２のインバータＩ１２の
出力端は第３のインバータＩ１３の入力端に接続される
と共に第１のナンドゲートＮＧ１の一方の入力端に接続
される。前記第３のインバータＩ１３の出力端は第２の
トランスファゲートＴＧ１２を介して第２のインバータ
Ｉ１２の入力端に接続される。前記第１のナンドゲート
ＮＧ１は他方の入力端に出力制御信号印加端子２２１が
接続され、出力端に第４のインバータＩ１４を介して第
１のゲートラインが接続される。
例を示す回路図である。即ち、垂直用クロック信号印加
端子２１は第１のインバータＩ１１の入力端に接続さ
れ、この第１のインバータＩ１１の出力端は第１のトラ
ンスファゲートＴＧ１１を介して第２のインバータＩ１
２の入力端に接続され、この第２のインバータＩ１２の
出力端は第３のインバータＩ１３の入力端に接続される
と共に第１のナンドゲートＮＧ１の一方の入力端に接続
される。前記第３のインバータＩ１３の出力端は第２の
トランスファゲートＴＧ１２を介して第２のインバータ
Ｉ１２の入力端に接続される。前記第１のナンドゲート
ＮＧ１は他方の入力端に出力制御信号印加端子２２１が
接続され、出力端に第４のインバータＩ１４を介して第
１のゲートラインが接続される。
【００１５】前記第２のインバータＩ１２の出力端は第
５のインバータＩ１５の入力端に接続され、この第５の
インバータＩ１５の出力端は第３のトランスファゲート
ＴＧ１３を介して第６のインバータＩ１６の入力端に接
続され、この第６のインバータＩ１６の出力端は第７の
インバータＩ１７の入力端に接続されると共に第２のナ
ンドゲートＮＧ２の一方の入力端に接続される。前記第
７のインバータＩ１７の出力端は第４のトランスファゲ
ートＴＧ１４を介して第６のインバータＩ１６の入力端
に接続される。前記第２のナンドゲートＮＧ２は他方の
入力端に出力制御信号印加端子２２２が接続され、出力
端に第８のインバータＩ１８を介して第２のゲートライ
ンが接続される。
５のインバータＩ１５の入力端に接続され、この第５の
インバータＩ１５の出力端は第３のトランスファゲート
ＴＧ１３を介して第６のインバータＩ１６の入力端に接
続され、この第６のインバータＩ１６の出力端は第７の
インバータＩ１７の入力端に接続されると共に第２のナ
ンドゲートＮＧ２の一方の入力端に接続される。前記第
７のインバータＩ１７の出力端は第４のトランスファゲ
ートＴＧ１４を介して第６のインバータＩ１６の入力端
に接続される。前記第２のナンドゲートＮＧ２は他方の
入力端に出力制御信号印加端子２２２が接続され、出力
端に第８のインバータＩ１８を介して第２のゲートライ
ンが接続される。
【００１６】前記第１のトランスファゲートＴＧ１１及
び第４のトランスファゲートＴＧ１４はＮ側制御端子が
垂直同期信号印加端子２３に接続され、Ｐ側制御端子が
垂直同期信号印加端子２４に接続される。前記第２のト
ランスファゲートＴＧ１２及び第３のトランスファゲー
トＴＧ１３はＰ側制御端子が垂直同期信号印加端子２３
に接続され、Ｎ側制御端子が垂直同期信号印加端子２４
に接続される。
び第４のトランスファゲートＴＧ１４はＮ側制御端子が
垂直同期信号印加端子２３に接続され、Ｐ側制御端子が
垂直同期信号印加端子２４に接続される。前記第２のト
ランスファゲートＴＧ１２及び第３のトランスファゲー
トＴＧ１３はＰ側制御端子が垂直同期信号印加端子２３
に接続され、Ｎ側制御端子が垂直同期信号印加端子２４
に接続される。
【００１７】以上のようにして第１段ゲートラインの駆
動回路及び第２段ゲートラインの駆動回路が構成され
る。同様にして、第３段ゲートライン以降の駆動回路が
構成される。
動回路及び第２段ゲートラインの駆動回路が構成され
る。同様にして、第３段ゲートライン以降の駆動回路が
構成される。
【００１８】前記第２のインバータＩ１２，第３のイン
バータＩ１３，第１のトランスファゲートＴＧ１１、第
２のトランスファゲートＴＧ１２はフリップフロップを
構成し、このフリップフロップを、第６のインバータＩ
１６，第７のインバータＩ１７，第３のトランスファゲ
ートＴＧ１３、第４のトランスファゲートＴＧ１４より
構成されるフリップフロップとカスコード接続してシフ
トレジスタを構成する。
バータＩ１３，第１のトランスファゲートＴＧ１１、第
２のトランスファゲートＴＧ１２はフリップフロップを
構成し、このフリップフロップを、第６のインバータＩ
１６，第７のインバータＩ１７，第３のトランスファゲ
ートＴＧ１３、第４のトランスファゲートＴＧ１４より
構成されるフリップフロップとカスコード接続してシフ
トレジスタを構成する。
【００１９】図４は図３の回路の信号を示すタイミング
チャートである。即ち、垂直同期信号印加端子２３には
垂直同期信号ＣＫが供給され、垂直同期信号印加端子２
４には垂直同期信号￣ＣＫが供給され、垂直用クロック
信号印加端子２１には垂直用クロック信号ＳＰＶが供給
され、出力制御信号印加端子２２１には出力制御信号Ｏ
Ｅが供給され、出力制御信号印加端子２２２には出力制
御信号￣ＯＥが供給される。しかして、第１のトランス
ファゲートＴＧ１１は垂直同期信号ＣＫが高電位、垂直
同期信号￣ＣＫが低電位になるとオンとなり、第２のト
ランスファゲートＴＧ１２は垂直同期信号ＣＫが低電
位、垂直同期信号￣ＣＫが高電位になるとオンとなるた
め、第２のインバータＩ１２の出力端には信号ＳＯ１が
抽出される。この信号ＳＯ１は第１のナンドゲートＮＧ
１で出力制御信号ＯＥと論理積否定がとられ、第４のイ
ンバータＩ１４を介してゲートライン駆動信号ＧＯ１が
抽出されて第１段ゲートラインを駆動する。
チャートである。即ち、垂直同期信号印加端子２３には
垂直同期信号ＣＫが供給され、垂直同期信号印加端子２
４には垂直同期信号￣ＣＫが供給され、垂直用クロック
信号印加端子２１には垂直用クロック信号ＳＰＶが供給
され、出力制御信号印加端子２２１には出力制御信号Ｏ
Ｅが供給され、出力制御信号印加端子２２２には出力制
御信号￣ＯＥが供給される。しかして、第１のトランス
ファゲートＴＧ１１は垂直同期信号ＣＫが高電位、垂直
同期信号￣ＣＫが低電位になるとオンとなり、第２のト
ランスファゲートＴＧ１２は垂直同期信号ＣＫが低電
位、垂直同期信号￣ＣＫが高電位になるとオンとなるた
め、第２のインバータＩ１２の出力端には信号ＳＯ１が
抽出される。この信号ＳＯ１は第１のナンドゲートＮＧ
１で出力制御信号ＯＥと論理積否定がとられ、第４のイ
ンバータＩ１４を介してゲートライン駆動信号ＧＯ１が
抽出されて第１段ゲートラインを駆動する。
【００２０】又、第３のトランスファゲートＴＧ１３は
垂直同期信号ＣＫが低電位、垂直同期信号￣ＣＫが高電
位になるとオンとなり、第４のトランスファゲートＴＧ
１４は垂直同期信号ＣＫが高電位、垂直同期信号￣ＣＫ
が低電位になるとオンとなるため、第６のインバータＩ
１６の出力端には信号ＳＯ２が抽出される。この信号Ｓ
Ｏ２は第２のナンドゲートＮＧ２で出力制御信号￣ＯＥ
と論理積否定がとられ、第８のインバータＩ１８を介し
てゲートライン駆動信号ＧＯ２が抽出されて第２段ゲー
トラインを駆動する。同様にして、第３段ゲートライン
以降を駆動するゲートライン駆動信号ＧＯ３………を得
ることができる。
垂直同期信号ＣＫが低電位、垂直同期信号￣ＣＫが高電
位になるとオンとなり、第４のトランスファゲートＴＧ
１４は垂直同期信号ＣＫが高電位、垂直同期信号￣ＣＫ
が低電位になるとオンとなるため、第６のインバータＩ
１６の出力端には信号ＳＯ２が抽出される。この信号Ｓ
Ｏ２は第２のナンドゲートＮＧ２で出力制御信号￣ＯＥ
と論理積否定がとられ、第８のインバータＩ１８を介し
てゲートライン駆動信号ＧＯ２が抽出されて第２段ゲー
トラインを駆動する。同様にして、第３段ゲートライン
以降を駆動するゲートライン駆動信号ＧＯ３………を得
ることができる。
【００２１】図３の実施例では、図１の実施例に対して
１段当たりのシフトレジスタの構成要素をほぼ半分にす
ることができる。又、図３の実施例では２相の出力制御
信号ＯＥ，￣ＯＥを必要とするが、ナンドゲートとの組
合せにより機能的には図１の実施例と全く同じものが得
られる。更に、回路動作としては、図１の実施例では１
クロックサイクルで転送されたシフトレジスタのデータ
で出力信号を作り出すのに対し、図３の実施例では１／
２クロックサイクルで転送されたシフトレジスタのデー
タで出力信号を作り出している。従って、同じ出力段数
を得るには１／２クロック周波数で良い事になる。逆
に、同じクロック周波数ならば、２倍の規模の回路を得
る事ができる。
１段当たりのシフトレジスタの構成要素をほぼ半分にす
ることができる。又、図３の実施例では２相の出力制御
信号ＯＥ，￣ＯＥを必要とするが、ナンドゲートとの組
合せにより機能的には図１の実施例と全く同じものが得
られる。更に、回路動作としては、図１の実施例では１
クロックサイクルで転送されたシフトレジスタのデータ
で出力信号を作り出すのに対し、図３の実施例では１／
２クロックサイクルで転送されたシフトレジスタのデー
タで出力信号を作り出している。従って、同じ出力段数
を得るには１／２クロック周波数で良い事になる。逆
に、同じクロック周波数ならば、２倍の規模の回路を得
る事ができる。
【００２２】
【発明の効果】以上述べたように本発明によれば、ゲー
トライン駆動信号をゲート回路で制御することにより、
ゲートライン駆動信号のタイミング調整が容易に行える
ため、前段ゲートラインのゲートライン駆動信号の電圧
が充分下がり切ってから、次段ゲートラインのゲートラ
イン駆動信号の電圧を立ち上がるようにでき、クロスト
ークが生じるのを防止することができる。
トライン駆動信号をゲート回路で制御することにより、
ゲートライン駆動信号のタイミング調整が容易に行える
ため、前段ゲートラインのゲートライン駆動信号の電圧
が充分下がり切ってから、次段ゲートラインのゲートラ
イン駆動信号の電圧を立ち上がるようにでき、クロスト
ークが生じるのを防止することができる。
【図１】本発明に係る走査線駆動回路部の一例を示す回
路図である。
路図である。
【図２】図１の回路の信号の一例を示すタイミングチャ
ートである。
ートである。
【図３】本発明に係る走査線駆動回路部の他の例を示す
回路図である。
回路図である。
【図４】図３の回路の信号の一例を示すタイミングチャ
ートである。
ートである。
【図５】本発明の一実施例を示す構成説明図である。
【図６】従来の走査線駆動回路の信号の一例を示すタイ
ミングチャートである。
ミングチャートである。
１…垂直用クロック信号印加端子、２…出力制御信号印
加端子、３…垂直同期信号印加端子、４…垂直同期信号
印加端子、Ｉ１〜Ｉ５…インバータ、ＴＧ１〜ＴＧ４…
トランスファゲート、ＮＧ…ナンドゲート。
加端子、３…垂直同期信号印加端子、４…垂直同期信号
印加端子、Ｉ１〜Ｉ５…インバータ、ＴＧ１〜ＴＧ４…
トランスファゲート、ＮＧ…ナンドゲート。
Claims (1)
- 【請求項１】 フリップフロップにより構成されたシフ
トレジスタ回路と、このシフトレジスタ回路の出力信号
を制御してゲートラインを駆動するゲート回路とを具備
することを特徴とする表示駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7731792A JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7731792A JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281928A true JPH05281928A (ja) | 1993-10-29 |
Family
ID=13630557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7731792A Pending JPH05281928A (ja) | 1992-03-31 | 1992-03-31 | 表示駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05281928A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483527B1 (ko) * | 1997-12-26 | 2005-08-24 | 삼성전자주식회사 | 액정표시장치의데이터전압인가방법 |
| KR100758278B1 (ko) * | 2005-12-30 | 2007-09-12 | 전자부품연구원 | 크로스 토크 감쇄 회로 내장형 오엘이디 구동 장치 |
| US7271793B2 (en) | 1995-02-01 | 2007-09-18 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
| KR101014173B1 (ko) * | 2004-01-15 | 2011-02-14 | 삼성전자주식회사 | 구동회로 및 이를 갖는 표시장치 |
| JP2012113088A (ja) * | 2010-11-24 | 2012-06-14 | Seiko Epson Corp | 電気光学装置用駆動回路、電気光学装置及び電子機器 |
| KR20170072528A (ko) * | 2015-12-17 | 2017-06-27 | 엘지디스플레이 주식회사 | GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치 |
-
1992
- 1992-03-31 JP JP7731792A patent/JPH05281928A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271793B2 (en) | 1995-02-01 | 2007-09-18 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
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| US7940244B2 (en) | 1995-02-01 | 2011-05-10 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
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| KR100758278B1 (ko) * | 2005-12-30 | 2007-09-12 | 전자부품연구원 | 크로스 토크 감쇄 회로 내장형 오엘이디 구동 장치 |
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| KR20170072528A (ko) * | 2015-12-17 | 2017-06-27 | 엘지디스플레이 주식회사 | GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치 |
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