JPH0527874A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPH0527874A JPH0527874A JP3185066A JP18506691A JPH0527874A JP H0527874 A JPH0527874 A JP H0527874A JP 3185066 A JP3185066 A JP 3185066A JP 18506691 A JP18506691 A JP 18506691A JP H0527874 A JPH0527874 A JP H0527874A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- supply voltage
- reference voltage
- circuit
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】負荷の起動時などに一時的に電源電圧が低下し
てもリセット信号が誤って出力されるのを防止する。 【構成】リセット回路１は、電源電圧が設定された基準
電圧以下に低下するとリセット信号を出力する。基準電
圧は、分圧回路３の出力電圧であって、分圧回路３の一
方の抵抗Ｒ2 の両端に、電界効果トランジスタＱのソー
ス−ドレインが接続される。電源電圧を一時的に低下さ
せる負荷をプロセッサ２によって制御する際に、プロセ
ッサ２の制御信号により電界効果トランジスタＱを一時
的にオンにする。
てもリセット信号が誤って出力されるのを防止する。 【構成】リセット回路１は、電源電圧が設定された基準
電圧以下に低下するとリセット信号を出力する。基準電
圧は、分圧回路３の出力電圧であって、分圧回路３の一
方の抵抗Ｒ2 の両端に、電界効果トランジスタＱのソー
ス−ドレインが接続される。電源電圧を一時的に低下さ
せる負荷をプロセッサ２によって制御する際に、プロセ
ッサ２の制御信号により電界効果トランジスタＱを一時
的にオンにする。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧が設定された
基準電圧以下に低下するとリセット信号を出力してプロ
セッサをリセットするリセット回路に関するものであ
る。
基準電圧以下に低下するとリセット信号を出力してプロ
セッサをリセットするリセット回路に関するものであ
る。
【０００２】
【従来の技術】一般に、プログラマブルコントローラや
各種機器において負荷を制御するために用いられている
プロセッサは、電源電圧が所定値以下まで低下すると動
作が保証できないものである。そのため、図３に示すよ
うに、電源電圧が設定された基準電圧以下になるとリセ
ット信号ＲＳを送出するリセット回路１をプロセッサ２
に接続し、電源電圧が基準電圧以下に低下したときに、
プロセッサ２がリセットされるようにしてある。
各種機器において負荷を制御するために用いられている
プロセッサは、電源電圧が所定値以下まで低下すると動
作が保証できないものである。そのため、図３に示すよ
うに、電源電圧が設定された基準電圧以下になるとリセ
ット信号ＲＳを送出するリセット回路１をプロセッサ２
に接続し、電源電圧が基準電圧以下に低下したときに、
プロセッサ２がリセットされるようにしてある。
【０００３】すなわち、リセット回路１は、電源電圧を
分圧する直列接続された一対の抵抗Ｒ1 ，Ｒ2 よりなる
分圧回路３を備え、分圧回路３の出力電圧を集積回路よ
りなるリセット信号発生回路４の内部で安定化して基準
電圧を設定し、この基準電圧とリセット信号発生回路４
に与えられている電源電圧とを比較し、電源電圧が基準
電圧以下になるとリセット信号ＲＳを送出するのであ
る。また、リセット信号発生回路４にはプロセッサ２と
の同期をとるためにクロック信号ＣＫが入力されてい
る。
分圧する直列接続された一対の抵抗Ｒ1 ，Ｒ2 よりなる
分圧回路３を備え、分圧回路３の出力電圧を集積回路よ
りなるリセット信号発生回路４の内部で安定化して基準
電圧を設定し、この基準電圧とリセット信号発生回路４
に与えられている電源電圧とを比較し、電源電圧が基準
電圧以下になるとリセット信号ＲＳを送出するのであ
る。また、リセット信号発生回路４にはプロセッサ２と
の同期をとるためにクロック信号ＣＫが入力されてい
る。
【０００４】
【発明が解決しようとする課題】ところで、プロセッサ
２により制御される負荷が、モータなどの場合には、起
動時に突入電流が流れるものであるから、電源電圧が一
時的に低下することになる。このような一時的な電源電
圧の低下に対してはプロセッサ２の電源回路は電圧を保
持して動作を保証するように構成されているのが普通で
あるが、リセット回路１は電源電圧の低下に応答してリ
セット信号を出力してしまうという問題がある。
２により制御される負荷が、モータなどの場合には、起
動時に突入電流が流れるものであるから、電源電圧が一
時的に低下することになる。このような一時的な電源電
圧の低下に対してはプロセッサ２の電源回路は電圧を保
持して動作を保証するように構成されているのが普通で
あるが、リセット回路１は電源電圧の低下に応答してリ
セット信号を出力してしまうという問題がある。
【０００５】本発明は上記問題点の解決を目的とするも
のであり、負荷の起動時などに一時的に電源電圧が低下
しても誤ってリセット信号が出力されないようにしたリ
セット回路を提供しようとするものである。
のであり、負荷の起動時などに一時的に電源電圧が低下
しても誤ってリセット信号が出力されないようにしたリ
セット回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明では、上記目的を
達成するために、電源電圧が設定された基準電圧以下に
低下するとリセット信号を出力してプロセッサをリセッ
トするリセット回路において、電源電圧を一時的に低下
させる負荷をプロセッサによって制御する際に、上記負
荷によって電圧が低下する期間は電源電圧に対して基準
電圧を相対的に引き下げる基準電圧切換手段を具備して
いるのである。
達成するために、電源電圧が設定された基準電圧以下に
低下するとリセット信号を出力してプロセッサをリセッ
トするリセット回路において、電源電圧を一時的に低下
させる負荷をプロセッサによって制御する際に、上記負
荷によって電圧が低下する期間は電源電圧に対して基準
電圧を相対的に引き下げる基準電圧切換手段を具備して
いるのである。
【０００７】
【作用】上記構成によれば、電源電圧を一時的に低下さ
せる負荷をプロセッサによって制御する際に、電源電圧
が一時的に低下する期間は、電源電圧に対して基準電圧
を相対的に引き下げるように基準電圧切換手段を設けて
いるので、モータのように起動時に突入電流が流れるこ
とによって電源電圧を一時的に低下させるような負荷を
制御する場合に、リセット信号が誤って出力されること
を防止することができるのである。
せる負荷をプロセッサによって制御する際に、電源電圧
が一時的に低下する期間は、電源電圧に対して基準電圧
を相対的に引き下げるように基準電圧切換手段を設けて
いるので、モータのように起動時に突入電流が流れるこ
とによって電源電圧を一時的に低下させるような負荷を
制御する場合に、リセット信号が誤って出力されること
を防止することができるのである。
【０００８】
【実施例】図１に示すように、図３に示した従来構成に
比較して分圧回路３の一方の抵抗Ｒ2 の両端間にスイッ
チ素子である電界効果トランジスタＱのソース−ドレイ
ンを接続した点が相違している。電界効果トランジスタ
Ｑのゲートには、一時的に電源電圧を低下させる負荷を
制御する制御信号が発生しているときにＨレベルになる
制御信号が入力される。このような信号は、負荷を接続
したインタフェースから容易に得ることができる。
比較して分圧回路３の一方の抵抗Ｒ2 の両端間にスイッ
チ素子である電界効果トランジスタＱのソース−ドレイ
ンを接続した点が相違している。電界効果トランジスタ
Ｑのゲートには、一時的に電源電圧を低下させる負荷を
制御する制御信号が発生しているときにＨレベルになる
制御信号が入力される。このような信号は、負荷を接続
したインタフェースから容易に得ることができる。
【０００９】上記構成によれば、電界効果トランジスタ
Ｑがオンになると、抵抗Ｒ2 の両端間が短絡されること
によって、リセット信号発生回路４に入力される基準電
圧は０Ｖになる。すなわち、分圧回路３の出力電圧が０
Ｖになることにより、分圧回路３の出力電圧に基づいて
得られる基準電圧も０Ｖになって、基準電圧が電源電圧
に対して相対的に低くなり、リセット信号が発生できな
くなるのである。このように、電界効果トランジスタＱ
と分圧回路３とによって基準電圧切換手段が構成されて
いるのである。このような基準電圧切換手段を設けたこ
とによって、図２（ａ）に示すように、負荷への突入電
流などによって電源電圧が一時的に低下している期間
に、図２（ｂ）のように電界効果トランジスタＱをオン
にしておけば、この期間にリセット信号が発生すること
がなく、プロセッサ２が誤ってリセットされることが防
止されるのである。また、電界効果トランジスタＱがオ
ンになる期間は一定時間に設定されており、電圧が低下
している時間が設定された時間を越えるときには、電界
効果トランジスタＱがオフになって基準電圧が上昇し、
リセット信号が発生することになる。
Ｑがオンになると、抵抗Ｒ2 の両端間が短絡されること
によって、リセット信号発生回路４に入力される基準電
圧は０Ｖになる。すなわち、分圧回路３の出力電圧が０
Ｖになることにより、分圧回路３の出力電圧に基づいて
得られる基準電圧も０Ｖになって、基準電圧が電源電圧
に対して相対的に低くなり、リセット信号が発生できな
くなるのである。このように、電界効果トランジスタＱ
と分圧回路３とによって基準電圧切換手段が構成されて
いるのである。このような基準電圧切換手段を設けたこ
とによって、図２（ａ）に示すように、負荷への突入電
流などによって電源電圧が一時的に低下している期間
に、図２（ｂ）のように電界効果トランジスタＱをオン
にしておけば、この期間にリセット信号が発生すること
がなく、プロセッサ２が誤ってリセットされることが防
止されるのである。また、電界効果トランジスタＱがオ
ンになる期間は一定時間に設定されており、電圧が低下
している時間が設定された時間を越えるときには、電界
効果トランジスタＱがオフになって基準電圧が上昇し、
リセット信号が発生することになる。
【００１０】他の構成および動作は図３に示した従来構
成と同様である。なお、電源電圧が一時的に低下する際
に比較電圧である電源電圧に対して基準電圧を相対的に
低下させればよいのであるから、上記実施例の構成に限
定されるものではなく、電源電圧を分圧した電圧を基準
電圧と比較するようにし、電源電圧が一時的に低下する
際に分圧比を切り換えるようにしてもよい。
成と同様である。なお、電源電圧が一時的に低下する際
に比較電圧である電源電圧に対して基準電圧を相対的に
低下させればよいのであるから、上記実施例の構成に限
定されるものではなく、電源電圧を分圧した電圧を基準
電圧と比較するようにし、電源電圧が一時的に低下する
際に分圧比を切り換えるようにしてもよい。
【００１１】
【発明の効果】本発明は上述のように、電源電圧を一時
的に低下させる負荷をプロセッサによって制御する際
に、電源電圧が一時的に低下する期間は、電源電圧に対
して基準電圧を相対的に引き下げるように基準電圧切換
手段を設けているので、モータのように起動時に突入電
流が流れることによって電源電圧を一時的に低下させる
ような負荷を制御する場合に、リセット信号が誤って出
力されることを防止することができるという利点を有す
るのである。
的に低下させる負荷をプロセッサによって制御する際
に、電源電圧が一時的に低下する期間は、電源電圧に対
して基準電圧を相対的に引き下げるように基準電圧切換
手段を設けているので、モータのように起動時に突入電
流が流れることによって電源電圧を一時的に低下させる
ような負荷を制御する場合に、リセット信号が誤って出
力されることを防止することができるという利点を有す
るのである。
【図１】実施例を示す回路図である。
【図２】実施例の動作説明図である。
【図３】従来例を示す回路図である。
１ リセット回路 ２ プロセッサ ３ 分圧回路 ４ リセット信号発生回路 Ｑ 電界効果トランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 電源電圧が設定された基準電圧以下に低
下するとリセット信号を出力してプロセッサをリセット
するリセット回路において、電源電圧を一時的に低下さ
せる負荷をプロセッサによって制御する際に、上記負荷
によって電圧が低下する期間は電源電圧に対して基準電
圧を相対的に引き下げる基準電圧切換手段を具備して成
ることを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185066A JPH0527874A (ja) | 1991-07-25 | 1991-07-25 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185066A JPH0527874A (ja) | 1991-07-25 | 1991-07-25 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527874A true JPH0527874A (ja) | 1993-02-05 |
Family
ID=16164214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185066A Withdrawn JPH0527874A (ja) | 1991-07-25 | 1991-07-25 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009050120A (ja) * | 2007-08-22 | 2009-03-05 | Kyocera Mita Corp | 電源装置 |
-
1991
- 1991-07-25 JP JP3185066A patent/JPH0527874A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009050120A (ja) * | 2007-08-22 | 2009-03-05 | Kyocera Mita Corp | 電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |