JPH0527285B2 - - Google Patents
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- JPH0527285B2 JPH0527285B2 JP62253791A JP25379187A JPH0527285B2 JP H0527285 B2 JPH0527285 B2 JP H0527285B2 JP 62253791 A JP62253791 A JP 62253791A JP 25379187 A JP25379187 A JP 25379187A JP H0527285 B2 JPH0527285 B2 JP H0527285B2
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- JP
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- signal
- pin
- input
- chip enable
- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
パワー・ダウン・モードを必要とする論理回
路、例えばプログラム可能な論理回路を有する半
導体集積回路装置の改良に関し、 半導体集積回路装置に於ける全ての或いは一部
の入力ピン或いは入出力ピンをパワー・ダウン・
コントロール信号を入力することができるチツ
プ・イネーブル端子として使用できるようにし、
パワー・ダウン・コントロール専用端子を設けな
くても、パワー・ダウン・モードを確実に選択で
きるようにすることを目的とし、 各ピンをチツプ・イネーブル端子として指定す
るピン・セレクト信号を発生する不揮発性記憶素
子と、該不揮発性記憶素子からのピン・セレクト
信号に基づきピンからの入力信号を積項発生回路
に接続するか否かを選択する回路と、該選択回路
からのチツプ・イネーブル信号の論理積を採つて
半導体集積回路装置に対するパワー・ダウン・コ
ントロールの為のチツプ・イネーブル信号を発生
させる積項発生回路とを備えてなるように構成す
る。
路、例えばプログラム可能な論理回路を有する半
導体集積回路装置の改良に関し、 半導体集積回路装置に於ける全ての或いは一部
の入力ピン或いは入出力ピンをパワー・ダウン・
コントロール信号を入力することができるチツ
プ・イネーブル端子として使用できるようにし、
パワー・ダウン・コントロール専用端子を設けな
くても、パワー・ダウン・モードを確実に選択で
きるようにすることを目的とし、 各ピンをチツプ・イネーブル端子として指定す
るピン・セレクト信号を発生する不揮発性記憶素
子と、該不揮発性記憶素子からのピン・セレクト
信号に基づきピンからの入力信号を積項発生回路
に接続するか否かを選択する回路と、該選択回路
からのチツプ・イネーブル信号の論理積を採つて
半導体集積回路装置に対するパワー・ダウン・コ
ントロールの為のチツプ・イネーブル信号を発生
させる積項発生回路とを備えてなるように構成す
る。
本発明は、パワー・ダウン・モードを必要とす
る論理回路、例えばプログラム可能な論理回路を
有する半導体集積回路装置の改良に関する。
る論理回路、例えばプログラム可能な論理回路を
有する半導体集積回路装置の改良に関する。
一般に、多数のメモリ・デバイスや論理デバイ
スを搭載した半導体集積回路装置に於いては、そ
れ等デバイスが消費する電力を節減する為、使わ
れていないデバイスには信号を送つて低消費電力
モード、即ち、パワー・ダウン・モードにするこ
とが行われている。
スを搭載した半導体集積回路装置に於いては、そ
れ等デバイスが消費する電力を節減する為、使わ
れていないデバイスには信号を送つて低消費電力
モード、即ち、パワー・ダウン・モードにするこ
とが行われている。
ところで、プログラム可能な論理デバイス
（porgrammable logic device：PLD）は、一般
に消費電力が大きく、例えば、CMOS
（complementary metal oxide semiconductor）
を用いたものであつても100〔mW〕程度、或い
は、それ以上であり、そして、パイポーラ・トラ
ンジスタを用いたものでは200〔mW〕程度、或い
は、それ以上を消費する。
（porgrammable logic device：PLD）は、一般
に消費電力が大きく、例えば、CMOS
（complementary metal oxide semiconductor）
を用いたものであつても100〔mW〕程度、或い
は、それ以上であり、そして、パイポーラ・トラ
ンジスタを用いたものでは200〔mW〕程度、或い
は、それ以上を消費する。
従つて、そのようなPLDを前記半導体集積回
路装置に搭載する場合、パワー・ダウン・モード
が必要である。
路装置に搭載する場合、パワー・ダウン・モード
が必要である。
従来、PLDに於けるパワー・ダウン・モード
への切り替え手段として、該PLDに外部から信
号が入力されていない状態、即ち、静止状態にな
つた際にパワー・ダウン・モードに自動的に切り
替わるようにすることが知られている（要すれ
ば、「Novel Circuit Techniques for Zero−
Power 25−ns CMOS Erasable
Programmable Logic Devices；IEEE Journal
of SOLID STATE CIRCUITS，Vol.SC−21、
No.５，OCTOBER1986」、を参照）。また、半導
体集積回路装置にパワー・ダウン・コントロール
専用端子に設定し、そこに信号が入力された場合
にはパワー・ダウンが行われるようにすることも
勿論可能である。
への切り替え手段として、該PLDに外部から信
号が入力されていない状態、即ち、静止状態にな
つた際にパワー・ダウン・モードに自動的に切り
替わるようにすることが知られている（要すれ
ば、「Novel Circuit Techniques for Zero−
Power 25−ns CMOS Erasable
Programmable Logic Devices；IEEE Journal
of SOLID STATE CIRCUITS，Vol.SC−21、
No.５，OCTOBER1986」、を参照）。また、半導
体集積回路装置にパワー・ダウン・コントロール
専用端子に設定し、そこに信号が入力された場合
にはパワー・ダウンが行われるようにすることも
勿論可能である。
例えば、EPROM（erasable and
programmable read only memory）やSRAM
（static random access memory：SRAM）に
於いて、パワー・ダウンとは、デバイスの不活性
化を意味し、パワー・ダウン・コントロール信号
をチツプ・イネーブル信号或いはチツプ・セレク
ト信号などと呼ばれていて、パワー・ダウン・モ
ードに入ると、デバイスはパワー・ダウン・コン
トロール信号以外の信号は、一切、受け付けない
ようになつている。
programmable read only memory）やSRAM
（static random access memory：SRAM）に
於いて、パワー・ダウンとは、デバイスの不活性
化を意味し、パワー・ダウン・コントロール信号
をチツプ・イネーブル信号或いはチツプ・セレク
ト信号などと呼ばれていて、パワー・ダウン・モ
ードに入ると、デバイスはパワー・ダウン・コン
トロール信号以外の信号は、一切、受け付けない
ようになつている。
然しながら、前記したように、静止状態になつ
た際に自動的にパワー・ダウン・モードに入る形
式のPLDでは、論理に関係がない信号も受け付
けるので、パワー・ダウン・モードを維持するに
は、外部からの信号を全く与えないようにする必
要があり、これは簡単なようであるが大変厄介な
ことである。
た際に自動的にパワー・ダウン・モードに入る形
式のPLDでは、論理に関係がない信号も受け付
けるので、パワー・ダウン・モードを維持するに
は、外部からの信号を全く与えないようにする必
要があり、これは簡単なようであるが大変厄介な
ことである。
また、同じく前記したように、パワー・ダウ
ン・コントロール専用端子を設定することは、ユ
ーザが各ピンの機能を振り分ける際のフレキシビ
リテイが低下するので好ましくない。
ン・コントロール専用端子を設定することは、ユ
ーザが各ピンの機能を振り分ける際のフレキシビ
リテイが低下するので好ましくない。
本発明は、半導体集積回路装置に於ける全ての
或いは一部の入力ピン或いは入出力ピンをパワ
ー・ダウン・コントロール信号を入力することが
できるチツプ・イネーブル端子として使用できる
ようにし、パワー・ダウン・コントロール専用端
子を設けなくても、パワー・ダウン・モードを確
実に選択できるようにする。
或いは一部の入力ピン或いは入出力ピンをパワ
ー・ダウン・コントロール信号を入力することが
できるチツプ・イネーブル端子として使用できる
ようにし、パワー・ダウン・コントロール専用端
子を設けなくても、パワー・ダウン・モードを確
実に選択できるようにする。
本発明に依る半導体集積回路装置に於いては、
各ピンをチツプ・イネーブル端子として指定する
ピン・セレクト信号を発生する不揮発性記憶素子
と、該不揮発性記憶素子からのピン・セレクト信
号に基づきピンからの入力信号を積項発生回路に
接続するか否かを選択する回路と、該選択回路か
らのチツプ・イネーブル信号の論理積を採つて半
導体集積回路装置に対するパワー・ダウン・コン
トロールの為のチツプ・イネーブル信号を発生さ
せる積項発生回路とを備えている。
各ピンをチツプ・イネーブル端子として指定する
ピン・セレクト信号を発生する不揮発性記憶素子
と、該不揮発性記憶素子からのピン・セレクト信
号に基づきピンからの入力信号を積項発生回路に
接続するか否かを選択する回路と、該選択回路か
らのチツプ・イネーブル信号の論理積を採つて半
導体集積回路装置に対するパワー・ダウン・コン
トロールの為のチツプ・イネーブル信号を発生さ
せる積項発生回路とを備えている。
前記手段を採ることに依り、半導体集積回路装
置に於ける何れのピンもパワー・ダウン・コント
ロール信号を入力することが可能なチツプ・イネ
ーブル端子として用いることができ、そして、各
ピンからの入力信号の内、一本でもデイセーブル
があればパワー・ダウン・モードに入れることが
可能であり、その場合、全てのピンに入力信号が
入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コ
ントロール信号を入力する専用のピンを設けるこ
とも不要である。
置に於ける何れのピンもパワー・ダウン・コント
ロール信号を入力することが可能なチツプ・イネ
ーブル端子として用いることができ、そして、各
ピンからの入力信号の内、一本でもデイセーブル
があればパワー・ダウン・モードに入れることが
可能であり、その場合、全てのピンに入力信号が
入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コ
ントロール信号を入力する専用のピンを設けるこ
とも不要である。
第１図は本発明一実施例を説明する為の要部説
明図を表している。
明図を表している。
図に於いて、T10は入出力ピン、Ｇ１乃至Ｇ１
１はゲート、Ｓはピン・セレクト信号、は負論
理のピン・セレクト信号、SLはゲートＧ５に対
する制御信号、SHはゲートＧ６に対する制御信
号、Ｐはポラリテイ信号、は負論理の出力イ
ネーブル信号、IEは入力イネーブル信号をそれ
ぞれ示している。
１はゲート、Ｓはピン・セレクト信号、は負論
理のピン・セレクト信号、SLはゲートＧ５に対
する制御信号、SHはゲートＧ６に対する制御信
号、Ｐはポラリテイ信号、は負論理の出力イ
ネーブル信号、IEは入力イネーブル信号をそれ
ぞれ示している。
本発明に依る半導体集積回路装置に於いては、
このような回路を全ての入力ピン或いは入出力ピ
ンに付加する。但し、図示の回路は入出力ピン用
であり、入力ピン用の回路では、ゲートＧ１及び
Ｇ３がない。
このような回路を全ての入力ピン或いは入出力ピ
ンに付加する。但し、図示の回路は入出力ピン用
であり、入力ピン用の回路では、ゲートＧ１及び
Ｇ３がない。
本実施例に於ける前記各部分或いは各信号など
の機能は次の通りである。
の機能は次の通りである。
ゲートＧ１は出力用スリー・ステート・バツフ
ア回路をなし、また、ゲートＧ２は入力ゲートで
あり、通常の入出力ピン構成に比較するとゲート
Ｇ３乃至Ｇ１１が新たに付加されたものである。
ア回路をなし、また、ゲートＧ２は入力ゲートで
あり、通常の入出力ピン構成に比較するとゲート
Ｇ３乃至Ｇ１１が新たに付加されたものである。
全ての入出力ピンは、ハイ・レベル（“Ｈ”レ
ベル）のピン・セレクト信号Ｓが入力されること
で、チツプ・イネーブル・コントロール端子とし
て指定される。
ベル）のピン・セレクト信号Ｓが入力されること
で、チツプ・イネーブル・コントロール端子とし
て指定される。
ポラリテイ信号Ｐはチツプ・イネーブル信号が
正論理であるか負論理であるかを決める。即ち、
ポラリテイ信号Ｐが“Ｈ”レベルであれば、SL
＝ロー・レベル（“Ｌ”レベル）、SH＝“Ｌ”レベ
ルとなり、ゲートＧ５が活性化された入力ゲート
として動作し、正論理を取り扱うことが決定され
る。また、ポラリテイ信号Ｐが“Ｌ”レベルであ
れば、ゲートＧ６が活性化された入力ゲートとし
て動作し、負論理を取り扱うことが決定される。
尚、何れの場合に於いても、ピン・セレクト信号
Ｓは“Ｈ”レベルあるとする。
正論理であるか負論理であるかを決める。即ち、
ポラリテイ信号Ｐが“Ｈ”レベルであれば、SL
＝ロー・レベル（“Ｌ”レベル）、SH＝“Ｌ”レベ
ルとなり、ゲートＧ５が活性化された入力ゲート
として動作し、正論理を取り扱うことが決定され
る。また、ポラリテイ信号Ｐが“Ｌ”レベルであ
れば、ゲートＧ６が活性化された入力ゲートとし
て動作し、負論理を取り扱うことが決定される。
尚、何れの場合に於いても、ピン・セレクト信号
Ｓは“Ｈ”レベルあるとする。
ピン・セレクト信号Ｓが“Ｌ”レベルである
と、SL＝“Ｈ”レベル、SH＝“Ｌ”レベルとな
り、ゲートＧ５及びＧ６は入力禁止状態となり、
通常の入力或いは入出力モードとなる。
と、SL＝“Ｈ”レベル、SH＝“Ｌ”レベルとな
り、ゲートＧ５及びＧ６は入力禁止状態となり、
通常の入力或いは入出力モードとなる。
ピン・セレクト信号Ｓが“Ｈ”レベルである
と、出力バツフア回路であるゲートＧ１は出力禁
止、入力ゲートであるゲートＧ２は入力禁止にな
り、ゲートＧ５及びＧ６は活性化されてチツプ・
イネーブル用入力ゲートとして動作する。
と、出力バツフア回路であるゲートＧ１は出力禁
止、入力ゲートであるゲートＧ２は入力禁止にな
り、ゲートＧ５及びＧ６は活性化されてチツプ・
イネーブル用入力ゲートとして動作する。
ゲートＧ５に対する制御信号SLが“Ｌ”レベ
ルであると、ゲートＧ５はイネーブルとなり、ま
た、ゲートＧ６に対する制御信号SHが“Ｈ”レ
ベルであるとゲートＧ６はイネーブルとなる。
ルであると、ゲートＧ５はイネーブルとなり、ま
た、ゲートＧ６に対する制御信号SHが“Ｈ”レ
ベルであるとゲートＧ６はイネーブルとなる。
本実施例に於いて半導体集積回路装置に対する
チツプ・イネーブル信号を発生させる為の動作に
ついて説明する。
チツプ・イネーブル信号を発生させる為の動作に
ついて説明する。
前記したところから明らかであるが、“Ｈ”レ
ベルのピン・セレクト信号Ｓが入力されていない
ピン、即ち、チツプ・イネーブル端子として選択
されていないピンに於いては、そのピンに付加さ
れた図示の回路に見られるゲートＧ８から出力さ
れるチツプ・イネーブル信号は常に“Ｈ”レベル
である。また、“Ｈ”レベルのピン・セレクト信
号Ｓが入力されチツプ・イネーブル端子として選
択されたピンに於いては、チツプ・イネーブル信
号が入力された場合、そのピンに付加した図示の
回路に見られるゲートＧ８からのチツプ・イネー
ブル信号も“Ｈ”レベルになる。
ベルのピン・セレクト信号Ｓが入力されていない
ピン、即ち、チツプ・イネーブル端子として選択
されていないピンに於いては、そのピンに付加さ
れた図示の回路に見られるゲートＧ８から出力さ
れるチツプ・イネーブル信号は常に“Ｈ”レベル
である。また、“Ｈ”レベルのピン・セレクト信
号Ｓが入力されチツプ・イネーブル端子として選
択されたピンに於いては、チツプ・イネーブル信
号が入力された場合、そのピンに付加した図示の
回路に見られるゲートＧ８からのチツプ・イネー
ブル信号も“Ｈ”レベルになる。
従つて、各ピンに付加した図示の回路からのチ
ツプ・イネーブル信号の論理積を採り、それを半
導体集積回路装置に対するチツプ・イネーブル信
号にすれば良い。即ち、各ピンに付加した回路か
らのチツプ・イネーブル信号のうち、一つでもデ
イセーブルが存在すればパワー・ダウン・モード
に入れ、半導体集積回路装置を不活性状態にする
ものである。
ツプ・イネーブル信号の論理積を採り、それを半
導体集積回路装置に対するチツプ・イネーブル信
号にすれば良い。即ち、各ピンに付加した回路か
らのチツプ・イネーブル信号のうち、一つでもデ
イセーブルが存在すればパワー・ダウン・モード
に入れ、半導体集積回路装置を不活性状態にする
ものである。
第２図は各ピンに付加した第１図の回路に於け
るゲートＧ８からのチツプ・イネーブル信号の論
理積を採つて半導体集積回路装置に対するチツ
プ・イネーブル信号を出力する、所謂、積項を発
生させる為の回路の要部説明図であり、その実体
は記号Ｇ１２で指示されている通常のアンド
（AND）・ゲートである。
るゲートＧ８からのチツプ・イネーブル信号の論
理積を採つて半導体集積回路装置に対するチツ
プ・イネーブル信号を出力する、所謂、積項を発
生させる為の回路の要部説明図であり、その実体
は記号Ｇ１２で指示されている通常のアンド
（AND）・ゲートである。
このような積項を発生させる回路に各ピンから
の入力信号を接続するか否か、また、如何なる入
力信号を接続するかなどは、第１図に見られる実
施例に於いては、ゲートＧ５乃至Ｇ１１の動作及
びピン・セレクト信号Ｓが“Ｈ”レベルであるか
“Ｌ”レベルであるかに依存するのであるが、こ
れについての基本的事項を第３図及び第４図に見
られる回路について説明する。
の入力信号を接続するか否か、また、如何なる入
力信号を接続するかなどは、第１図に見られる実
施例に於いては、ゲートＧ５乃至Ｇ１１の動作及
びピン・セレクト信号Ｓが“Ｈ”レベルであるか
“Ｌ”レベルであるかに依存するのであるが、こ
れについての基本的事項を第３図及び第４図に見
られる回路について説明する。
第３図は各ピンに於ける入力信号を第２図に見
られる積項を発生させる回路に接続するか否かを
決める基本となる回路の要部説明図であり、オア
（OR）・ゲートＧ１３の一方の入力端にはピンか
らの入力信号が、そして、他方の入力端にはピ
ン・セレクト信号Ｓが加えられるようになつてい
て、その出力は各ピンからのチツプ・イネーブル
信号となるものであつて、第２図について説明し
た積項を発生させる回路に送られるものである。
られる積項を発生させる回路に接続するか否かを
決める基本となる回路の要部説明図であり、オア
（OR）・ゲートＧ１３の一方の入力端にはピンか
らの入力信号が、そして、他方の入力端にはピ
ン・セレクト信号Ｓが加えられるようになつてい
て、その出力は各ピンからのチツプ・イネーブル
信号となるものであつて、第２図について説明し
た積項を発生させる回路に送られるものである。
さて、第３図に於いて、ピン・セレクト信号Ｓ
が“Ｈ”レベルであれば、入力信号は無視されて
第２図に示した積項を発生する回路への接続は行
われず、また、ピン・セレクト信号Ｓが“Ｌ”レ
ベルであれば、入力信号はチツプ・イネーブル信
号として第２図の積項を発生する回路へ接続され
る。
が“Ｈ”レベルであれば、入力信号は無視されて
第２図に示した積項を発生する回路への接続は行
われず、また、ピン・セレクト信号Ｓが“Ｌ”レ
ベルであれば、入力信号はチツプ・イネーブル信
号として第２図の積項を発生する回路へ接続され
る。
第４図に見られる回路は第３図について説明し
た回路を発展させた回路であつて、第１図に見ら
れるものに近く、オア・ゲートＧ１４の系統はゲ
ート５に、オア・ゲートＧ１５はゲート６に相当
すると見て良い。尚、Ｓ１及びＳ２はピン・セレ
クト信号を示している。
た回路を発展させた回路であつて、第１図に見ら
れるものに近く、オア・ゲートＧ１４の系統はゲ
ート５に、オア・ゲートＧ１５はゲート６に相当
すると見て良い。尚、Ｓ１及びＳ２はピン・セレ
クト信号を示している。
この回路に於いては、
ピン・セレクト信号Ｓ１＝“Ｈ”レベル
ピン・セレクト信号Ｓ２＝“Ｌ”レベル
であれば、入力信号の反転信号が積項を発生する
回路へ接続され、 ピン・セレクト信号Ｓ１＝“Ｌ”レベル ピン・セレクト信号Ｓ２＝“Ｈ”レベル であれば、入力信号の反転信号が接続され、 ピン・セレクト信号Ｓ１＝“Ｈ”レベル ピン・セレクト信号Ｓ２＝“Ｈ”レベル であれば、何れの入力信号も接続されない。
回路へ接続され、 ピン・セレクト信号Ｓ１＝“Ｌ”レベル ピン・セレクト信号Ｓ２＝“Ｈ”レベル であれば、入力信号の反転信号が接続され、 ピン・セレクト信号Ｓ１＝“Ｈ”レベル ピン・セレクト信号Ｓ２＝“Ｈ”レベル であれば、何れの入力信号も接続されない。
本発明に於いては、ピン・セレクト信号Ｓは一
部或いは全部の各ピン毎に指定しなければならな
いが、ポラリテイ信号Ｐは各ピン毎に独立させる
か、共通にするかは任意であり、そして、これ等
ピン・セレクト信号Ｓ及びポラリテイ信号Ｐは半
導体集積回路装置内の不揮発性記憶素子から得る
ようにしている。若し、チツプ・イネーブル端子
を選択しない場合には、半導体集積回路装置は常
に活性状態であることは勿論であり、換言する
と、そのような状態にしたければ、チツプ・イネ
ーブル端子を指定しなくても良いのである。
部或いは全部の各ピン毎に指定しなければならな
いが、ポラリテイ信号Ｐは各ピン毎に独立させる
か、共通にするかは任意であり、そして、これ等
ピン・セレクト信号Ｓ及びポラリテイ信号Ｐは半
導体集積回路装置内の不揮発性記憶素子から得る
ようにしている。若し、チツプ・イネーブル端子
を選択しない場合には、半導体集積回路装置は常
に活性状態であることは勿論であり、換言する
と、そのような状態にしたければ、チツプ・イネ
ーブル端子を指定しなくても良いのである。
〔発明の効果〕
本発明に依る半導体集積回路装置に於いては、
各ピンの何れでも任意にチツプ・イネーブル端子
に選定する不揮発性記憶素子と、その不揮発性記
憶素子からのピン・セレクト信号に基づいて前記
ピンからの入力信号を積項発生回路に接続するか
否かを決める回路と、該回路からの出力信号の論
理積を採つてチツプ・イネーブル信号を送出する
積項発生回路とを備えている。
各ピンの何れでも任意にチツプ・イネーブル端子
に選定する不揮発性記憶素子と、その不揮発性記
憶素子からのピン・セレクト信号に基づいて前記
ピンからの入力信号を積項発生回路に接続するか
否かを決める回路と、該回路からの出力信号の論
理積を採つてチツプ・イネーブル信号を送出する
積項発生回路とを備えている。
前記構成を採ることに依り、半導体集積回路装
置に於ける何れのピンもパワー・ダウン・コント
ロール信号を入力することが可能なチツプ・イネ
ーブル端子として用いることができ、そして、各
ピンからの入力信号の内、一本でもデイセーブル
があればパワー・ダウン・モードに入れることが
可能であり、その場合、全てのピンに入力信号が
入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コ
ントロール信号を入力する専用のピンを設けるこ
とも不要である。
置に於ける何れのピンもパワー・ダウン・コント
ロール信号を入力することが可能なチツプ・イネ
ーブル端子として用いることができ、そして、各
ピンからの入力信号の内、一本でもデイセーブル
があればパワー・ダウン・モードに入れることが
可能であり、その場合、全てのピンに入力信号が
入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コ
ントロール信号を入力する専用のピンを設けるこ
とも不要である。
第１図は本発明一実施例の回路を説明する要部
説明図、第２図は積項を発生する回路の要部説明
図、第３図及び第４図はピン・セレクト信号の如
何に依つて入力信号を積項発生回路に接続するか
否かを決める回路の要部説明図をそれぞれ示して
いる。 図に於いて、T10は入出力ピン、Ｇ１乃至Ｇ１
１はゲート、Ｓはピン・セレクト信号、は負論
理のピン・セレクト信号、SLはゲートＧ５に対
する制御信号、SHはゲートＧ６に対する制御信
号、Ｐはポラリテイ信号、は負論理の出力イ
ネーブル信号、IEは入力イネーブル信号をそれ
ぞれ示している。
説明図、第２図は積項を発生する回路の要部説明
図、第３図及び第４図はピン・セレクト信号の如
何に依つて入力信号を積項発生回路に接続するか
否かを決める回路の要部説明図をそれぞれ示して
いる。 図に於いて、T10は入出力ピン、Ｇ１乃至Ｇ１
１はゲート、Ｓはピン・セレクト信号、は負論
理のピン・セレクト信号、SLはゲートＧ５に対
する制御信号、SHはゲートＧ６に対する制御信
号、Ｐはポラリテイ信号、は負論理の出力イ
ネーブル信号、IEは入力イネーブル信号をそれ
ぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 各ピンをチツプ・イネーブル端子として指定
するピン・セレクト信号を発生する不揮発性記憶
素子と、 該不揮発性記憶素子からのピン・セレクト信号
に基づきピンからの入力信号を積項発生回路に接
続するか否かを選択する回路と、 該選択回路からのチツプ・イネーブル信号の論
理積を採つて半導体集積回路装置に対するパワ
ー・ダウン・コントロールの為のチツプ・イネー
ブル信号を発生させる積項発生回路と を備えてなることを特徴とする半導体集積回路装
置。
Priority Applications (5)
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| DE8888116619T DE3879352T2 (de) | 1987-10-09 | 1988-10-07 | Integrierte halbleiter-schaltungseinrichtung mit abschaltbetrieb des leistungsverbrauches. |
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|---|---|---|---|
| JP62253791A JPH0197016A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
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| JPH0197016A JPH0197016A (ja) | 1989-04-14 |
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Family Applications (1)
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