JPH05225799A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH05225799A JPH05225799A JP4011493A JP1149392A JPH05225799A JP H05225799 A JPH05225799 A JP H05225799A JP 4011493 A JP4011493 A JP 4011493A JP 1149392 A JP1149392 A JP 1149392A JP H05225799 A JPH05225799 A JP H05225799A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory cell
- supply voltage
- hold current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】データ保持能力の低い潜在的に不良なメモリセ
ルを短時間に検出する。 【構成】通常の動作電源電圧範囲内の電源ではオフ、こ
の動作電源電圧範囲外の電源ではオンとなるバイポーラ
トランジスタＱ２を備えたホールド電流制御回路４を設
ける。このホールド電流制御回路４により、通常の動作
電源電圧範囲内の電源で動作させると、従来例と同様に
各メモリセルＭＣには十分なデータホールド電流が供給
され、通常の動作電源電圧範囲外の電源で動作させる
と、各メモリセルＭＣへのデータホールド電流が小さく
なって潜在的に不良なメモリセルの検出ができる。
ルを短時間に検出する。 【構成】通常の動作電源電圧範囲内の電源ではオフ、こ
の動作電源電圧範囲外の電源ではオンとなるバイポーラ
トランジスタＱ２を備えたホールド電流制御回路４を設
ける。このホールド電流制御回路４により、通常の動作
電源電圧範囲内の電源で動作させると、従来例と同様に
各メモリセルＭＣには十分なデータホールド電流が供給
され、通常の動作電源電圧範囲外の電源で動作させる
と、各メモリセルＭＣへのデータホールド電流が小さく
なって潜在的に不良なメモリセルの検出ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にバイポーラトランジスタによるメモリセルを備
えこのメモリセルにデータホールド電流を供給する回路
を備えた半導体メモリ装置に関する。
し、特にバイポーラトランジスタによるメモリセルを備
えこのメモリセルにデータホールド電流を供給する回路
を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置では図
３に示すように、行方向，列方向にマトリクス状に配列
された複数のメモリセルＭＣと、これらメモリセルを各
行単位で選択する複数のワード線ＷＴ１〜ＷＴ２とを備
えたメモリセルアレイ１と、このメモリセルアレイ１の
各行とそれぞれ対応して設けられ対応する行の各メモリ
セルにデータホールド電流を供給する複数の第１のバイ
ポーラトランジスタＱ１及び抵抗Ｒ１を備えたホールド
電流供給回路２と、このホールド電流供給回路２の各第
１のバイポーラトランジスタＱ１のベースに、電源電圧
変動や温度変動に対して安定化したバイアス電圧ＶＢを
供給して各メモリセルＭＣへのデータホールド電流を所
定の値に制御するバイアス回路３とを有し、通常の動作
電源電圧範囲内の電源で所定の機能をはたす構成となっ
ていた。
３に示すように、行方向，列方向にマトリクス状に配列
された複数のメモリセルＭＣと、これらメモリセルを各
行単位で選択する複数のワード線ＷＴ１〜ＷＴ２とを備
えたメモリセルアレイ１と、このメモリセルアレイ１の
各行とそれぞれ対応して設けられ対応する行の各メモリ
セルにデータホールド電流を供給する複数の第１のバイ
ポーラトランジスタＱ１及び抵抗Ｒ１を備えたホールド
電流供給回路２と、このホールド電流供給回路２の各第
１のバイポーラトランジスタＱ１のベースに、電源電圧
変動や温度変動に対して安定化したバイアス電圧ＶＢを
供給して各メモリセルＭＣへのデータホールド電流を所
定の値に制御するバイアス回路３とを有し、通常の動作
電源電圧範囲内の電源で所定の機能をはたす構成となっ
ていた。
【０００３】通常、メモリセルＭＣの放射線等によるデ
ータ保持能力は、データホールド電流の大小で大きく変
化するため、半導体メモリ装置では、メモリセルの内容
が破壊しないように、このデータホールド電流は十分に
マージンをもった値となっている。
ータ保持能力は、データホールド電流の大小で大きく変
化するため、半導体メモリ装置では、メモリセルの内容
が破壊しないように、このデータホールド電流は十分に
マージンをもった値となっている。
【０００４】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、データホールド電流が十分にマージンをも
って設計されているため、製造時の不良でメモリセルＭ
Ｃの一部に特性が十分でなく長時間の使用時に放射線等
でデータ破壊にいたるものが存在しても、短時間の選別
試験では、これらの潜在的に不良なメモリセルを検出す
ることは困難であった。
リ装置では、データホールド電流が十分にマージンをも
って設計されているため、製造時の不良でメモリセルＭ
Ｃの一部に特性が十分でなく長時間の使用時に放射線等
でデータ破壊にいたるものが存在しても、短時間の選別
試験では、これらの潜在的に不良なメモリセルを検出す
ることは困難であった。
【０００５】本発明の目的は、データ保持能力の低い潜
在的に不良なメモリセルを短時間に検出することごでき
る半導体メモリ装置を提供することにある。
在的に不良なメモリセルを短時間に検出することごでき
る半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、行方向，列方向にマトリクス状に配列された複数
のメモリセルを備えたメモリセルアレイと、このメモリ
セルアレイの各行とそれぞれ対応して設けられ対応する
行の各メモリセルにデータホールド電流を供給する複数
の第１のバイポーラトランジスタ及び抵抗を備えたホー
ルド電流供給回路と、このホールド電流供給回路の各第
１のバイポーラトランジスタのベースにバイアス電圧を
供給して前記各メモリセルへのデータホールド電流を所
定の値に制御するバイアス回路とを有し、通常の動作電
源電圧範囲内の電源で所定の機能をはたす半導体メモリ
装置において、前記通常の動作電源電圧範囲内の電源で
は前記所定の機能をはたすように前記ホールド電流供給
回路から前記メモリセルアレイの各メモリセルにデータ
ホールド電流を供給し、前記通常の動作電源電圧範囲外
の電源では前記通常の動作電源電圧範囲内の電源のとき
より小さいデータホールド電流を前記メモリセルアレイ
の各メモリセルに供給するホールド電流制御回路を設け
て構成される。
置は、行方向，列方向にマトリクス状に配列された複数
のメモリセルを備えたメモリセルアレイと、このメモリ
セルアレイの各行とそれぞれ対応して設けられ対応する
行の各メモリセルにデータホールド電流を供給する複数
の第１のバイポーラトランジスタ及び抵抗を備えたホー
ルド電流供給回路と、このホールド電流供給回路の各第
１のバイポーラトランジスタのベースにバイアス電圧を
供給して前記各メモリセルへのデータホールド電流を所
定の値に制御するバイアス回路とを有し、通常の動作電
源電圧範囲内の電源で所定の機能をはたす半導体メモリ
装置において、前記通常の動作電源電圧範囲内の電源で
は前記所定の機能をはたすように前記ホールド電流供給
回路から前記メモリセルアレイの各メモリセルにデータ
ホールド電流を供給し、前記通常の動作電源電圧範囲外
の電源では前記通常の動作電源電圧範囲内の電源のとき
より小さいデータホールド電流を前記メモリセルアレイ
の各メモリセルに供給するホールド電流制御回路を設け
て構成される。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の第１の実施例を示す回路図
である。
である。
【０００９】この実施例が図３に示された従来の半導体
メモリ装置と相違する点は、エミッタ及びコレクタをホ
ールド電流供給回路２の第１の電源電圧受電端（ＶＥ
Ｅ）及びバイアス電圧（ＶＢ）受電端とそれぞれ対応し
て接続する第２のバイポーラトランジスタＱ２と、通常
の動作電源範囲内の電源では第２のバイポーラトランジ
スタＱ２をオフ、通常の動作電源電圧範囲外の電源では
第２のバイポーラトランジスタＱ２をオンにする第２の
抵抗Ｒ２及び複数のダイオードＤ１とを備え、通常の動
作電源電圧範囲内の電源では従来と同様の所定の機能を
はたすようにホールド電流供給回路２からメモリセルア
レイ１の各メモリセルＭＣにデータホールド電流を供給
し、通常の動作電源電圧範囲外の電源では通常の動作電
源電圧範囲内の電源のときより小さいデータホールド電
流をメモリセルアレイ１の各メモリセルＭＣに供給する
ホールド電流制御回路４を設けた点にある。
メモリ装置と相違する点は、エミッタ及びコレクタをホ
ールド電流供給回路２の第１の電源電圧受電端（ＶＥ
Ｅ）及びバイアス電圧（ＶＢ）受電端とそれぞれ対応し
て接続する第２のバイポーラトランジスタＱ２と、通常
の動作電源範囲内の電源では第２のバイポーラトランジ
スタＱ２をオフ、通常の動作電源電圧範囲外の電源では
第２のバイポーラトランジスタＱ２をオンにする第２の
抵抗Ｒ２及び複数のダイオードＤ１とを備え、通常の動
作電源電圧範囲内の電源では従来と同様の所定の機能を
はたすようにホールド電流供給回路２からメモリセルア
レイ１の各メモリセルＭＣにデータホールド電流を供給
し、通常の動作電源電圧範囲外の電源では通常の動作電
源電圧範囲内の電源のときより小さいデータホールド電
流をメモリセルアレイ１の各メモリセルＭＣに供給する
ホールド電流制御回路４を設けた点にある。
【００１０】このような構成とすることにより、通常の
動作電源電圧範囲内では、バイポーラトランシスタＱ２
はオフ状態となり、従来例と同様に各メモリセルＭＣに
十分なデータホールド電流が供給されるので、十分な安
全性をもってデータの書込み、読出し等を行なうことが
できる。また、不良のメモリセルの選別試験を行う場合
１２は、電源電圧を通常の動作電源電圧範囲よりも大き
い電源電圧とすることによりバイボーラトランジスタＱ
２はオン状態になり、バイボーラトランジスタＱ１のベ
ース電位は低下し、データホールド電流は減少する。こ
の状態で通常のメモリセル試験を行なえば、正常なメモ
リセルＭＣでは十分なマージンがあり、短時間のデータ
保持は可能なため動作不良にはならないが、特性が悪く
潜在的に不良なメモリセルではデータの保持が出来ず動
作不良となり、これらを選別することができる。
動作電源電圧範囲内では、バイポーラトランシスタＱ２
はオフ状態となり、従来例と同様に各メモリセルＭＣに
十分なデータホールド電流が供給されるので、十分な安
全性をもってデータの書込み、読出し等を行なうことが
できる。また、不良のメモリセルの選別試験を行う場合
１２は、電源電圧を通常の動作電源電圧範囲よりも大き
い電源電圧とすることによりバイボーラトランジスタＱ
２はオン状態になり、バイボーラトランジスタＱ１のベ
ース電位は低下し、データホールド電流は減少する。こ
の状態で通常のメモリセル試験を行なえば、正常なメモ
リセルＭＣでは十分なマージンがあり、短時間のデータ
保持は可能なため動作不良にはならないが、特性が悪く
潜在的に不良なメモリセルではデータの保持が出来ず動
作不良となり、これらを選別することができる。
【００１１】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１２】この実施例は、ホールド電流制御回路４ａ
を、一端をホールド電流供給回路２の第２の電源電圧受
電端（ＶＥＥ）と接続しこの第１の電源電圧受電端に第
１の電源電圧ＶＥＥを供給する第３の抵抗Ｒ３と、エミ
ッタ及びコレクタを第１の電源電圧受電端及び第２の電
源電圧供給端子（ＶＳＳ）とそれぞれ対応して接続する
第２のバイポーラトランジスタＱ２と、通常の動作電源
電圧範囲内の電源では第２のバイポーラトランジスタＱ
２をオフ、通常の動作電源電圧範囲外の電源では第２の
バイポーラトランジスタＱ２をオンにする第２の抵抗及
び複数のダイオードとを備えた構成としたものである。
を、一端をホールド電流供給回路２の第２の電源電圧受
電端（ＶＥＥ）と接続しこの第１の電源電圧受電端に第
１の電源電圧ＶＥＥを供給する第３の抵抗Ｒ３と、エミ
ッタ及びコレクタを第１の電源電圧受電端及び第２の電
源電圧供給端子（ＶＳＳ）とそれぞれ対応して接続する
第２のバイポーラトランジスタＱ２と、通常の動作電源
電圧範囲内の電源では第２のバイポーラトランジスタＱ
２をオフ、通常の動作電源電圧範囲外の電源では第２の
バイポーラトランジスタＱ２をオンにする第２の抵抗及
び複数のダイオードとを備えた構成としたものである。
【００１３】不良のメモリセルの選別試験時に、電源電
圧を十分に大きくすると、バイポーラトランジスタＱ２
はオン状態になり、抵抗Ｒ３での電圧降下が増加し、抵
抗Ｒ１に流れる電流は減少する。以下の動作は第１の実
施例と同様である。本実施例では、電源電圧の増加に対
するホールド電流の減少率を抵抗Ｒ３の値の設定によっ
て比較的緩やかに変化させられることができるという利
点がある。
圧を十分に大きくすると、バイポーラトランジスタＱ２
はオン状態になり、抵抗Ｒ３での電圧降下が増加し、抵
抗Ｒ１に流れる電流は減少する。以下の動作は第１の実
施例と同様である。本実施例では、電源電圧の増加に対
するホールド電流の減少率を抵抗Ｒ３の値の設定によっ
て比較的緩やかに変化させられることができるという利
点がある。
【００１４】
【発明の効果】以上説明したように本発明は、通常の動
作電源電圧範囲外の電源を供給してデータホールド電流
を低減し、メモリセルの選別試験を行う構成とすること
により、従来の選別試験では検出困難なデータ保持能力
の低い潜在的に不良なメモリセルを、専用の端子を用い
ずに、短時間の試験で簡単に検出できるという効果があ
る。
作電源電圧範囲外の電源を供給してデータホールド電流
を低減し、メモリセルの選別試験を行う構成とすること
により、従来の選別試験では検出困難なデータ保持能力
の低い潜在的に不良なメモリセルを、専用の端子を用い
ずに、短時間の試験で簡単に検出できるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
１ メモリセルアレイ ２ ホールド電流供給回路 ３ バイアス回路 ４，４ａ ホールド電流制御回路 Ｄ１ ダイオード ＭＣ メモリセル Ｑ１，Ｑ２ バイポーラトランジスタ Ｒ１〜Ｒ３ 抵抗 ＷＴ１〜ＷＴｎ ワード線
Claims (3)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルを備えたメモリセルアレイと、こ
のメモリセルアレイの各行とそれぞれ対応して設けられ
対応する行の各メモリセルにデータホールド電流を供給
する複数の第１のバイポーラトランジスタ及び抵抗を備
えたホールド電流供給回路と、このホールド電流供給回
路の各第１のバイポーラトランジスタのベースにバイア
ス電圧を供給して前記各メモリセルへのデータホールド
電流を所定の値に制御するバイアス回路とを有し、通常
の動作電源電圧範囲内の電源で所定の機能をはたす半導
体メモリ装置において、前記通常の動作電源電圧範囲内
の電源では前記所定の機能をはたすように前記ホールド
電流供給回路から前記メモリセルアレイの各メモリセル
にデータホールド電流を供給し、前記通常の動作電源電
圧範囲外の電源では前記通常の動作電源電圧範囲内の電
源のときより小さいデータホールド電流を前記メモリセ
ルアレイの各メモリセルに供給するホールド電流制御回
路を設けたことを特徴とする半導体メモリ装置。 - 【請求項２】 ホールド電流制御回路が、エミッタ及び
コレクタをホールド電流供給回路の第１の電源電圧受電
端及びバイアス電圧受電端とそれぞれ対応して接続する
第２のバイポーラトランジスタと、通常の動作電源電圧
範囲内の電源では前記第２のバイポーラトランジスタを
オフ、通常の動作電源電圧範囲内の電源では前記第２の
バイポーラトランジスタをオンにする第２の抵抗及び複
数のダイオードとを備えた回路で構成された請求項１記
載の半導体メモリ装置。 - 【請求項３】 ホールド電流制御回路が、一端をホール
ド電流供給回路の第１の電源電圧受電端と接続しこの第
１の電源電圧受電端に第１の電源電圧を供給する第３の
抵抗と、エミッタ及びコレクタを前記第１の電源電圧受
電端及び第２の電源電圧供給端子とそれぞれ対応して接
続する第２のバイポーラトランジスタと、通常の動作電
源電圧範囲内の電源では前記第２のバイポーラトランジ
スタをオフ、前記通常の動作電源電圧範囲外の電源では
前記第２のバイポーラトランジスタをオンにする第２の
抵抗及び複数のダイオードとを備えた回路で構成された
請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011493A JPH05225799A (ja) | 1992-01-27 | 1992-01-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011493A JPH05225799A (ja) | 1992-01-27 | 1992-01-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225799A true JPH05225799A (ja) | 1993-09-03 |
Family
ID=11779567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011493A Withdrawn JPH05225799A (ja) | 1992-01-27 | 1992-01-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135114A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体集積回路装置 |
-
1992
- 1992-01-27 JP JP4011493A patent/JPH05225799A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135114A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |