JPH05268009A - Delay circuit - Google Patents
Delay circuitInfo
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- JPH05268009A JPH05268009A JP4060153A JP6015392A JPH05268009A JP H05268009 A JPH05268009 A JP H05268009A JP 4060153 A JP4060153 A JP 4060153A JP 6015392 A JP6015392 A JP 6015392A JP H05268009 A JPH05268009 A JP H05268009A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は半導体集積回路内に形
成されるディレイ回路に関するものである。近年の半導
体集積回路は益々高集積化及び高速化が進んでいる。そ
のため、内部回路の動作タイミングを設定するタイミン
グ信号を生成するためのディレイ回路においては常に正
確な遅延時間でタイミング信号を出力することが要請さ
れている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit formed in a semiconductor integrated circuit. In recent years, semiconductor integrated circuits have become more highly integrated and faster. Therefore, it is required that the delay circuit for generating the timing signal for setting the operation timing of the internal circuit always output the timing signal with an accurate delay time.
【0002】[0002]
【従来の技術】従来のディレイ回路は例えば図3に示す
ように、多数段のCMOSインバータ回路1が直列に接
続され、初段のCMOSインバータ回路1に入力信号I
Nが入力されると、終段のCMOSインバータ回路1か
ら全CMOSインバータ回路1の段数に応じた遅延時間
を経て出力信号OUTが出力される。2. Description of the Related Art In a conventional delay circuit, for example, as shown in FIG. 3, a large number of CMOS inverter circuits 1 are connected in series, and an input signal I is input to the first CMOS inverter circuit 1.
When N is input, the output signal OUT is output from the CMOS inverter circuit 1 at the final stage after a delay time corresponding to the number of stages of all the CMOS inverter circuits 1.
【0003】このようなディレイ回路では、プロセスの
ばらつきあるいは周囲温度により各CMOSインバータ
回路1を構成するトランジスタの電流増幅率や各CMO
Sインバータ回路1のしきい値にばらつきが生じて各段
のCMOSインバータ回路1の遅延時間にばらつきが生
じることがある。In such a delay circuit, the current amplification factor of each transistor constituting each CMOS inverter circuit 1 and each CMO are changed depending on the process variation or the ambient temperature.
The threshold value of the S inverter circuit 1 may fluctuate, and the delay time of the CMOS inverter circuit 1 in each stage may fluctuate.
【0004】このような場合には所定の遅延時間を得る
ためにその遅延時間に相当する段数のCMOSインバー
タ回路1を接続しても所望の遅延時間を得られない場合
がある。In such a case, the desired delay time may not be obtained even if the CMOS inverter circuits 1 having the number of stages corresponding to the delay time are connected to obtain the predetermined delay time.
【0005】また、電源Vcc,Vssの電源電圧の変動に
よっても遅延時間にばらつきが生じる。そこで、図4に
示すディレイ回路ではCMOSインバータ回路のPチャ
ネルMOSトランジスタと電源Vccとの間にそれぞれP
チャネルMOSトランジスタTrpを接続するとともに、
CMOSインバータ回路のNチャネルMOSトランジス
タと電源Vssとの間にそれぞれNチャネルMOSトラン
ジスタTrnを接続し、各PチャネルMOSトランジスタ
Trp及びNチャネルMOSトランジスタTrnをカレント
ミラー回路2で駆動して多数段の電流制御型CMOSイ
ンバータ回路3が構成されている。Further, variations in the power supply voltages of the power supplies Vcc and Vss also cause variations in the delay time. Therefore, in the delay circuit shown in FIG. 4, P is provided between the P-channel MOS transistor of the CMOS inverter circuit and the power supply Vcc.
While connecting the channel MOS transistor Trp,
The N-channel MOS transistor Trn is connected between the N-channel MOS transistor of the CMOS inverter circuit and the power supply Vss, and the P-channel MOS transistor Trp and the N-channel MOS transistor Trn are driven by the current mirror circuit 2 to generate a multi-stage current. The control type CMOS inverter circuit 3 is configured.
【0006】そして、前記電流制御型CMOSインバー
タ回路3が直列に多数段接続され、初段の電流制御型C
MOSインバータ回路3に入力信号INが入力される
と、終段の電流制御型CMOSインバータ回路3から段
数に応じた遅延時間後に出力信号OUTが出力される。The current-controlled CMOS inverter circuit 3 is connected in multiple stages in series, and the first-stage current-controlled C
When the input signal IN is input to the MOS inverter circuit 3, the output signal OUT is output from the current control type CMOS inverter circuit 3 at the final stage after a delay time corresponding to the number of stages.
【0007】このようなディレイ回路では、各電流制御
型CMOSインバータ回路3に流れる動作電流は各Pチ
ャネルMOSトランジスタTrp及びNチャネルMOSト
ランジスタTrnにより一定に維持されているので、各電
流制御型CMOSインバータ回路3の遅延時間は同一に
維持される。In such a delay circuit, since the operating current flowing through each current control type CMOS inverter circuit 3 is maintained constant by each P channel MOS transistor Trp and N channel MOS transistor Trn, each current control type CMOS inverter The delay time of the circuit 3 is kept the same.
【0008】また、電源Vcc,Vssの電源電圧があるい
は周囲温度が変動しても各電流制御型CMOSインバー
タ回路3の動作電流は一定に維持されるので、各電流制
御型CMOSインバータ回路3の遅延時間は一定に維持
されるようになっている。Further, since the operating current of each current control type CMOS inverter circuit 3 is maintained constant even if the power supply voltage of the power supplies Vcc, Vss or the ambient temperature changes, the delay of each current control type CMOS inverter circuit 3 is delayed. The time is kept constant.
【0009】[0009]
【発明が解決しようとする課題】ところが、上記のよう
な電流制御型CMOSインバータ回路3によるディレイ
回路では各PチャネルMOSトランジスタTrp及びNチ
ャネルMOSトランジスタTrnにより各電流制御型CM
OSインバータ回路3のピーク電流が制限されているた
め、各電流制御型CMOSインバータ回路3の出力信号
の立ち上がり及び立ち下がりに鈍りが生じる。However, in the delay circuit including the current control type CMOS inverter circuit 3 as described above, each P channel MOS transistor Trp and N channel MOS transistor Trn are used to control each current control type CM.
Since the peak current of the OS inverter circuit 3 is limited, the rising and falling of the output signal of each current control type CMOS inverter circuit 3 becomes dull.
【0010】従って、多数段の電流制御型CMOSイン
バータ回路3を直列に接続したディレイ回路では出力信
号OUTの波形の鈍りが大きくなるため、遅延時間を正
確に設定することが困難であるとともに、負荷駆動能力
が低下する。Therefore, in a delay circuit in which a large number of current-controlled CMOS inverter circuits 3 are connected in series, the waveform of the output signal OUT becomes dull, which makes it difficult to set the delay time accurately and to reduce the load. Driving ability is reduced.
【0011】この発明の目的は、プロセスのばらつきや
電源電圧あるいは周囲温度の変動による遅延時間の変動
を防止し、かつ出力信号波形を鈍らせることのないディ
レイ回路を提供することにある。An object of the present invention is to provide a delay circuit which prevents fluctuations in delay time due to fluctuations in processes and fluctuations in power supply voltage or ambient temperature, and which does not dull the output signal waveform.
【0012】[0012]
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、通常型CMOSインバータ回路1
のPチャネルMOSトランジスタと高電位側電源Vccと
の間に定電流駆動されるPチャネルMOSトランジスタ
Trpが接続され、前記通常型CMOSインバータ回路1
のNチャネルMOSトランジスタと低電位側電源Vssと
の間に定電流駆動されるNチャネルMOSトランジスタ
Trnが接続されて電流制御型CMOSインバータ回路3
が構成され、前記PチャネルMOSトランジスタTrp及
びNチャネルMOSトランジスタTrnはカレントミラー
回路2で定電流駆動され、前記電流制御型CMOSイン
バータ回路3と前記通常型CMOSインバータ回路1と
が混合して直列に多数段接続される。FIG. 1 illustrates the principle of the present invention. That is, the normal type CMOS inverter circuit 1
A P-channel MOS transistor Trp driven by a constant current is connected between the P-channel MOS transistor and the high-potential-side power supply Vcc, and the normal CMOS inverter circuit 1
The N channel MOS transistor Trn driven by a constant current is connected between the N channel MOS transistor and the low-potential-side power source Vss to connect the current control type CMOS inverter circuit 3
The P-channel MOS transistor Trp and the N-channel MOS transistor Trn are driven by the current mirror circuit 2 at a constant current, and the current control type CMOS inverter circuit 3 and the normal type CMOS inverter circuit 1 are mixed in series. Multiple stages are connected.
【0013】[0013]
【作用】電流制御型CMOSインバータ回路3でプロセ
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動が抑制され、通常型CMOSインバータ
回路1で出力信号波形の鈍りが改善される。The current control type CMOS inverter circuit 3 suppresses the variation of the delay time due to the variation of the process and the variation of the power supply voltage or the ambient temperature, and the normal type CMOS inverter circuit 1 improves the blunting of the output signal waveform.
【0014】[0014]
【実施例】以下、この発明を具体化した一実施例を図2
に従って説明する。図2に示すディレイ回路は前記電流
制御型CMOSインバータ回路3と通常のCMOSイン
バータ回路1とを併用したものであり、初段から複数段
は電流制御型CMOSインバータ回路3が直列に接続さ
れ、中間段には2段の通常型CMOSインバータ回路1
が直列に接続され、続いて複数段の電流制御型CMOS
インバータ回路3が直列に接続され、終段に通常型CM
OSインバータ回路1が接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will now be described with reference to FIG.
Follow the instructions below. The delay circuit shown in FIG. 2 is a combination of the current control type CMOS inverter circuit 3 and the normal CMOS inverter circuit 1, and the current control type CMOS inverter circuit 3 is connected in series from the first stage to a plurality of stages, and the intermediate stage. 2 stages of normal type CMOS inverter circuit 1
Are connected in series, followed by multiple stages of current control type CMOS
The inverter circuit 3 is connected in series, and the final stage is a normal CM
The OS inverter circuit 1 is connected.
【0015】前記電流制御型CMOSインバータ回路3
の動作電流を制御する各PチャネルMOSトランジスタ
Trp及びNチャネルMOSトランジスタTrnはカレント
ミラー回路2で駆動される。The current control type CMOS inverter circuit 3
The P-channel MOS transistor Trp and the N-channel MOS transistor Trn for controlling the operating current of the are driven by the current mirror circuit 2.
【0016】すなわち、カレントミラー回路2はPチャ
ネルMOSトランジスタTr1,Tr2のソースが電源Vcc
に接続され、同トランジスタTr1,Tr2のゲートは互い
に接続されるとともにトランジスタTr1のドレインに接
続され、同トランジスタTr1のドレインは電流源4を介
して電源Vssに接続されている。That is, in the current mirror circuit 2, the sources of the P-channel MOS transistors Tr1 and Tr2 are the power source Vcc.
The gates of the transistors Tr1 and Tr2 are connected to each other and to the drain of the transistor Tr1. The drain of the transistor Tr1 is connected to the power supply Vss via the current source 4.
【0017】前記トランジスタTr2のドレインはNチャ
ネルMOSトランジスタTr3のドレインに接続され、同
トランジスタTr3のゲートはドレインに接続されるとと
もに、ソースは電源Vssに接続されている。The drain of the transistor Tr2 is connected to the drain of the N-channel MOS transistor Tr3, the gate of the transistor Tr3 is connected to the drain, and the source is connected to the power supply Vss.
【0018】そして、前記トランジスタTr1,Tr2のゲ
ートが前記電流制御型CMOSインバータ回路3の各P
チャネルMOSトランジスタTrpのゲートに接続され、
前記トランジスタTr3のゲートが前記電流制御型CMO
Sインバータ回路3の各NチャネルMOSトランジスタ
Trnのゲートに接続されている。The gates of the transistors Tr1 and Tr2 are the P of the current control type CMOS inverter circuit 3.
Connected to the gate of the channel MOS transistor Trp,
The gate of the transistor Tr3 is the current control type CMO.
It is connected to the gate of each N-channel MOS transistor Trn of the S inverter circuit 3.
【0019】さて、このように構成されたディレイ回路
では初段の電流制御型CMOSインバータ回路3に入力
信号INが入力されると、直列に接続された電流制御型
CMOSインバータ回路3を介して中間段の通常型CM
OSインバータ回路1には波形の鈍った遅延出力信号が
出力される。In the delay circuit thus constructed, when the input signal IN is input to the first-stage current control type CMOS inverter circuit 3, the intermediate stage via the current control type CMOS inverter circuit 3 connected in series. Normal CM
A delayed output signal having a blunt waveform is output to the OS inverter circuit 1.
【0020】そして、中間段の通常型CMOSインバー
タ回路1で波形の鈍りが改善され、さらに複数段の電流
制御型CMOSインバータ回路3の遅延出力信号が最終
段の通常型CMOSインバータ回路1で波形の鈍りを改
善されて出力信号OUTとして出力される。The blunting of the waveform is improved in the normal CMOS inverter circuit 1 in the intermediate stage, and the delayed output signals of the current-controlled CMOS inverter circuits 3 in a plurality of stages are changed in waveform in the normal CMOS inverter circuit 1 in the final stage. The dullness is improved and the output signal OUT is output.
【0021】従って、このディレイ回路は多数段の電流
制御型CMOSインバータ回路3により電源電圧や周囲
温度の変動によらない一定の遅延時間を得ることができ
るとともに、多数段の電流制御型CMOSインバータ回
路3による出力信号波形の鈍りは中間段の通常型CMO
Sインバータ回路1と最終段の通常型CMOSインバー
タ回路1により改善して正確な遅延時間を設定可能であ
るとともに、負荷駆動能力を向上させることができる。Therefore, this delay circuit can obtain a constant delay time irrespective of the fluctuation of the power supply voltage and the ambient temperature by the multistage current control type CMOS inverter circuit 3, and also the multistage current control type CMOS inverter circuit. The blunting of the output signal waveform due to No. 3 is the normal type CMO in the intermediate stage.
The S inverter circuit 1 and the normal CMOS inverter circuit 1 at the final stage can be improved to set an accurate delay time, and the load driving capability can be improved.
【0022】[0022]
【発明の効果】以上詳述したように、この発明はプロセ
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動を防止し、かつ出力信号波形を鈍らせる
ことのないディレイ回路を提供することができる優れた
効果を発揮する。As described above in detail, the present invention provides a delay circuit which prevents fluctuations in delay time due to process variations and fluctuations in power supply voltage or ambient temperature, and which does not blunt the output signal waveform. It can exert an excellent effect.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】一実施例を示す回路図である。FIG. 2 is a circuit diagram showing an example.
【図3】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
【図4】別の従来例を示す回路図である。FIG. 4 is a circuit diagram showing another conventional example.
1 通常型CMOSインバータ回路 2 カレントミラー回路 3 電流制御型CMOSインバータ回路 Vcc 高電位側電源 Vss 低電位側電源 Trp PチャネルMOSトランジスタ Trn NチャネルMOSトランジスタ 1 Normal type CMOS inverter circuit 2 Current mirror circuit 3 Current control type CMOS inverter circuit Vcc High potential side power source Vss Low potential side power source Trp P channel MOS transistor Trn N channel MOS transistor
Claims (1)
PチャネルMOSトランジスタと高電位側電源(Vcc)
との間に定電流駆動されるPチャネルMOSトランジス
タ(Trp)を接続し、前記通常型CMOSインバータ回
路(1)のNチャネルMOSトランジスタと低電位側電
源(Vss)との間に定電流駆動されるNチャネルMOS
トランジスタ(Trn)を接続して電流制御型CMOSイ
ンバータ回路(3)を構成し、前記PチャネルMOSト
ランジスタ(Trp)及びNチャネルMOSトランジスタ
(Trn)はカレントミラー回路(2)で定電流駆動し、
前記電流制御型CMOSインバータ回路(3)と前記通
常型CMOSインバータ回路(1)とを混合して直列に
多数段接続したことを特徴とするディレイ回路。1. A P-channel MOS transistor of a normal type CMOS inverter circuit (1) and a high potential side power source (Vcc)
A P-channel MOS transistor (Trp) driven by a constant current is connected between and, and a constant current is driven between the N-channel MOS transistor of the normal type CMOS inverter circuit (1) and the low potential side power source (Vss). N channel MOS
A transistor (Trn) is connected to form a current control type CMOS inverter circuit (3), and the P-channel MOS transistor (Trp) and the N-channel MOS transistor (Trn) are driven by a current mirror circuit (2) at a constant current.
A delay circuit characterized in that the current control type CMOS inverter circuit (3) and the normal type CMOS inverter circuit (1) are mixed and connected in multiple stages in series.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060153A JPH05268009A (en) | 1992-03-17 | 1992-03-17 | Delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060153A JPH05268009A (en) | 1992-03-17 | 1992-03-17 | Delay circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05268009A true JPH05268009A (en) | 1993-10-15 |
Family
ID=13133925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4060153A Pending JPH05268009A (en) | 1992-03-17 | 1992-03-17 | Delay circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05268009A (en) |
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-
1992
- 1992-03-17 JP JP4060153A patent/JPH05268009A/en active Pending
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