JPH05264701A - 磁気センサ - Google Patents
磁気センサInfo
- Publication number
- JPH05264701A JPH05264701A JP4010008A JP1000892A JPH05264701A JP H05264701 A JPH05264701 A JP H05264701A JP 4010008 A JP4010008 A JP 4010008A JP 1000892 A JP1000892 A JP 1000892A JP H05264701 A JPH05264701 A JP H05264701A
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- output processing
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Abstract
(57)【要約】
【目的】 本発明は磁気センサに関し、磁気抵抗素子部
と出力処理回路部と磁界発生部とを同一チップ上に形成
して小型化すると共に製造容易な磁気センサを実現する
ことを目的とする。 【構成】 硬質磁性膜層よりなるバイアス磁界発生部２
と強磁性薄膜磁気抵抗素子６と、該磁気抵抗素子６の出
力を処理する回路部３とが同一チップ上に形成されて成
るように構成する。
と出力処理回路部と磁界発生部とを同一チップ上に形成
して小型化すると共に製造容易な磁気センサを実現する
ことを目的とする。 【構成】 硬質磁性膜層よりなるバイアス磁界発生部２
と強磁性薄膜磁気抵抗素子６と、該磁気抵抗素子６の出
力を処理する回路部３とが同一チップ上に形成されて成
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は強磁性薄膜の磁気抵抗効
果を利用して磁界の変化を検出する磁気センサに関す
る。詳しくは磁気抵抗素子部と出力処理回路部と磁界発
生部とを同一チップ上に形成して小型化した磁気センサ
に関する。
果を利用して磁界の変化を検出する磁気センサに関す
る。詳しくは磁気抵抗素子部と出力処理回路部と磁界発
生部とを同一チップ上に形成して小型化した磁気センサ
に関する。
【０００２】磁気抵抗素子は、ホール素子や半導体型磁
気抵抗素子に比べ、微小磁界に対する感度が高く、分解
能に優れているため、位置センサ、角度センサ、電流セ
ンサ、ロータリーエンコーダー等に利用されているが、
強磁性薄膜の磁気抵抗変化率が数％であり出力が小さい
ので、出力を増幅する必要がある。また動作上、周囲の
温度変化の影響を受けやすいので、高精度の測定を行う
には、温度補償回路も必要となる。さらに磁界変化に対
してリニアな出力を得、しかもその出力を安定なものに
するには磁気抵抗素子にバイアス磁界の印加が有効であ
り、これらの周辺回路、バイアス磁界発生機構等が一体
化され、軽量で小さく簡易な構成で精度良く安定に動作
する磁気センサの実現が望まれている。
気抵抗素子に比べ、微小磁界に対する感度が高く、分解
能に優れているため、位置センサ、角度センサ、電流セ
ンサ、ロータリーエンコーダー等に利用されているが、
強磁性薄膜の磁気抵抗変化率が数％であり出力が小さい
ので、出力を増幅する必要がある。また動作上、周囲の
温度変化の影響を受けやすいので、高精度の測定を行う
には、温度補償回路も必要となる。さらに磁界変化に対
してリニアな出力を得、しかもその出力を安定なものに
するには磁気抵抗素子にバイアス磁界の印加が有効であ
り、これらの周辺回路、バイアス磁界発生機構等が一体
化され、軽量で小さく簡易な構成で精度良く安定に動作
する磁気センサの実現が望まれている。
【０００３】
【従来の技術】従来は、磁気抵抗素子部、出力処理回路
部、バイアス発生用磁石等を各々別個に作成し、それら
を組み合わせて磁界変化に対してリニアな出力が得られ
るようにした磁気センサを実現していた。また、他の従
来例を図６に示す。これは磁気抵抗素子パターンと出力
処理回路を同一Ｓｉ基板上に集積化し、その裏面に設け
た凹部にバイアス磁界発生用の永久磁石を取り付けたも
のである。
部、バイアス発生用磁石等を各々別個に作成し、それら
を組み合わせて磁界変化に対してリニアな出力が得られ
るようにした磁気センサを実現していた。また、他の従
来例を図６に示す。これは磁気抵抗素子パターンと出力
処理回路を同一Ｓｉ基板上に集積化し、その裏面に設け
た凹部にバイアス磁界発生用の永久磁石を取り付けたも
のである。
【０００４】
【発明が解決しようとする課題】上記従来の磁気抵抗素
子部、出力処理回路部、バイアス発生用磁石等を各々別
個に作成し、これらを組み合わせた磁気センサでは小型
化に限界がある。また図６に示した磁気センサは小型化
は可能となるものの、Ｓｉ基板裏面に設けた凹部に小さ
な磁石をその磁極の向きを揃えて取り付けなければなら
ず、そのために多くの時間を要するという問題がある。
子部、出力処理回路部、バイアス発生用磁石等を各々別
個に作成し、これらを組み合わせた磁気センサでは小型
化に限界がある。また図６に示した磁気センサは小型化
は可能となるものの、Ｓｉ基板裏面に設けた凹部に小さ
な磁石をその磁極の向きを揃えて取り付けなければなら
ず、そのために多くの時間を要するという問題がある。
【０００５】本発明は、磁気抵抗素子部と出力処理回路
部と磁界発生部とを同一チップ上に形成して小型化する
と共に製造容易な磁気センサを実現しようとする。
部と磁界発生部とを同一チップ上に形成して小型化する
と共に製造容易な磁気センサを実現しようとする。
【０００６】
【課題を解決するための手段】本発明の磁気センサに於
いては、硬質磁性膜層よりなるバイアス磁界発生部２
と、強磁性薄膜磁気抵抗素子６と、該磁気抵抗素子６の
出力を処理する回路部３とが同一チップ１上に形成され
ていることを特徴とする。
いては、硬質磁性膜層よりなるバイアス磁界発生部２
と、強磁性薄膜磁気抵抗素子６と、該磁気抵抗素子６の
出力を処理する回路部３とが同一チップ１上に形成され
ていることを特徴とする。
【０００７】また、それに加えて、Ｓｉ基板１の同一面
上に、磁気抵抗素子の出力処理回路３と、磁気抵抗素子
にバイアス磁界を印加するための薄膜磁石２が並列して
形成され、その上に出力処理回路３の磁気抵抗素子と接
続する部分４以外のＳｉ基板全面に絶縁皮膜５が形成さ
れ、さらに薄膜磁石２の上に前記絶縁皮膜５を介して磁
気抵抗素子６が形成され、該磁気抵抗素子６は前記接続
部４を介して出力処理回路３と接続され、さらに外部接
続用のパッド部７以外を絶縁皮膜による保護膜層８で覆
われていることを特徴とする。
上に、磁気抵抗素子の出力処理回路３と、磁気抵抗素子
にバイアス磁界を印加するための薄膜磁石２が並列して
形成され、その上に出力処理回路３の磁気抵抗素子と接
続する部分４以外のＳｉ基板全面に絶縁皮膜５が形成さ
れ、さらに薄膜磁石２の上に前記絶縁皮膜５を介して磁
気抵抗素子６が形成され、該磁気抵抗素子６は前記接続
部４を介して出力処理回路３と接続され、さらに外部接
続用のパッド部７以外を絶縁皮膜による保護膜層８で覆
われていることを特徴とする。
【０００８】また、それに加えて、Ｓｉ基板（１）上に
出力処理回路３が形成され、その上に出力処理回路３の
磁気抵抗素子と接続する部分（４）以外のＳｉ基板全面
に絶縁皮膜５が形成されて平坦化され、その上に薄膜磁
石２が形成され、さらにその上に前記接続部４を介して
出力処理回路３に接続した磁気抵抗素子６が形成され、
さらにその上を絶縁皮膜による保護膜層８で覆われてい
ることを特徴とする。この構成を採ることにより、磁気
抵抗素子部と出力処理回路部と磁界発生部とを同一チッ
プ上に形成して小型化すると共に製造容易な磁気センサ
が得られる。
出力処理回路３が形成され、その上に出力処理回路３の
磁気抵抗素子と接続する部分（４）以外のＳｉ基板全面
に絶縁皮膜５が形成されて平坦化され、その上に薄膜磁
石２が形成され、さらにその上に前記接続部４を介して
出力処理回路３に接続した磁気抵抗素子６が形成され、
さらにその上を絶縁皮膜による保護膜層８で覆われてい
ることを特徴とする。この構成を採ることにより、磁気
抵抗素子部と出力処理回路部と磁界発生部とを同一チッ
プ上に形成して小型化すると共に製造容易な磁気センサ
が得られる。
【０００９】
【作用】本発明では、出力処理回路を集積化した磁気抵
抗素子において、図１に示すようにバイアス磁界発生用
の磁石２を磁気抵抗素子６を形成している同一基板１上
に薄膜プロセスを用いて形成するので、バイアス磁石を
含めて、極めて小型化した磁気センサが実現できる。し
かも薄膜プロセスを用いることで磁石の作成もウエハプ
ロセスと同様に処理することができ、バイアス磁石内蔵
の集積化磁気抵抗素子が容易に作成できる。
抗素子において、図１に示すようにバイアス磁界発生用
の磁石２を磁気抵抗素子６を形成している同一基板１上
に薄膜プロセスを用いて形成するので、バイアス磁石を
含めて、極めて小型化した磁気センサが実現できる。し
かも薄膜プロセスを用いることで磁石の作成もウエハプ
ロセスと同様に処理することができ、バイアス磁石内蔵
の集積化磁気抵抗素子が容易に作成できる。
【００１０】
【実施例】図２は本発明の第１の実施例を示す図で、
（ａ）は平面図、（ｂ）は（ａ）図のｂ−ｂ線における
断面図、（ｃ）は（ａ）図のＣ部拡大図である。同図に
おいて、１はＳｉ基板、２は該Ｓｉ基板上に形成された
磁気抵抗素子用のバイアス磁石で、例えばＣｏ−Ｐｔ薄
膜よりなる。３は磁気抵抗素子の出力を処理するための
回路部で、バイポーラプロセスまたはＭＯＳプロセスを
用いて同一Ｓｉ基板１上にバイアス磁石２と並んで形成
されている。
（ａ）は平面図、（ｂ）は（ａ）図のｂ−ｂ線における
断面図、（ｃ）は（ａ）図のＣ部拡大図である。同図に
おいて、１はＳｉ基板、２は該Ｓｉ基板上に形成された
磁気抵抗素子用のバイアス磁石で、例えばＣｏ−Ｐｔ薄
膜よりなる。３は磁気抵抗素子の出力を処理するための
回路部で、バイポーラプロセスまたはＭＯＳプロセスを
用いて同一Ｓｉ基板１上にバイアス磁石２と並んで形成
されている。
【００１１】このバイアス磁石２と出力処理回路３が形
成されたＳｉ基板１上には、出力処理回路３と後述の磁
気抵抗素子とを接続するパッド部４及び外部接続用パッ
ド７を残して全面にＳｉＯ2 ，ＳｉＮ等の絶縁皮膜５が
形成され、この絶縁皮膜５を介してバイアス磁石２の上
に磁気抵抗素子６が形成され、前記パッド部４を介して
出力処理回路３に接続されている。
成されたＳｉ基板１上には、出力処理回路３と後述の磁
気抵抗素子とを接続するパッド部４及び外部接続用パッ
ド７を残して全面にＳｉＯ2 ，ＳｉＮ等の絶縁皮膜５が
形成され、この絶縁皮膜５を介してバイアス磁石２の上
に磁気抵抗素子６が形成され、前記パッド部４を介して
出力処理回路３に接続されている。
【００１２】磁気抵抗素子６は４つのブロックからなる
バーバーポール型磁気抵抗素子パターンをブリッジ接続
したものであり、バーバーポール型磁気抵抗素子パター
ンは（ｃ）図に示すように強磁性薄膜（例えばＮｉＦ
ｅ）のつづら折れ状パターンの上にＡｕの薄膜が縞状に
設けられたものである。また、これらの磁気抵抗素子６
及び出力処理回路３は（ｂ）図の如く出力処理回路３の
外部接続パッド７を除いて絶縁皮膜からなる保護膜層８
で覆われている。
バーバーポール型磁気抵抗素子パターンをブリッジ接続
したものであり、バーバーポール型磁気抵抗素子パター
ンは（ｃ）図に示すように強磁性薄膜（例えばＮｉＦ
ｅ）のつづら折れ状パターンの上にＡｕの薄膜が縞状に
設けられたものである。また、これらの磁気抵抗素子６
及び出力処理回路３は（ｂ）図の如く出力処理回路３の
外部接続パッド７を除いて絶縁皮膜からなる保護膜層８
で覆われている。
【００１３】このように構成された本実施例は、（ａ）
図において、磁気抵抗素子６には薄膜磁石２により矢印
Ｈｂ方向に磁界が印加されており、Ｈｅｘ方向の外部磁
界に対して図３に示すような出力特性を持っている。実
際にこのセンサを使用する際は、このチップを適当なリ
ードフレーム等に搭載し、樹脂モールド等で封止して使
用する。本実施例によれば同一基板上に磁気抵抗素子及
びバイアス磁界印加用の磁石と出力処理回路を薄膜プロ
セスにより形成しているので極めて小型化される。
図において、磁気抵抗素子６には薄膜磁石２により矢印
Ｈｂ方向に磁界が印加されており、Ｈｅｘ方向の外部磁
界に対して図３に示すような出力特性を持っている。実
際にこのセンサを使用する際は、このチップを適当なリ
ードフレーム等に搭載し、樹脂モールド等で封止して使
用する。本実施例によれば同一基板上に磁気抵抗素子及
びバイアス磁界印加用の磁石と出力処理回路を薄膜プロ
セスにより形成しているので極めて小型化される。
【００１４】図４は本発明の第２の実施例を示す断面図
である。図において、１はＳｉ基板、３は磁気抵抗素子
からの出力を処理する回路部であり、該出力処理回路３
は第１の実施例と同様にバイポーラプロセス、またはＭ
ＯＳプロセスにて作成された集積回路である。５はＳｉ
Ｏ2 又はＳｉＮ等よりなる絶縁皮膜で平均膜厚は２〜３
μｍあり、集積回路部の凹凸を平坦化している。この絶
縁皮膜５の上にはＣｏ−Ｐｔよりなる薄膜磁石２がスパ
ッタ、蒸着等のプロセスを用いて形成されている。さら
にその上には絶縁皮膜９を介して第１の実施例と同様に
ブリッジ接続したバーバーポール型磁気抵抗素子６が形
成され、パッド４を介して出力処理回路３に接続され、
さらにその上に保護膜層８が形成されている。このよう
に構成された本実施例は、前実施例と同様な作用・効果
を有する上、さらに小型化が可能となる。
である。図において、１はＳｉ基板、３は磁気抵抗素子
からの出力を処理する回路部であり、該出力処理回路３
は第１の実施例と同様にバイポーラプロセス、またはＭ
ＯＳプロセスにて作成された集積回路である。５はＳｉ
Ｏ2 又はＳｉＮ等よりなる絶縁皮膜で平均膜厚は２〜３
μｍあり、集積回路部の凹凸を平坦化している。この絶
縁皮膜５の上にはＣｏ−Ｐｔよりなる薄膜磁石２がスパ
ッタ、蒸着等のプロセスを用いて形成されている。さら
にその上には絶縁皮膜９を介して第１の実施例と同様に
ブリッジ接続したバーバーポール型磁気抵抗素子６が形
成され、パッド４を介して出力処理回路３に接続され、
さらにその上に保護膜層８が形成されている。このよう
に構成された本実施例は、前実施例と同様な作用・効果
を有する上、さらに小型化が可能となる。
【００１５】図５は本発明の第３の実施例の要部を示す
図で、（ａ）は平面図、（ｂ）は（ａ）図のＢ部拡大図
である。本実施例は第１又は第２の実施例の磁気抵抗素
子６を図の如くに構成したものである。バイアス磁界は
矢印Ｈｂ方向、に印加し、矢印Ｈｅｘ方向の外部磁界を
検出することができる。本実施例の作用・効果は第１、
第２の実施例と同様である上、磁気抵抗素子パターンは
その折り返し部のみをＡｕを覆うもので良く、バーバー
ポール型のような斜めのストライプ状パターンが不要に
なるので、パターニングが容易になり、且つ磁気抵抗素
子の抵抗も大きくなるので低消費電力化が可能となる。
図で、（ａ）は平面図、（ｂ）は（ａ）図のＢ部拡大図
である。本実施例は第１又は第２の実施例の磁気抵抗素
子６を図の如くに構成したものである。バイアス磁界は
矢印Ｈｂ方向、に印加し、矢印Ｈｅｘ方向の外部磁界を
検出することができる。本実施例の作用・効果は第１、
第２の実施例と同様である上、磁気抵抗素子パターンは
その折り返し部のみをＡｕを覆うもので良く、バーバー
ポール型のような斜めのストライプ状パターンが不要に
なるので、パターニングが容易になり、且つ磁気抵抗素
子の抵抗も大きくなるので低消費電力化が可能となる。
【００１６】
【発明の効果】本発明によれば、出力処理回路を集積化
した磁気抵抗素子において、バイアス磁界発生用の磁石
を磁気抵抗素子を形成している同一基板上に薄膜プロセ
スを用いて形成しているので、バイアス磁石を含めて極
めて小型化することができる。しかも薄膜プロセスを用
いることで、磁石の作成もウエハプロセスと同様に処理
することができ、バイアス磁石内蔵の集積化磁気センサ
を容易に作成することができる。
した磁気抵抗素子において、バイアス磁界発生用の磁石
を磁気抵抗素子を形成している同一基板上に薄膜プロセ
スを用いて形成しているので、バイアス磁石を含めて極
めて小型化することができる。しかも薄膜プロセスを用
いることで、磁石の作成もウエハプロセスと同様に処理
することができ、バイアス磁石内蔵の集積化磁気センサ
を容易に作成することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例を示す図で、（ａ）は平
面図、（ｂ）は（ａ）図のｂ−ｂ線における断面図、
（ｃ）は（ａ）図のＣ部拡大図である。
面図、（ｂ）は（ａ）図のｂ−ｂ線における断面図、
（ｃ）は（ａ）図のＣ部拡大図である。
【図３】本発明の第１の実施例の出力特性を示す図であ
る。
る。
【図４】本発明の第２の実施例を示す断面図である。
【図５】本発明の第３の実施例の要部を示す図で、
（ａ）は平面図、（ｂ）は（ａ）図のＢ部拡大図であ
る。
（ａ）は平面図、（ｂ）は（ａ）図のＢ部拡大図であ
る。
【図６】従来の磁気センサの１例を示す断面図である。
１…Ｓｉ基板（チップ） ２…薄膜磁石（磁界発生部） ３…出力処理回路 ４，７…パッド ５，９…絶縁皮膜 ６…磁気抵抗素子 ８…保護膜層
Claims (3)
- 【請求項１】 硬質磁性膜層よりなるバイアス磁界発生
部（２）と、強磁性薄膜磁気抵抗素子（６）と、該磁気
抵抗素子（６）の出力を処理する回路部（３）とが同一
チップ（１）上に形成されていることを特徴とする磁気
センサ。 - 【請求項２】 Ｓｉ基板（１）の同一面上に、磁気抵抗
素子の出力処理回路（３）と、磁気抵抗素子にバイアス
磁界を印加するための薄膜磁石（２）が並列して形成さ
れ、その上に出力処理回路（３）の磁気抵抗素子と接続
する部分（４）以外のＳｉ基板全面に絶縁皮膜（５）が
形成され、さらに薄膜磁石（２）の上に前記絶縁皮膜
（５）を介して磁気抵抗素子（６）が形成され、該磁気
抵抗素子（６）は前記接続部（４）を介して出力処理回
路（３）と接続され、さらに外部接続用のパッド部
（７）以外を絶縁皮膜による保護膜層（８）で覆われて
いることを特徴とする請求項１の磁気センサ。 - 【請求項３】 Ｓｉ基板（１）上に出力処理回路（３）
が形成され、その上に出力処理回路（３）の磁気抵抗素
子と接続する部分（４）以外のＳｉ基板全面に絶縁皮膜
（５）が形成されて平坦化され、その上に薄膜磁石
（２）が形成され、さらにその上に前記接続部（４）を
介して出力処理回路（３）に接続した磁気抵抗素子
（６）が形成され、さらにその上を絶縁皮膜による保護
膜層（８）で覆われていることを特徴とする請求項１の
磁気センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010008A JPH05264701A (ja) | 1992-01-23 | 1992-01-23 | 磁気センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010008A JPH05264701A (ja) | 1992-01-23 | 1992-01-23 | 磁気センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264701A true JPH05264701A (ja) | 1993-10-12 |
Family
ID=11738376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010008A Withdrawn JPH05264701A (ja) | 1992-01-23 | 1992-01-23 | 磁気センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264701A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943327A (ja) * | 1995-08-03 | 1997-02-14 | Nec Corp | 磁気抵抗効果電流センサ |
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| JP2015179043A (ja) * | 2014-03-19 | 2015-10-08 | 株式会社デンソー | 電流センサ |
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| US11567108B2 (en) | 2021-03-31 | 2023-01-31 | Allegro Microsystems, Llc | Multi-gain channels for multi-range sensor |
-
1992
- 1992-01-23 JP JP4010008A patent/JPH05264701A/ja not_active Withdrawn
Cited By (17)
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| US8952471B2 (en) | 2006-01-20 | 2015-02-10 | Allegro Microsystems, Llc | Arrangements for an integrated sensor |
| US9082957B2 (en) | 2006-01-20 | 2015-07-14 | Allegro Microsystems, Llc | Arrangements for an integrated sensor |
| JP2007218700A (ja) * | 2006-02-15 | 2007-08-30 | Tdk Corp | 磁気センサおよび電流センサ |
| JP2010243232A (ja) * | 2009-04-02 | 2010-10-28 | Panasonic Corp | 電流センサ |
| CN102298126A (zh) * | 2011-01-17 | 2011-12-28 | 江苏多维科技有限公司 | 独立封装的桥式磁场传感器 |
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| JP2018063204A (ja) * | 2016-10-14 | 2018-04-19 | 株式会社デンソー | 磁気検出素子 |
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