JPH10186006A - プリント回路板の試験方法 - Google Patents
プリント回路板の試験方法Info
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- JPH10186006A JPH10186006A JP9302589A JP30258997A JPH10186006A JP H10186006 A JPH10186006 A JP H10186006A JP 9302589 A JP9302589 A JP 9302589A JP 30258997 A JP30258997 A JP 30258997A JP H10186006 A JPH10186006 A JP H10186006A
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Abstract
SIとの間の配線網の接続を試験できるプリント回路板
の試験方法を提供することを目的とする。 【解決手段】 複数の終端抵抗を設けた試験用抵抗モジ
ュールを上記メモリモジュール用コネクタに実装して上
記コネクタの各端子を終端し、メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流/電圧
特性を測定して試験を行う。このように、電流/電圧特
性からメモリモジュール用コネクタの各端子に接続され
た配線網の接続不良や短絡を検知でき、配線網の接続状
態の試験が可能となる。
Description
験方法に関し、メモリモジュール用コネクタやLSI
(半導体集積回路)を搭載したプリント回路板の試験方
法に関する。
ント回路板の製造の良否を試験する方法としては、大別
して2つの方法がある。第1の方法は、プリント回路板
の入力端子からテスト信号を入力して、プリント回路板
の出力端子における出力信号を測定し、この測定した出
力信号を期待値と比較して良否を判定するファンクショ
ンテストである。
所要所に測定点を設け、この測定点に信号の入出力が可
能なプローブを接触させ、接触点間の電流電圧特性等の
試験を行い、期待値と比較して良否を判定するインサー
キットテストである。ここで、プリント回路板と試験装
置とを電気的に接続するプローブやケーブル及びこれら
を保持する機構部をフィクスチャと呼ぶが、試験しよう
とするプリント回路板の品種毎にフィクスチャを準備す
るとコスト及び手間が大きくなる。このため、数本のプ
ローブをプログラムに従って高速に移動させて測定点に
接触させ、試験を行うフライングプローブ型のインサー
キットテスタが従来から開発利用されている。
ント回路板を有している。これらのプリント回路の中に
はRAMモジュール用のコネクタが実装されたものがあ
る。ここで、RAMモジュールとは、メモリ(RAM)
チップを数個〜数十個単位で小基板に実装したものであ
る。コンピュータのメモリ容量をオプション化するため
に、メインボードであるプリント回路板にRAMモジュ
ール用コネクタ(メモリモジュール用コネクタ)を複数
実装しておき、ユーザの要求によりRAMモジュール単
位でメモリの増設又は縮小を可能としている。
を実装したプリント回路板を組み立て後試験する場合
は、RAMモジュールを全て搭載した後、ファンクショ
ンテストを行ってプリント回路板全体の試験を行ってい
る。
板との接続性を試験しようとする場合、従来のファンク
ションテストやインサーキットテストは、テスト信号を
LSIに供給しLSIを動作させて信号を外部端子に伝
搬させるため、LSIの高集積化やASIC化によりテ
スト信号の生成が困難になっている。そこで、プリント
回路板を実際の機器に組み込んで代表的な動作をさせ良
否を判定する実機ファンクションテストが利用されるよ
うになってきているが、実機ファンクションテストは良
否判定は容易なものの、試験時間が長くなり不良個所の
特定が困難である。
続性の電気的試験を行わず、外観検査によって検査する
場合が多い。しかし、LSIのパッケージがQFP(ク
アッドフラットパッケージ)の場合は端子のピッチが微
細化しているため、ハンダ浮き等の観測は容易ではな
い。また、LSIのパッケージがBGA(ボールグリッ
ドアレイ)の場合、ハンダ接合部はLSIの下面に隠れ
観測は不可能であるという問題があった。
LSIの高集積化や、プリント回路板へのマイクロプロ
セッサの搭載に伴い、プリント回路板全体のファンクシ
ョンテストが困難となってきたため、LSI内部は単体
試験により保障されているという前提でプリント回路板
のLSI間、又はLSIとコネクタ間の接続の正常性だ
けを試験する方法が用いられるようになってきた。
リースキャンと呼ばれるIEEE規格の標準テスト手法
である。バウンダリースキャンとは、標準試験回路を予
めLSIの最外周に埋め込んでおき、試験時にはこの回
路をテスタからの制御信号で動作させ、LSI間の接続
またはLSIとテスタ間の接続の試験を簡単化する方法
である。
埋め込まれたボードであっても、ボードの内部に存在す
るRAMモジュール用コネクタは通常回路的にオープン
となっているためこのコネクタに接続されている配線網
の接続試験は難しいという問題があった。本発明は、上
記の点に鑑みなされたもので、メモリモジュール用コネ
クタとLSIとの間の配線網の接続を試験できるプリン
ト回路板の試験方法を提供することを目的とする。
板との接続性の試験を短時間で行うことができ、テスト
信号の生成が容易となるプリント回路板の試験方法を提
供することを目的とする。
は、メモリチップを実装したメモリモジュールが実装さ
れるメモリモジュール用コネクタが設けられたプリント
回路板の試験方法において、複数の終端抵抗を設けた試
験用抵抗モジュールを上記メモリモジュール用コネクタ
に実装して上記コネクタの各端子を終端し、上記メモリ
モジュール用コネクタの各端子に測定器のプローブを接
続して電流/電圧特性を測定して試験を行う。
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項2に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項3に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各2端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
の各2端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各2端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各2端子間を接続する。
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項5に記載の発明は、
請求項3記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各2端子間を接続する自己折り返し形である。
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項6に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項7に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項8
に記載の発明は、請求項7記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項9に記
載の発明は、請求項7記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項10に記載の発明は、請求項7乃至9のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
構成図を示す。同図中、プリント回路板10上にはLS
I12,14及びRAMモジュール用コネクタ(メモリ
モジュール用コネクタ)16が搭載されている。このR
AMモジュール用コネクタ16とLSI12,14夫々
の間は配線網18,20によって接続されている。RA
Mモジュール用コネクタ16には試験用抵抗モジュール
22を挿入して搭載する。この試験用抵抗モジュール2
2は抵抗素子Rの一端をRAMモジュール用コネクタ1
6の端子に接続し、抵抗素子Rの他端を接地する。測定
器24は例えばコンピュータ制御によってプローバ26
をプリント回路板10の任意のXY座標位置に移動させ
る機能を有している。
RAMモジュール用コネクタ16の端子p1 に接触させ
て電気的に接続する。測定器24内の電流源28はプロ
ーブ26から試験用抵抗モジュール22の抵抗Rを通し
てグランドに電流を流す。そして、測定器24内の電圧
計で上記電流を可変して流したときの電圧を測定し、電
流/電圧特性を観測する。
1 とLSI12の端子q1 とを接続するプリント回路板
10の配線網121 が正常な場合、電流/電圧特性は図
3の実線Iaに示すようにスレッショールド電圧Vthを
越えると電流値が略一定となる。これはLSI12に寄
生ダイオードD1 があるからであり、抵抗値Rと寄生ダ
イオードD1 のダイオード特性を合成した特性が測定器
24で観測される。
接続が不良でオープン状態となっていれば、LSI12
のダイオード特性が観測できないため、図3の破線Ib
に示す特性が観測される。またRAMモジュール用コネ
クタ16と試験用抵抗モジュール22との接続不良があ
れば抵抗Rが測定器24に接続されないため、破線Ic
に示すようなダイオード特性だけが観測される。更に、
配線網181 と、これに隣接する配線網182 が短絡し
ている場合には抵抗Rが並列接続状態となって抵抗値が
1/2となるため破線Idに示すような特性が観測され
る。
特性を観測することによりRAMモジュール用コネクタ
16に接続された配線網の試験が可能となる。図4は本
発明の第2実施例の概略構成図を示す。同図中、プリン
ト回路板10上にはLSI32,34及びRAMモジュ
ール用コネクタ16が搭載されている。このRAMモジ
ュール用コネクタ16とLSI32,34夫々の間は配
線網18,20によって接続されている。LSI32,
34夫々にはLSI回路の最外周に標準試験回路である
複数の縦続接続されたバウンダリースキャンセル(バウ
ンダリースキャン回路)33,35が埋め込まれてい
る。テスタ36は例えばコンピュータ制御によってプロ
ーバ26をプリント回路板10の任意のXY座標位置に
移動させる機能を有している。
RAMモジュール用コネクタ16の端子p1 に接触させ
て接続する。そして、測定器36から配線網181 を通
してLSI32のバウンダリースキャンセル331 〜3
3n に制御信号を供給し、バウンダリースキャンセル3
31 〜33n 夫々に図6に示すようなパターンのテスト
信号を出力させ、2パターン毎にプローブ26をRAM
モジュール用コネクタ16の端子p1 〜pn に接触させ
てこのパターンを観測する。
はバウンダリースキャンセル331のみハイレベル出力
で残りのバウンダリースキャンセル332 〜33n はロ
ーレベル出力、パターン番号2ではバウンダリースキャ
ンセル331 のみローレベル出力で残りのバウンダリー
スキャンセル332 〜33n はハイレベル出力であり、
この2パターンを1セットとして1つの端子(配線網)
についての試験を行う。同様にしてバウンダリースキャ
ンセル332 〜33n 夫々について残りのバウンダリー
スキャンセルと2パターンの異なるレベルの出力を行わ
せている。パターン番号1,2においてプローブ26で
端子p1 から読み取った信号レベルがバウンダリースキ
ャンセル331 の出力レベルと同一ならば配線網181
の相互接続は正常と判定され、異なるならば異常と判定
される。他の配線網182 〜18 n 夫々についても同様
である。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。図7は本発明の
第3実施例の概略構成図を示す。同図中、プリント回路
板10上にはLSI32,34及びRAMモジュール用
コネクタ16が搭載されている。このRAMモジュール
用コネクタ16とLSI32,34夫々の間は配線網1
8,20によって接続されている。LSI32,34夫
々にはLSI回路の最外周に標準試験回路である複数の
縦続接続されたバウンダリースキャンセル(バウンダリ
ースキャン回路)33,35が埋め込まれている。
返しカード40を挿入しておく。折り返しカード40は
コネクタ16内の例えばLSI32に接続された配線網
18の端子と、LSI34に接続された配線網20の端
子とを接続するものである。図8の回路図により、配線
網18,20の試験について説明する。折り返しカード
40によってRAMモジュール用コネクタ16の端子u
1 とw1 とを相互に接続する。これにより配線網181
と201 とが接続され、統合された配線網によりLSI
32のバウンダリースキャンセル331 を始点として端
子u1 ,v1,w1 ,x1 を経由してLSI34のバウ
ンダリースキャンセル351 に至る回路が形成される。
他の配線網182 〜18n 夫々も配線網202 〜20n
夫々と統合され、バウンダリースキャンセル332 〜3
3n 夫々と352 〜35n 夫々によって終端される配線
網が形成される。これによって一般的なバウンダリース
キャンによる相互接続試験手法により統合された配線網
夫々の正常性を試験できる。
331 〜33n から図9に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル351 〜35n で受信する。このテスト信号はバ
ウンダリースキャンセル33 1 から33n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル351 〜35n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
ように同一面内で隣接する端子v1とv2 ,…vn-1 と
vn を短絡パターン42により接続するものであっても
良い。この場合には配線網181 と182 ,…18n-1
と18n が夫々統合され、LSI32の奇数番目のバウ
ンダリースキャンセル181 …18n-1 をテスト信号の
出力側、LSI32の偶数番目のバウンダリースキャン
セル182 ,…18nをテスト信号の入力側として試験
を行う。
の各2端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
を示す。同図中、プリント回路板10上にはLSI3
2,34及び自己折り返し形のRAMモジュール用コネ
クタ46が搭載されている。このRAMモジュール用コ
ネクタ16とLSI32,34夫々の間は配線網18,
20によって接続されている。LSI32,34夫々に
はLSI回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル33,35が埋め
込まれている。
クタ46は図12に示すようにRAMモジュールのプリ
ント板48を挿入した状態では通常のコネクタと同様に
接点部材50,52夫々をプリント板48の端子(エッ
ジコネクタ)54,56夫々に圧接して相互接続する。
しかし、図13に示すようにプリント板48を引き抜い
た状態では、互いに対向する接点部材50,52が弾性
により接触して導通する構造である。
き抜いた状態の自己折り返し形のRAMモジュール用コ
ネクタ46の平面図、図14(B),(C)にRAMモ
ジュールのプリント板48を挿入した状態の正面図、側
面図夫々を示す。図14(D)はRAMモジュールの斜
視図を示している。図15の回路図により、配線網1
8,20の試験について説明する。自己折り返し形のR
AMモジュール用コネクタ16,46はプリント板が引
き抜かれた状態で端子u1 とw1 とを相互に接続する。
これにより配線網181 と201 とが接続され、統合さ
れた配線網によりLSI32のバウンダリースキャンセ
ル33 1 を始点として端子u1 ,v1 ,w1 ,x1 を経
由してLSI34のバウンダリースキャンセル351 に
至る回路が形成される。他の配線網182 〜18n 夫々
も配線網202 〜20n 夫々を統合され、バウンダリー
スキャンセル332 〜33n 夫々と352 〜35n 夫々
によって終端される配線網が形成される。これによって
一般的なバウンダリースキャンによる相互接続試験手法
により統合された配線網夫々の正常性を試験できる。
331 〜33n から図9に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル351 〜35n で受信する。このテスト信号はバ
ウンダリースキャンセル33 1 から33n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル351 〜35n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
用コネクタ46に折り返しカード等の試験用疑似回路を
挿入する必要がないので試験工数の大幅な削減が可能と
なる。これはRAMモジュール用コネクタが、パーソナ
ルコンピュータ等では数個しか設けられていないが、ス
ーパーコンピュータ等になると、数十から百個を越えて
設けられることもあるからである。
を示す。同図中、プリント回路板10上にはLSI3
2,34及び自己折り返し形のRAMモジュール用コネ
クタ16が搭載されている。このRAMモジュール用コ
ネクタ16とLSI32,34夫々の間は配線網18,
20によって接続されている。LSI32,34夫々に
はLSI回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル33,35が埋め
込まれている。
用バウンダリースキャンカード60を挿入しておく。試
験用バウンダリースキャンカード60には複数の縦続接
続されたバウンダリースキャンセル64を組み込んだ試
験用LSI62が搭載されており、配線網18,20夫
々にバウンダリースキャンセル64が接続される。
ついて説明する。試験用バウンダリースキャンカード6
0をRAMモジュール用コネクタ16に挿入することに
よって、配線網181 〜18n 夫々の両端はLSI32
のバウンダリースキャンセル331 〜33n 及び試験用
バウンダリースキャンカード60のバウンダリースキャ
ンセル641 〜64n で終端される。これによって一般
的なバウンダリースキャンによる相互接続試験手法によ
り統合された配線網夫々の正常性を試験できる。
331 〜33n から図9に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル641 〜64n で受信する。このテスト信号はバ
ウンダリースキャンセル33 1 から33n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル641 〜64n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。上記の試験用バウンダ
リースキャンカード60のスキャン信号の接続方式につ
いて説明する。図18はRAMモジュールカードの第1
実施例の平面図を示す。同図中、基板70のコネクタに
挿入される一辺には端子(エッジコネクタ)72の他に
端子(エッジコネクタ)74が設けられている。基板7
0にはRAMチップ76が取り付けられ、RAMチップ
76の複数の端子は夫々端子72に接続されている。端
子74は空き端子とされている。
ドの第1実施例の平面図を示す。同図中、基板78のコ
ネクタに挿入される一辺には端子(エッジコネクタ)8
0の他に、端子(エッジコネクタ)82が設けられてい
る。この端子80,82の配列は図18における端子7
2,74の配列と同一とされている。基板78には試験
用LSI62が取り付けられ、この試験用LSI62内
の縦続接続されたバウンダリースキャンセル641 〜6
4n 夫々が端子80と接続されている。また、テスト時
にスキャン制御のためのテスト信号TCK,TMS,T
DI,TDOが伝送される端子82は試験用LSI62
内のTAP(テストアクセスポート)65に接続されて
いる。
は試験用バウンダリースキャンカードを搭載するプリン
ト回路板の回路構成図を示す。同図中、基板84上には
複数のRAMモジュール用コネクタ861 〜86m が取
り付けられると共に、RAMのアクセス等を制御する制
御回路88が取り付けられており、制御回路88とRA
Mモジュール用コネクタ861 〜86m 夫々との間はバ
ス90により相互接続されており、このバス90がRA
Mモジュール用コネクタ861 〜86m に挿入されるR
AMモジュールカードの端子72及びバウンダリースキ
ャンカードの端子80に接続される。またバス90とは
独立にテスト信号TCK,TSM,TDI,TDO用の
信号線92が設けられ、RAMモジュール用コネクタ8
61 〜86m 及び制御回路88に接続されている。また
この信号線92は基板84の端部に延在されて試験時に
テスタ(図示せず)が接続される外部コネクタ94に接
続されている。
施例の平面図を示す。同図中、基板100のコネクタに
挿入される一辺には端子(エッジコネクタ)102が設
けられている。基板70にはRAMチップ104が取り
付けられ、RAMチップ104の複数の端子は夫々端子
102に接続されている。図22は試験用バウンダリー
スキャンカードの第2実施例の平面図を示す。同図中、
基板106のコネクタに挿入される一辺には端子(エッ
ジコネクタ)108が設けられ、これと対向する一辺に
はテスト信号用コネクタ110が設けられている。この
端子108の配列は図21における端子102の配列と
同一とされている。基板78には試験用LSI112が
取り付けられ、この試験用LSI112内の縦続接続さ
れたバウンダリースキャンセル1141 〜114n 夫々
が端子108と接続されている。また、テスト時にスキ
ャン制御のためのテスト信号TCK,TMS,TDI,
TDOが伝送されるコネクタ110は試験用LSI11
2内のTAP(テストアクセスポート)115に接続さ
れている。
ンカードを搭載したプリント回路板の側面図を示す。同
図中、基板114上には複数のRAMモジュール用コネ
クタ1161 〜116m が取り付けられると共に、RA
Mのアクセス等を制御する制御回路118等が取り付け
られており、制御回路118とRAMモジュール用コネ
クタ1161 〜116m 夫々との間はバスにより相互接
続されている。テスト時にはRAMモジュール用コネク
タ1161 〜116m 夫々に図22に示す構造の試験用
バウンダリースキャンカード1201 〜120m が挿入
接続される。そして、この試験用バウンダリースキャン
カード1201 〜120m 夫々のテスト信号のコネクタ
110がテスト用ケーブル122によって縦続接続され
ると共にテスタ(図示せず)に接続される。また、基板
114に設けられた外部コネクタ124にテスタが接続
され、外部コネクタ124を介して制御回路118と接
続される。
RAMモジュール用コネクタ夫々にテスト時のみ使用す
る端子を設ける必要がなく、またプリント回路板の基板
上にもテスト信号用の信号線を設ける必要がない。図2
4は本発明の第6実施例の概略構成図を示す。同図中、
プリント回路板10上にはLSI32及びRAMモジュ
ール用コネクタ16が搭載されている。このRAMモジ
ュール用コネクタ16とLSI32夫々の間は配線網1
8,20によって接続されている。LSI32にはLS
I回路の最外周に標準試験回路である複数の縦続接続さ
れたバウンダリースキャンセル33が埋め込まれてい
る。
タ接続カード130を挿入しておく。テスタ接続カード
130はコネクタ16内のLSI32等に接続された配
線網18の端子をケーブル132を介してテスタ(図示
せず)に接続するものである。図25の回路図により、
配線網18の試験について説明する。テスタ接続カード
40によって配線網181 〜18n はRAMモジュール
用コネクタ16及びテスタ接続カード130及びケーブ
ル132を介してテスタ140に接続され、テスタ14
0によって配線網181 〜18n 夫々の正常性を試験で
きる。この場合のバウンダリースキャンセル331 〜3
3n から出力させるテスト信号は図6に示すものと同様
である。
れた複数のRAMモジュール用コネクタ16にテスタ接
続カード130を挿入してケーブル132によりテスタ
140に接続し、各ケーブル132はコネクタ16の端
子数だけの信号線数が必要であるため、ケーブル132
の量が膨大となり作業性も悪化する。このような場合、
テスタ接続カード130の代りに図26に平面図を示す
ようなテスト用マルチプレクサカードを使用する。図2
6において、基板141のコネクタに挿入される一辺に
は端子(エッジコネクタ)142が設けられ、これと対
向する一辺にはケーブル132が接続されるコネクタ1
44が設けられている。各端子142はマルチプレクサ
146の入力端子に接続されている。マルチプレクサ1
42はコネクタ144を通してテスタ140からセレク
ト用のアドレス信号を供給され、このアドレス信号で指
示された単一の入力端子に供給される信号をその出力端
子から出力し、この出力信号はコネクタ144からケー
ブル132を通してテスタ140に供給される。このよ
うにマルチプレクサ146を用いることによってケーブ
ル132の信号線数を大幅に削減できる。
す。この実施例はフライングプローブ型のインサーキッ
トテスタを用いてLSIとプリント回路板との電気的接
続試験を行うものである。同図中、LSI200はリー
ド端子2021 〜202N 及びテスト端子TDI,TD
O,TCK,TMSそれぞれはプリント回路板の配線網
上に形成された接続端子であるランド2041 〜204
N 及び2051 〜2054 それぞれにハンダ付けされて
いる。このLSIはバウンダリ−スキャン対応のLSI
であり、リード端子2021 〜202N はこれらに対応
して設けられたバウンダリ−スキャンセル2061 〜2
06N を通して内部論理回路208に接続されている。
6N はLSI200内部で縦続接続されてシフトレジス
タを構成しており、このシフトレジスタの両端のバウン
ダリ−スキャンセルはテスト端子TDI(テストデータ
イン),TDO(テストデータアウト)に接続されると
共にバイパスレジスタ210の両端に接続されている。
また、テスト端子TDI,TDOそれぞれは命令レジス
タ212の入力端子、出力端子に接続されており、テス
ト端子TCK(テストクロック),TMS(テストモー
ドセレクト)それぞれはTAP(テストアクセスポー
ト)コントローラ214に接続されている。試験時には
テスト端子TDIから命令レジスタ212に供給された
命令をTAPコントローラ214でデコードし、バウン
ダリ−スキャンセル2061 〜206N のスキャン制御
を行う。
220A ,220I ,220O ,220K ,220S そ
れぞれは、モータ駆動でXYZ軸方向に移動するステー
ジ222A ,222I ,222O ,222K ,222S
に固定されており、プリント回路板の任意の位置に移動
し、プローブ先端をプリント回路板のランド2041〜
204N 及び2051 〜2054 又は配線網の途中に設
けたランド等の測定点に接触可能である。これらのプロ
ーブは接触した測定点に対する信号の入力及び出力を行
う。
を行う。駆動制御部226はシステム制御部224の制
御に従って各プローブの駆動部228A ,228I ,2
28 O ,228K ,228S を制御して、ステージ22
2A ,222I ,222O ,222K ,222S それぞ
れを任意の方向に移動させる。BS制御部230はシス
テム制御部224の制御に従って端子TCKに供給する
テスト用のクロックを発生すると共に、端子TMSに供
給するテスト用のモード選択信号を発生し、これらの信
号を測定/入力制御部232に供給する。
を記憶しており、システム制御部224の制御に従って
端子TDIに供給するテスト信号を読み出して測定/入
力制御部232に供給する。測定/入力制御部232は
システム制御部224の制御に従って、各プローブ22
0A ,220I ,220O ,220K ,220S に接続
された測定/入力部236A ,236I ,236O ,2
36K ,236S それぞれの入出力切り替えを行う。
ら測定/入力制御部232、入力用の測定/入力部を経
て入力用のプローブにテスト信号が供給され、出力用の
プローブから出力用の測定/入力部、測定/入力制御部
232を経て測定データ記憶部238にテスト結果の信
号が供給され記憶される。測定データ記憶部238に記
憶されたテスト結果の信号は、入力データ記憶部234
に記憶されたテスト信号と比較部240で比較され、そ
の比較結果が出力部242からディスプレイ又はプリン
トアウト用に出力される。
験を行う場合、プローブ220I をLSIのテスト端子
TDIにハンダ付け接続されたランド2051 に接触さ
せ、プローブ220O をLSI200のテスト端子TD
Oにハンダ付け接続されたランド2052 に接触させ、
プローブ220K をLSIのテスト端子TCKにハンダ
付け接続されたランド2053 に接触させ、プローブ2
20S をLSIのテスト端子TMSにハンダ付け接続さ
れたランド2054 に接触させ、テスト端子TDIから
テスト信号を供給する。また、プローブ220A をLS
I200のリード端子2021 〜202N それぞれがハ
ンダ付け接続されたプリント回路板のランド2041 〜
204N に順に接触させ、プローブ220A からテスト
結果信号を読み取る。
る。図28(A),(B)に示すように、プローブ22
0I ,220S を移動させてランド2051 ,2054
に接触させ、同様にプローブ220O ,220K もラン
ド2052 ,2053 に接触させる。その後、図28
(A)に示すようにテスト端子TDIからテスト信号を
入力しバウンダリ−スキャンセル2061 〜206N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図28(B)に示すように
テスト端子TMSからアップデートを指示して全バウン
ダリ−スキャンセル2061 〜206N の出力を指示す
る。また、図28(B),(E)に示すようにプローブ
220A ,220O も移動させてランド2041 ,20
52 に接触させる。そして上記アップデート後、プロー
ブ220A でランド2041 の出力するテスト結果信号
を読み取る。
220A を移動させてランド204 2 に接触させる。こ
れと共に図28(A)に示すようにテスト端子TDIか
らテスト信号を入力しバウンダリ−スキャンセル206
1 〜206N をシフトさせ、図28(B)に示すアップ
デート後、プローブ220A でランド2042 の出力す
るテスト結果信号を読み取る。このテスト信号入力及び
バウンダリ−スキャンセル2061 〜206N のシフト
時に図28(E)に示すようにプローブ220 O でラン
ド2054 からシフトアウトされるテスト信号を読み取
る。このプローブ220A の移動と読み取りは、プロー
ブ220A がランド204N に至るまで繰り返される。
このテスト結果信号が入力したテスト信号と一致すれば
LSIの端子とプリント回路板のランドとの接続は良で
あることが確認される。
−スキャンセル2061 〜206N及びTAPコントロ
ーラ214等で構成されるバウンダリースキャン回路を
利用することにより、LSI200の内部論理回路20
8を動作させることなく、プローブを移動させて端子に
接触させることによりLSIのリード端子とプリント回
路板の配線のランドとの接続性の試験を短時間で行うこ
とができ、内部論理回路208を動作させないためにテ
スト信号の生成が容易となる。また、この実施例では出
力用のプローブを順次移動してプリント回路板の配線に
接触させて測定を行うことで、集積回路の複数の端子と
プリント回路板の複数の配線との接続性の試験を行うこ
とができる。
のテスト信号を用いることができる。図6に示すパター
ンは、パターン番号1のテスト信号P1 〜Pn をバウン
ダリ−スキャンセル2061 〜206N にシフトしたと
き、バウンダリースキャンセル2061 のみハイレベル
出力で残りのバウンダリースキャンセル2062 〜20
6N はローレベル出力である。パターン番号2のテスト
信号P1 〜Pn を同様にシフトしたとき、バウンダリー
スキャンセル2061 のみローレベル出力で残りのバウ
ンダリースキャンセル2062 〜206N はハイレベル
出力であり、この2パターンを1セットとして1つの端
子(配線網)についての試験を行う。同様にしてバウン
ダリースキャンセル2062 〜206N 夫々について残
りのバウンダリースキャンセルと2パターンの異なるレ
ベルの出力を行わせている。
てプローブ220A で読み取ったテスト結果信号レベル
がバウンダリースキャンセル2061 の設定レベルと同
一のハイレベルならばLSI200のリード端子202
1 とランド2041 との相互接続は正常と判定され、異
なるならば異常と判定される。異常と判定された場合
に、パターン番号2のテスト信号設定時においてプロー
ブ220A で読み取ったテスト結果信号レベルがバウン
ダリースキャンセル2061 の設定レベルと同一のロー
レベルならばリード端子2021 とランド2041 との
接続不良、逆にテスト結果信号レベルがハイレベルなら
ばリード端子2021 ,ランド2041 が他のリード端
子とショートしていると判定する。他のランド2042
〜204Nについても同様である。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。図6に示すパタ
ーンのテスト信号を用いる場合、図29(A),(B)
に示すように、プローブ220I ,220S を移動させ
てランド2051 ,2054 に接触させ、同様にプロー
ブ220O ,220K もランド2052 ,2053 に接
触させる。その後、図29(A)に示すようにテスト端
子TDIからパターン番号1のテスト信号P1 〜Pn を
入力しバウンダリ−スキャンセル2061 〜206N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図29(B)に示すように
テスト端子TMSからアップデートを指示して全バウン
ダリ−スキャンセル2061 〜206N の出力を指示す
る。また、図29(B),(D)に示すようにプローブ
220A ,220O も移動させてランド2041 ,20
52 に接触させる。そして上記アップデート後、プロー
ブ220A でランド2041 の出力するテスト結果信号
を読み取る。
子TDIからパターン番号2のテスト信号P1 〜Pn を
入力しバウンダリ−スキャンセル2061 〜206N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図29(B)に示すように
テスト端子TMSからアップデートを指示して全バウン
ダリ−スキャンセル2061 〜206N の出力を指示
し、プローブ220A ,220O も移動させずにプロー
ブ220A でランド2041 の出力するテスト結果信号
を読み取る。
ンド2042 に接触させ、テスト端子TDIからテスト
信号を入力しバウンダリ−スキャンセル2061 〜20
6Nをシフトさせ、ランド2042 の試験に移る。な
お、測定用のプローブは、上記実施例ではプローブ22
0A だけであるが、複数の測定用のプローブを設けても
良い。
接続試験の他の実施例について図30を用いて説明す
る。この実施例では測定/入力部236A を入力に切り
替えてプローブ220A を入力用に用いる。まず、図3
0(A),(E)に示すようにプローブ220A ,22
0S を移動させてランド2041 ,2054 それぞれに
接触させ、図30(A)に示すようにランド2041 か
らテスト信号(例えばハイレベル)を入力し、図30
(E)に示すアップデートを行って、テスト信号を図3
0(B)に示すようにバウンダリ−スキャンセル206
1 に取り込み、バウンダリ−スキャンセル2061 〜2
06N をシフトさせる。また、これと共に、図30
(F)に示すようにプローブ220O も移動させてラン
ド2052 に接触させておく。
041 からテスト信号(例えばローレベル)を入力し、
図30(E)に示すアップデートを行って、これを図3
0(B)に示すようにバウンダリ−スキャンセル206
1 に取り込み、バウンダリ−スキャンセル2061 〜2
06N をシフトさせる。このシフト時にテスト端子TD
Oから図30(F)に示すように前回入力した信号がシ
フトアウトされ、これをプローブ220O でテスト結果
信号として読み取る。
(C)に示すようにプローブ220A を移動させてラン
ド2042 に接触させ、ランド2042 からテスト信号
(例えばハイレベル)を入力し、図30(E)に示すア
ップデートを行って、これを図30(D)に示すように
バウンダリ−スキャンセル2062 に取り込み、バウン
ダリ−スキャンセル2061 〜206N をシフトさせ
る。
042 からテスト信号(例えばローレベル)を入力し、
図30(E)に示すアップデートを行って、これを図3
0(D)に示すようにバウンダリ−スキャンセル206
2 に取り込み、バウンダリ−スキャンセル2061 〜2
06N をシフトさせる。このシフト時にテスト端子TD
Oから図30(F)に示すように前回入力した信号がシ
フトアウトされ、これをプローブ220O でテスト結果
信号として読み取る。このプローブ220A の移動とテ
スト結果信号の読み取りは、プローブ220A がランド
204N に至るまで繰り返される。このテスト結果信号
が入力したテスト信号と一致すればLSIの端子とプリ
ント回路板のランドとの接続は良であることが確認され
る。
動してプリント回路板の配線に接触させてテスト信号の
供給を行うことで、集積回路の複数の端子とプリント回
路板の複数の配線との接続性の試験を行うことができ
る。
を実装したメモリモジュールが実装されるメモリモジュ
ール用コネクタが設けられたプリント回路板の試験方法
において、複数の終端抵抗を設けた試験用抵抗モジュー
ルを上記メモリモジュール用コネクタに実装して上記コ
ネクタの各端子を終端し、上記メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流/電圧
特性を測定して試験を行う。
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項2に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項3に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各2端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
の各2端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各2端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各2端子間を接続する。
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項5に記載の発明は、
請求項3記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各2端子間を接続する自己折り返し形である。
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項6に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項7に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項8
に記載の発明は、請求項7記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項9に記
載の発明は、請求項7記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項10に記載の発明は、請求項7乃至9のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
である。
である。
0S プローブ 33,35,2061 〜206N バウンダリースキャ
ンセル 36 テスタ 60 試験用バウンダリースキャンカード 62 試験用LSI 65 TAP 70,78 基板 76 RAMチップ 200 LSI 2021 〜202N リード端子 2041 〜204N ,2051 〜2054 ランド 208 内部論理回路 210 バイパスレジスタ 212 命令レジスタ212 214 TAPコントローラ 222A ,222I ,222O ,222K ,222S
ステージ 224 システム制御部 226 駆動制御部 228A ,228I ,228O ,228K ,228S
駆動部 230 BS制御部 232 測定/入力制御部 234 入力データ記憶部 236A ,236I ,236O ,236K ,236S
測定/入力部 238 測定データ記憶部 240 比較部240 242 出力部 TDI,TDO,TCK,TMS テスト端子
Claims (10)
- 【請求項1】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 複数の終端抵抗を設けた試験用抵抗モジュールを上記メ
モリモジュール用コネクタに実装して上記コネクタの各
端子を終端し、 上記メモリモジュール用コネクタの各端子に測定器のプ
ローブを接続して電流/電圧特性を測定して試験を行う
ことを特徴とするプリント回路板の試験方法。 - 【請求項2】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 上記メモリモジュール用コネクタの各端子に測定器のプ
ローブを接続し、 上記バウンダリースキャン回路からテスト信号を出力さ
せて上記測定器で受信して試験を行うことを特徴とする
プリント回路板の試験方法。 - 【請求項3】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 上記メモリモジュール用コネクタの各2端子間を接続
し、 上記配線網の両端に接続されるバウンダリースキャン回
路を用いて試験を行うことを特徴とするプリント回路板
の試験方法。 - 【請求項4】 請求項3記載のプリント回路板の試験方
法において、 前記メモリモジュール用コネクタの各2端子間を接続す
る折り返しカードを前記メモリモジュール用コネクタに
挿入して上記コネクタの各2端子間を接続することを特
徴とするプリント回路板の試験方法。 - 【請求項5】 請求項3記載のプリント回路板の試験方
法において、 前記メモリモジュール用コネクタはメモリモジュールの
非実装時に各2端子間を接続する自己折り返し形である
ことを特徴とするプリント回路板の試験方法。 - 【請求項6】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 バウンダリースキャン回路を設けたバウンダリースキャ
ンカードを上記メモリモジュール用コネクタに実装し、 上記配線網の両端に接続されるバウンダリースキャン回
路を用いて試験を行うことを特徴とするプリント回路板
の試験方法。 - 【請求項7】 バウンダリースキャン回路を有する集積
回路を搭載したプリント回路板の試験方法において、 前記集積回路の複数のバウンダリ−スキャンセルそれぞ
れに通じる端子と接続された前記プリント回路板の複数
の配線まで入力用及び出力用のプローブを移動して接触
させ、 前記入力用のプローブから集積回路に供給したテスト信
号と、前記出力用のプローブで測定されるテスト結果信
号とを比較して試験を行うことを特徴とするプリント回
路板の試験方法。 - 【請求項8】 請求項7記載のプリント回路板の試験方
法において、 前記プリント回路板の複数の配線に前記出力用のプロー
ブを移動して接触させ測定を行うタイミングを、前記バ
ウンダリースキャンセルからの信号出力タイミングと同
期させることを特徴とするプリント回路板の試験方法。 - 【請求項9】 請求項7記載のプリント回路板の試験方
法において、 前記プリント回路板の複数の配線に前記入力用のプロー
ブを移動して接触させテスト信号を供給するタイミング
を、前記バウンダリースキャンセルへの信号取り込みタ
イミングと同期させることを特徴とするプリント回路板
の試験方法。 - 【請求項10】 請求項7乃至9のいずれか記載のプリ
ント回路板の試験方法において、 前記テスト信号は、前記出力用のプローブを接続された
配線に対応するバウンダリースキャンセルのみハイレベ
ル及びローレベルのいずれか一方のレベルで、その他の
複数のバウンダリースキャンセルでは他方のレベルであ
るよう設定され、次に前記出力用のプローブを接続され
た配線に対応するバウンダリースキャンセルのみ他方の
レベルで、その他の複数のバウンダリースキャンセルで
は一方のレベルであるよう設定されることを特徴とする
プリント回路板の試験方法。
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JP29299996 | 1996-11-05 | ||
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JP3978269B2 JP3978269B2 (ja) | 2007-09-19 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2003057301A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置、回路基板の検査方法、コンピュータプログラム及びコンピュータ可読記録媒体 |
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-
1997
- 1997-11-05 JP JP30258997A patent/JP3978269B2/ja not_active Expired - Fee Related
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