JPH10186006A - プリント回路板の試験方法 - Google Patents
プリント回路板の試験方法Info
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- JPH10186006A JPH10186006A JP9302589A JP30258997A JPH10186006A JP H10186006 A JPH10186006 A JP H10186006A JP 9302589 A JP9302589 A JP 9302589A JP 30258997 A JP30258997 A JP 30258997A JP H10186006 A JPH10186006 A JP H10186006A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【課題】 本発明は、メモリモジュール用コネクタとＬ
ＳＩとの間の配線網の接続を試験できるプリント回路板
の試験方法を提供することを目的とする。 【解決手段】 複数の終端抵抗を設けた試験用抵抗モジ
ュールを上記メモリモジュール用コネクタに実装して上
記コネクタの各端子を終端し、メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流／電圧
特性を測定して試験を行う。このように、電流／電圧特
性からメモリモジュール用コネクタの各端子に接続され
た配線網の接続不良や短絡を検知でき、配線網の接続状
態の試験が可能となる。
ＳＩとの間の配線網の接続を試験できるプリント回路板
の試験方法を提供することを目的とする。 【解決手段】 複数の終端抵抗を設けた試験用抵抗モジ
ュールを上記メモリモジュール用コネクタに実装して上
記コネクタの各端子を終端し、メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流／電圧
特性を測定して試験を行う。このように、電流／電圧特
性からメモリモジュール用コネクタの各端子に接続され
た配線網の接続不良や短絡を検知でき、配線網の接続状
態の試験が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はプリント回路板の試
験方法に関し、メモリモジュール用コネクタやＬＳＩ
（半導体集積回路）を搭載したプリント回路板の試験方
法に関する。
験方法に関し、メモリモジュール用コネクタやＬＳＩ
（半導体集積回路）を搭載したプリント回路板の試験方
法に関する。
【０００２】
【従来の技術】ＬＳＩを含む電子部品が実装されたプリ
ント回路板の製造の良否を試験する方法としては、大別
して２つの方法がある。第１の方法は、プリント回路板
の入力端子からテスト信号を入力して、プリント回路板
の出力端子における出力信号を測定し、この測定した出
力信号を期待値と比較して良否を判定するファンクショ
ンテストである。
ント回路板の製造の良否を試験する方法としては、大別
して２つの方法がある。第１の方法は、プリント回路板
の入力端子からテスト信号を入力して、プリント回路板
の出力端子における出力信号を測定し、この測定した出
力信号を期待値と比較して良否を判定するファンクショ
ンテストである。
【０００３】第２の方法は、プリント回路板の配線の要
所要所に測定点を設け、この測定点に信号の入出力が可
能なプローブを接触させ、接触点間の電流電圧特性等の
試験を行い、期待値と比較して良否を判定するインサー
キットテストである。ここで、プリント回路板と試験装
置とを電気的に接続するプローブやケーブル及びこれら
を保持する機構部をフィクスチャと呼ぶが、試験しよう
とするプリント回路板の品種毎にフィクスチャを準備す
るとコスト及び手間が大きくなる。このため、数本のプ
ローブをプログラムに従って高速に移動させて測定点に
接触させ、試験を行うフライングプローブ型のインサー
キットテスタが従来から開発利用されている。
所要所に測定点を設け、この測定点に信号の入出力が可
能なプローブを接触させ、接触点間の電流電圧特性等の
試験を行い、期待値と比較して良否を判定するインサー
キットテストである。ここで、プリント回路板と試験装
置とを電気的に接続するプローブやケーブル及びこれら
を保持する機構部をフィクスチャと呼ぶが、試験しよう
とするプリント回路板の品種毎にフィクスチャを準備す
るとコスト及び手間が大きくなる。このため、数本のプ
ローブをプログラムに従って高速に移動させて測定点に
接触させ、試験を行うフライングプローブ型のインサー
キットテスタが従来から開発利用されている。
【０００４】ところで、大型コンピュータは多くのプリ
ント回路板を有している。これらのプリント回路の中に
はＲＡＭモジュール用のコネクタが実装されたものがあ
る。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）
チップを数個〜数十個単位で小基板に実装したものであ
る。コンピュータのメモリ容量をオプション化するため
に、メインボードであるプリント回路板にＲＡＭモジュ
ール用コネクタ（メモリモジュール用コネクタ）を複数
実装しておき、ユーザの要求によりＲＡＭモジュール単
位でメモリの増設又は縮小を可能としている。
ント回路板を有している。これらのプリント回路の中に
はＲＡＭモジュール用のコネクタが実装されたものがあ
る。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）
チップを数個〜数十個単位で小基板に実装したものであ
る。コンピュータのメモリ容量をオプション化するため
に、メインボードであるプリント回路板にＲＡＭモジュ
ール用コネクタ（メモリモジュール用コネクタ）を複数
実装しておき、ユーザの要求によりＲＡＭモジュール単
位でメモリの増設又は縮小を可能としている。
【０００５】従来、上記のＲＡＭモジュール用コネクタ
を実装したプリント回路板を組み立て後試験する場合
は、ＲＡＭモジュールを全て搭載した後、ファンクショ
ンテストを行ってプリント回路板全体の試験を行ってい
る。
を実装したプリント回路板を組み立て後試験する場合
は、ＲＡＭモジュールを全て搭載した後、ファンクショ
ンテストを行ってプリント回路板全体の試験を行ってい
る。
【０００６】
【発明が解決しようとする課題】ＬＳＩとプリント回路
板との接続性を試験しようとする場合、従来のファンク
ションテストやインサーキットテストは、テスト信号を
ＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝
搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテ
スト信号の生成が困難になっている。そこで、プリント
回路板を実際の機器に組み込んで代表的な動作をさせ良
否を判定する実機ファンクションテストが利用されるよ
うになってきているが、実機ファンクションテストは良
否判定は容易なものの、試験時間が長くなり不良個所の
特定が困難である。
板との接続性を試験しようとする場合、従来のファンク
ションテストやインサーキットテストは、テスト信号を
ＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝
搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテ
スト信号の生成が困難になっている。そこで、プリント
回路板を実際の機器に組み込んで代表的な動作をさせ良
否を判定する実機ファンクションテストが利用されるよ
うになってきているが、実機ファンクションテストは良
否判定は容易なものの、試験時間が長くなり不良個所の
特定が困難である。
【０００７】このため、ＬＳＩとプリント回路板との接
続性の電気的試験を行わず、外観検査によって検査する
場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（ク
アッドフラットパッケージ）の場合は端子のピッチが微
細化しているため、ハンダ浮き等の観測は容易ではな
い。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッ
ドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ
観測は不可能であるという問題があった。
続性の電気的試験を行わず、外観検査によって検査する
場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（ク
アッドフラットパッケージ）の場合は端子のピッチが微
細化しているため、ハンダ浮き等の観測は容易ではな
い。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッ
ドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ
観測は不可能であるという問題があった。
【０００８】このように、プリント回路板に搭載される
ＬＳＩの高集積化や、プリント回路板へのマイクロプロ
セッサの搭載に伴い、プリント回路板全体のファンクシ
ョンテストが困難となってきたため、ＬＳＩ内部は単体
試験により保障されているという前提でプリント回路板
のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だ
けを試験する方法が用いられるようになってきた。
ＬＳＩの高集積化や、プリント回路板へのマイクロプロ
セッサの搭載に伴い、プリント回路板全体のファンクシ
ョンテストが困難となってきたため、ＬＳＩ内部は単体
試験により保障されているという前提でプリント回路板
のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だ
けを試験する方法が用いられるようになってきた。
【０００９】その方法の最も一般的なものは、バウンダ
リースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法
である。バウンダリースキャンとは、標準試験回路を予
めＬＳＩの最外周に埋め込んでおき、試験時にはこの回
路をテスタからの制御信号で動作させ、ＬＳＩ間の接続
またはＬＳＩとテスタ間の接続の試験を簡単化する方法
である。
リースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法
である。バウンダリースキャンとは、標準試験回路を予
めＬＳＩの最外周に埋め込んでおき、試験時にはこの回
路をテスタからの制御信号で動作させ、ＬＳＩ間の接続
またはＬＳＩとテスタ間の接続の試験を簡単化する方法
である。
【００１０】しかしながらバウンダリースキャン回路が
埋め込まれたボードであっても、ボードの内部に存在す
るＲＡＭモジュール用コネクタは通常回路的にオープン
となっているためこのコネクタに接続されている配線網
の接続試験は難しいという問題があった。本発明は、上
記の点に鑑みなされたもので、メモリモジュール用コネ
クタとＬＳＩとの間の配線網の接続を試験できるプリン
ト回路板の試験方法を提供することを目的とする。
埋め込まれたボードであっても、ボードの内部に存在す
るＲＡＭモジュール用コネクタは通常回路的にオープン
となっているためこのコネクタに接続されている配線網
の接続試験は難しいという問題があった。本発明は、上
記の点に鑑みなされたもので、メモリモジュール用コネ
クタとＬＳＩとの間の配線網の接続を試験できるプリン
ト回路板の試験方法を提供することを目的とする。
【００１１】更に、本発明は、集積回路とプリント回路
板との接続性の試験を短時間で行うことができ、テスト
信号の生成が容易となるプリント回路板の試験方法を提
供することを目的とする。
板との接続性の試験を短時間で行うことができ、テスト
信号の生成が容易となるプリント回路板の試験方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、メモリチップを実装したメモリモジュールが実装さ
れるメモリモジュール用コネクタが設けられたプリント
回路板の試験方法において、複数の終端抵抗を設けた試
験用抵抗モジュールを上記メモリモジュール用コネクタ
に実装して上記コネクタの各端子を終端し、上記メモリ
モジュール用コネクタの各端子に測定器のプローブを接
続して電流／電圧特性を測定して試験を行う。
は、メモリチップを実装したメモリモジュールが実装さ
れるメモリモジュール用コネクタが設けられたプリント
回路板の試験方法において、複数の終端抵抗を設けた試
験用抵抗モジュールを上記メモリモジュール用コネクタ
に実装して上記コネクタの各端子を終端し、上記メモリ
モジュール用コネクタの各端子に測定器のプローブを接
続して電流／電圧特性を測定して試験を行う。
【００１３】このように、電流／電圧特性からメモリモ
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項２に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項２に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
【００１４】このように、メモリモジュール用コネクタ
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項３に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各２端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項３に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各２端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
【００１５】このように、メモリモジュール用コネクタ
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
【００１６】請求項４に記載の発明は、請求項３記載の
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各２端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各２端子間を接続する。
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各２端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各２端子間を接続する。
【００１７】これにより、カードの非挿入状態で各端子
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項５に記載の発明は、
請求項３記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各２端子間を接続する自己折り返し形である。
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項５に記載の発明は、
請求項３記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各２端子間を接続する自己折り返し形である。
【００１８】このため、メモリモジュールの非実装状態
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項６に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項６に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
【００１９】このため、メモリモジュール用コネクタの
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項７に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項７に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
【００２０】このように、集積回路内のバウンダリース
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項８
に記載の発明は、請求項７記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項８
に記載の発明は、請求項７記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
【００２１】これにより、出力用のプローブを順次移動
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項９に記
載の発明は、請求項７記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項９に記
載の発明は、請求項７記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
【００２２】これにより、入力用のプローブを順次移動
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項１０に記載の発明は、請求項７乃至９のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項１０に記載の発明は、請求項７乃至９のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
【００２３】このように、出力用のプローブを接続され
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
【００２４】
【発明の実施の形態】図１は本発明の第１実施例の概略
構成図を示す。同図中、プリント回路板１０上にはＬＳ
Ｉ１２，１４及びＲＡＭモジュール用コネクタ（メモリ
モジュール用コネクタ）１６が搭載されている。このＲ
ＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々
の間は配線網１８，２０によって接続されている。ＲＡ
Ｍモジュール用コネクタ１６には試験用抵抗モジュール
２２を挿入して搭載する。この試験用抵抗モジュール２
２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１
６の端子に接続し、抵抗素子Ｒの他端を接地する。測定
器２４は例えばコンピュータ制御によってプローバ２６
をプリント回路板１０の任意のＸＹ座標位置に移動させ
る機能を有している。
構成図を示す。同図中、プリント回路板１０上にはＬＳ
Ｉ１２，１４及びＲＡＭモジュール用コネクタ（メモリ
モジュール用コネクタ）１６が搭載されている。このＲ
ＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々
の間は配線網１８，２０によって接続されている。ＲＡ
Ｍモジュール用コネクタ１６には試験用抵抗モジュール
２２を挿入して搭載する。この試験用抵抗モジュール２
２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１
６の端子に接続し、抵抗素子Ｒの他端を接地する。測定
器２４は例えばコンピュータ制御によってプローバ２６
をプリント回路板１０の任意のＸＹ座標位置に移動させ
る機能を有している。
【００２５】図２の回路図に示すようにプローブ２６を
ＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させ
て電気的に接続する。測定器２４内の電流源２８はプロ
ーブ２６から試験用抵抗モジュール２２の抵抗Ｒを通し
てグランドに電流を流す。そして、測定器２４内の電圧
計で上記電流を可変して流したときの電圧を測定し、電
流／電圧特性を観測する。
ＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させ
て電気的に接続する。測定器２４内の電流源２８はプロ
ーブ２６から試験用抵抗モジュール２２の抵抗Ｒを通し
てグランドに電流を流す。そして、測定器２４内の電圧
計で上記電流を可変して流したときの電圧を測定し、電
流／電圧特性を観測する。
【００２６】ＲＡＭモジュール用コネクタ１６の端子ｐ
1 とＬＳＩ１２の端子ｑ1 とを接続するプリント回路板
１０の配線網１２1 が正常な場合、電流／電圧特性は図
３の実線Ｉａに示すようにスレッショールド電圧Ｖthを
越えると電流値が略一定となる。これはＬＳＩ１２に寄
生ダイオードＤ1 があるからであり、抵抗値Ｒと寄生ダ
イオードＤ1 のダイオード特性を合成した特性が測定器
２４で観測される。
1 とＬＳＩ１２の端子ｑ1 とを接続するプリント回路板
１０の配線網１２1 が正常な場合、電流／電圧特性は図
３の実線Ｉａに示すようにスレッショールド電圧Ｖthを
越えると電流値が略一定となる。これはＬＳＩ１２に寄
生ダイオードＤ1 があるからであり、抵抗値Ｒと寄生ダ
イオードＤ1 のダイオード特性を合成した特性が測定器
２４で観測される。
【００２７】ここで、端子ｐ1 又は端子ｑ1 と配線網の
接続が不良でオープン状態となっていれば、ＬＳＩ１２
のダイオード特性が観測できないため、図３の破線Ｉｂ
に示す特性が観測される。またＲＡＭモジュール用コネ
クタ１６と試験用抵抗モジュール２２との接続不良があ
れば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃ
に示すようなダイオード特性だけが観測される。更に、
配線網１８1 と、これに隣接する配線網１８2 が短絡し
ている場合には抵抗Ｒが並列接続状態となって抵抗値が
１／２となるため破線Ｉｄに示すような特性が観測され
る。
接続が不良でオープン状態となっていれば、ＬＳＩ１２
のダイオード特性が観測できないため、図３の破線Ｉｂ
に示す特性が観測される。またＲＡＭモジュール用コネ
クタ１６と試験用抵抗モジュール２２との接続不良があ
れば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃ
に示すようなダイオード特性だけが観測される。更に、
配線網１８1 と、これに隣接する配線網１８2 が短絡し
ている場合には抵抗Ｒが並列接続状態となって抵抗値が
１／２となるため破線Ｉｄに示すような特性が観測され
る。
【００２８】このようにして、測定器２４で電流／電圧
特性を観測することによりＲＡＭモジュール用コネクタ
１６に接続された配線網の試験が可能となる。図４は本
発明の第２実施例の概略構成図を示す。同図中、プリン
ト回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュ
ール用コネクタ１６が搭載されている。このＲＡＭモジ
ュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配
線網１８，２０によって接続されている。ＬＳＩ３２，
３４夫々にはＬＳＩ回路の最外周に標準試験回路である
複数の縦続接続されたバウンダリースキャンセル（バウ
ンダリースキャン回路）３３，３５が埋め込まれてい
る。テスタ３６は例えばコンピュータ制御によってプロ
ーバ２６をプリント回路板１０の任意のＸＹ座標位置に
移動させる機能を有している。
特性を観測することによりＲＡＭモジュール用コネクタ
１６に接続された配線網の試験が可能となる。図４は本
発明の第２実施例の概略構成図を示す。同図中、プリン
ト回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュ
ール用コネクタ１６が搭載されている。このＲＡＭモジ
ュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配
線網１８，２０によって接続されている。ＬＳＩ３２，
３４夫々にはＬＳＩ回路の最外周に標準試験回路である
複数の縦続接続されたバウンダリースキャンセル（バウ
ンダリースキャン回路）３３，３５が埋め込まれてい
る。テスタ３６は例えばコンピュータ制御によってプロ
ーバ２６をプリント回路板１０の任意のＸＹ座標位置に
移動させる機能を有している。
【００２９】図５の回路図に示すようにプローブ２６を
ＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させ
て接続する。そして、測定器３６から配線網１８1 を通
してＬＳＩ３２のバウンダリースキャンセル３３1 〜３
３n に制御信号を供給し、バウンダリースキャンセル３
３1 〜３３n 夫々に図６に示すようなパターンのテスト
信号を出力させ、２パターン毎にプローブ２６をＲＡＭ
モジュール用コネクタ１６の端子ｐ1 〜ｐn に接触させ
てこのパターンを観測する。
ＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させ
て接続する。そして、測定器３６から配線網１８1 を通
してＬＳＩ３２のバウンダリースキャンセル３３1 〜３
３n に制御信号を供給し、バウンダリースキャンセル３
３1 〜３３n 夫々に図６に示すようなパターンのテスト
信号を出力させ、２パターン毎にプローブ２６をＲＡＭ
モジュール用コネクタ１６の端子ｐ1 〜ｐn に接触させ
てこのパターンを観測する。
【００３０】図６に示すパターンは、パターン番号１で
はバウンダリースキャンセル３３1のみハイレベル出力
で残りのバウンダリースキャンセル３３2 〜３３n はロ
ーレベル出力、パターン番号２ではバウンダリースキャ
ンセル３３1 のみローレベル出力で残りのバウンダリー
スキャンセル３３2 〜３３n はハイレベル出力であり、
この２パターンを１セットとして１つの端子（配線網）
についての試験を行う。同様にしてバウンダリースキャ
ンセル３３2 〜３３n 夫々について残りのバウンダリー
スキャンセルと２パターンの異なるレベルの出力を行わ
せている。パターン番号１，２においてプローブ２６で
端子ｐ1 から読み取った信号レベルがバウンダリースキ
ャンセル３３1 の出力レベルと同一ならば配線網１８1
の相互接続は正常と判定され、異なるならば異常と判定
される。他の配線網１８2 〜１８ n 夫々についても同様
である。
はバウンダリースキャンセル３３1のみハイレベル出力
で残りのバウンダリースキャンセル３３2 〜３３n はロ
ーレベル出力、パターン番号２ではバウンダリースキャ
ンセル３３1 のみローレベル出力で残りのバウンダリー
スキャンセル３３2 〜３３n はハイレベル出力であり、
この２パターンを１セットとして１つの端子（配線網）
についての試験を行う。同様にしてバウンダリースキャ
ンセル３３2 〜３３n 夫々について残りのバウンダリー
スキャンセルと２パターンの異なるレベルの出力を行わ
せている。パターン番号１，２においてプローブ２６で
端子ｐ1 から読み取った信号レベルがバウンダリースキ
ャンセル３３1 の出力レベルと同一ならば配線網１８1
の相互接続は正常と判定され、異なるならば異常と判定
される。他の配線網１８2 〜１８ n 夫々についても同様
である。
【００３１】このように、メモリモジュール用コネクタ
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。図７は本発明の
第３実施例の概略構成図を示す。同図中、プリント回路
板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用
コネクタ１６が搭載されている。このＲＡＭモジュール
用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１
８，２０によって接続されている。ＬＳＩ３２，３４夫
々にはＬＳＩ回路の最外周に標準試験回路である複数の
縦続接続されたバウンダリースキャンセル（バウンダリ
ースキャン回路）３３，３５が埋め込まれている。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。図７は本発明の
第３実施例の概略構成図を示す。同図中、プリント回路
板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用
コネクタ１６が搭載されている。このＲＡＭモジュール
用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１
８，２０によって接続されている。ＬＳＩ３２，３４夫
々にはＬＳＩ回路の最外周に標準試験回路である複数の
縦続接続されたバウンダリースキャンセル（バウンダリ
ースキャン回路）３３，３５が埋め込まれている。
【００３２】ＲＡＭモジュール用コネクタ１６には折り
返しカード４０を挿入しておく。折り返しカード４０は
コネクタ１６内の例えばＬＳＩ３２に接続された配線網
１８の端子と、ＬＳＩ３４に接続された配線網２０の端
子とを接続するものである。図８の回路図により、配線
網１８，２０の試験について説明する。折り返しカード
４０によってＲＡＭモジュール用コネクタ１６の端子ｕ
1 とｗ1 とを相互に接続する。これにより配線網１８1
と２０1 とが接続され、統合された配線網によりＬＳＩ
３２のバウンダリースキャンセル３３1 を始点として端
子ｕ1 ，ｖ1，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウ
ンダリースキャンセル３５1 に至る回路が形成される。
他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n
夫々と統合され、バウンダリースキャンセル３３2 〜３
３n 夫々と３５2 〜３５n 夫々によって終端される配線
網が形成される。これによって一般的なバウンダリース
キャンによる相互接続試験手法により統合された配線網
夫々の正常性を試験できる。
返しカード４０を挿入しておく。折り返しカード４０は
コネクタ１６内の例えばＬＳＩ３２に接続された配線網
１８の端子と、ＬＳＩ３４に接続された配線網２０の端
子とを接続するものである。図８の回路図により、配線
網１８，２０の試験について説明する。折り返しカード
４０によってＲＡＭモジュール用コネクタ１６の端子ｕ
1 とｗ1 とを相互に接続する。これにより配線網１８1
と２０1 とが接続され、統合された配線網によりＬＳＩ
３２のバウンダリースキャンセル３３1 を始点として端
子ｕ1 ，ｖ1，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウ
ンダリースキャンセル３５1 に至る回路が形成される。
他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n
夫々と統合され、バウンダリースキャンセル３３2 〜３
３n 夫々と３５2 〜３５n 夫々によって終端される配線
網が形成される。これによって一般的なバウンダリース
キャンによる相互接続試験手法により統合された配線網
夫々の正常性を試験できる。
【００３３】例えば出力側のバウンダリースキャンセル
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル３５1 〜３５n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル３５1 〜３５n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル３５1 〜３５n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル３５1 〜３５n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
【００３４】なお、折り返しカード４０は図１０に示す
ように同一面内で隣接する端子ｖ1とｖ2 ，…ｖn-1 と
ｖn を短絡パターン４２により接続するものであっても
良い。この場合には配線網１８1 と１８2 ，…１８n-1
と１８n が夫々統合され、ＬＳＩ３２の奇数番目のバウ
ンダリースキャンセル１８1 …１８n-1 をテスト信号の
出力側、ＬＳＩ３２の偶数番目のバウンダリースキャン
セル１８2 ，…１８nをテスト信号の入力側として試験
を行う。
ように同一面内で隣接する端子ｖ1とｖ2 ，…ｖn-1 と
ｖn を短絡パターン４２により接続するものであっても
良い。この場合には配線網１８1 と１８2 ，…１８n-1
と１８n が夫々統合され、ＬＳＩ３２の奇数番目のバウ
ンダリースキャンセル１８1 …１８n-1 をテスト信号の
出力側、ＬＳＩ３２の偶数番目のバウンダリースキャン
セル１８2 ，…１８nをテスト信号の入力側として試験
を行う。
【００３５】このように、メモリモジュール用コネクタ
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
【００３６】図１１は本発明の第４実施例の概略構成図
を示す。同図中、プリント回路板１０上にはＬＳＩ３
２，３４及び自己折り返し形のＲＡＭモジュール用コネ
クタ４６が搭載されている。このＲＡＭモジュール用コ
ネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，
２０によって接続されている。ＬＳＩ３２，３４夫々に
はＬＳＩ回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル３３，３５が埋め
込まれている。
を示す。同図中、プリント回路板１０上にはＬＳＩ３
２，３４及び自己折り返し形のＲＡＭモジュール用コネ
クタ４６が搭載されている。このＲＡＭモジュール用コ
ネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，
２０によって接続されている。ＬＳＩ３２，３４夫々に
はＬＳＩ回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル３３，３５が埋め
込まれている。
【００３７】自己折り返し形のＲＡＭモジュール用コネ
クタ４６は図１２に示すようにＲＡＭモジュールのプリ
ント板４８を挿入した状態では通常のコネクタと同様に
接点部材５０，５２夫々をプリント板４８の端子（エッ
ジコネクタ）５４，５６夫々に圧接して相互接続する。
しかし、図１３に示すようにプリント板４８を引き抜い
た状態では、互いに対向する接点部材５０，５２が弾性
により接触して導通する構造である。
クタ４６は図１２に示すようにＲＡＭモジュールのプリ
ント板４８を挿入した状態では通常のコネクタと同様に
接点部材５０，５２夫々をプリント板４８の端子（エッ
ジコネクタ）５４，５６夫々に圧接して相互接続する。
しかし、図１３に示すようにプリント板４８を引き抜い
た状態では、互いに対向する接点部材５０，５２が弾性
により接触して導通する構造である。
【００３８】なお、図１４（Ａ）にプリント板４８を引
き抜いた状態の自己折り返し形のＲＡＭモジュール用コ
ネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモ
ジュールのプリント板４８を挿入した状態の正面図、側
面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜
視図を示している。図１５の回路図により、配線網１
８，２０の試験について説明する。自己折り返し形のＲ
ＡＭモジュール用コネクタ１６，４６はプリント板が引
き抜かれた状態で端子ｕ1 とｗ1 とを相互に接続する。
これにより配線網１８1 と２０1 とが接続され、統合さ
れた配線網によりＬＳＩ３２のバウンダリースキャンセ
ル３３ 1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経
由してＬＳＩ３４のバウンダリースキャンセル３５1 に
至る回路が形成される。他の配線網１８2 〜１８n 夫々
も配線網２０2 〜２０n 夫々を統合され、バウンダリー
スキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々
によって終端される配線網が形成される。これによって
一般的なバウンダリースキャンによる相互接続試験手法
により統合された配線網夫々の正常性を試験できる。
き抜いた状態の自己折り返し形のＲＡＭモジュール用コ
ネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモ
ジュールのプリント板４８を挿入した状態の正面図、側
面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜
視図を示している。図１５の回路図により、配線網１
８，２０の試験について説明する。自己折り返し形のＲ
ＡＭモジュール用コネクタ１６，４６はプリント板が引
き抜かれた状態で端子ｕ1 とｗ1 とを相互に接続する。
これにより配線網１８1 と２０1 とが接続され、統合さ
れた配線網によりＬＳＩ３２のバウンダリースキャンセ
ル３３ 1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経
由してＬＳＩ３４のバウンダリースキャンセル３５1 に
至る回路が形成される。他の配線網１８2 〜１８n 夫々
も配線網２０2 〜２０n 夫々を統合され、バウンダリー
スキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々
によって終端される配線網が形成される。これによって
一般的なバウンダリースキャンによる相互接続試験手法
により統合された配線網夫々の正常性を試験できる。
【００３９】例えば出力側のバウンダリースキャンセル
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル３５1 〜３５n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル３５1 〜３５n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル３５1 〜３５n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル３５1 〜３５n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
【００４０】この実施例では試験時にＲＡＭモジュール
用コネクタ４６に折り返しカード等の試験用疑似回路を
挿入する必要がないので試験工数の大幅な削減が可能と
なる。これはＲＡＭモジュール用コネクタが、パーソナ
ルコンピュータ等では数個しか設けられていないが、ス
ーパーコンピュータ等になると、数十から百個を越えて
設けられることもあるからである。
用コネクタ４６に折り返しカード等の試験用疑似回路を
挿入する必要がないので試験工数の大幅な削減が可能と
なる。これはＲＡＭモジュール用コネクタが、パーソナ
ルコンピュータ等では数個しか設けられていないが、ス
ーパーコンピュータ等になると、数十から百個を越えて
設けられることもあるからである。
【００４１】図１６は本発明の第５実施例の概略構成図
を示す。同図中、プリント回路板１０上にはＬＳＩ３
２，３４及び自己折り返し形のＲＡＭモジュール用コネ
クタ１６が搭載されている。このＲＡＭモジュール用コ
ネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，
２０によって接続されている。ＬＳＩ３２，３４夫々に
はＬＳＩ回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル３３，３５が埋め
込まれている。
を示す。同図中、プリント回路板１０上にはＬＳＩ３
２，３４及び自己折り返し形のＲＡＭモジュール用コネ
クタ１６が搭載されている。このＲＡＭモジュール用コ
ネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，
２０によって接続されている。ＬＳＩ３２，３４夫々に
はＬＳＩ回路の最外周に標準試験回路である複数の縦続
接続されたバウンダリースキャンセル３３，３５が埋め
込まれている。
【００４２】ＲＡＭモジュール用コネクタ１６には試験
用バウンダリースキャンカード６０を挿入しておく。試
験用バウンダリースキャンカード６０には複数の縦続接
続されたバウンダリースキャンセル６４を組み込んだ試
験用ＬＳＩ６２が搭載されており、配線網１８，２０夫
々にバウンダリースキャンセル６４が接続される。
用バウンダリースキャンカード６０を挿入しておく。試
験用バウンダリースキャンカード６０には複数の縦続接
続されたバウンダリースキャンセル６４を組み込んだ試
験用ＬＳＩ６２が搭載されており、配線網１８，２０夫
々にバウンダリースキャンセル６４が接続される。
【００４３】図１７の回路図により配線網１８の試験に
ついて説明する。試験用バウンダリースキャンカード６
０をＲＡＭモジュール用コネクタ１６に挿入することに
よって、配線網１８1 〜１８n 夫々の両端はＬＳＩ３２
のバウンダリースキャンセル３３1 〜３３n 及び試験用
バウンダリースキャンカード６０のバウンダリースキャ
ンセル６４1 〜６４n で終端される。これによって一般
的なバウンダリースキャンによる相互接続試験手法によ
り統合された配線網夫々の正常性を試験できる。
ついて説明する。試験用バウンダリースキャンカード６
０をＲＡＭモジュール用コネクタ１６に挿入することに
よって、配線網１８1 〜１８n 夫々の両端はＬＳＩ３２
のバウンダリースキャンセル３３1 〜３３n 及び試験用
バウンダリースキャンカード６０のバウンダリースキャ
ンセル６４1 〜６４n で終端される。これによって一般
的なバウンダリースキャンによる相互接続試験手法によ
り統合された配線網夫々の正常性を試験できる。
【００４４】例えば出力側のバウンダリースキャンセル
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル６４1 〜６４n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル６４1 〜６４n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
３３1 〜３３n から図９に示すパターンのテスト信号を
出力させ、このパターンを入力側のバウンダリースキャ
ンセル６４1 〜６４n で受信する。このテスト信号はバ
ウンダリースキャンセル３３ 1 から３３n まで順にハイ
レベルがシフトするパターンであり、バウンダリースキ
ャンセル６４1 〜６４n においてハイレベルを順次受信
できたとき配線網の接続の正常性を確認できる。
【００４５】このため、メモリモジュール用コネクタの
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。上記の試験用バウンダ
リースキャンカード６０のスキャン信号の接続方式につ
いて説明する。図１８はＲＡＭモジュールカードの第１
実施例の平面図を示す。同図中、基板７０のコネクタに
挿入される一辺には端子（エッジコネクタ）７２の他に
端子（エッジコネクタ）７４が設けられている。基板７
０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ
７６の複数の端子は夫々端子７２に接続されている。端
子７４は空き端子とされている。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。上記の試験用バウンダ
リースキャンカード６０のスキャン信号の接続方式につ
いて説明する。図１８はＲＡＭモジュールカードの第１
実施例の平面図を示す。同図中、基板７０のコネクタに
挿入される一辺には端子（エッジコネクタ）７２の他に
端子（エッジコネクタ）７４が設けられている。基板７
０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ
７６の複数の端子は夫々端子７２に接続されている。端
子７４は空き端子とされている。
【００４６】図１９は試験用バウンダリースキャンカー
ドの第１実施例の平面図を示す。同図中、基板７８のコ
ネクタに挿入される一辺には端子（エッジコネクタ）８
０の他に、端子（エッジコネクタ）８２が設けられてい
る。この端子８０，８２の配列は図１８における端子７
２，７４の配列と同一とされている。基板７８には試験
用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内
の縦続接続されたバウンダリースキャンセル６４1 〜６
４n 夫々が端子８０と接続されている。また、テスト時
にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，Ｔ
ＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２
内のＴＡＰ（テストアクセスポート）６５に接続されて
いる。
ドの第１実施例の平面図を示す。同図中、基板７８のコ
ネクタに挿入される一辺には端子（エッジコネクタ）８
０の他に、端子（エッジコネクタ）８２が設けられてい
る。この端子８０，８２の配列は図１８における端子７
２，７４の配列と同一とされている。基板７８には試験
用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内
の縦続接続されたバウンダリースキャンセル６４1 〜６
４n 夫々が端子８０と接続されている。また、テスト時
にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，Ｔ
ＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２
内のＴＡＰ（テストアクセスポート）６５に接続されて
いる。
【００４７】図２０は上記のＲＡＭモジュールカード又
は試験用バウンダリースキャンカードを搭載するプリン
ト回路板の回路構成図を示す。同図中、基板８４上には
複数のＲＡＭモジュール用コネクタ８６1 〜８６m が取
り付けられると共に、ＲＡＭのアクセス等を制御する制
御回路８８が取り付けられており、制御回路８８とＲＡ
Ｍモジュール用コネクタ８６1 〜８６m 夫々との間はバ
ス９０により相互接続されており、このバス９０がＲＡ
Ｍモジュール用コネクタ８６1 〜８６m に挿入されるＲ
ＡＭモジュールカードの端子７２及びバウンダリースキ
ャンカードの端子８０に接続される。またバス９０とは
独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の
信号線９２が設けられ、ＲＡＭモジュール用コネクタ８
６1 〜８６m 及び制御回路８８に接続されている。また
この信号線９２は基板８４の端部に延在されて試験時に
テスタ（図示せず）が接続される外部コネクタ９４に接
続されている。
は試験用バウンダリースキャンカードを搭載するプリン
ト回路板の回路構成図を示す。同図中、基板８４上には
複数のＲＡＭモジュール用コネクタ８６1 〜８６m が取
り付けられると共に、ＲＡＭのアクセス等を制御する制
御回路８８が取り付けられており、制御回路８８とＲＡ
Ｍモジュール用コネクタ８６1 〜８６m 夫々との間はバ
ス９０により相互接続されており、このバス９０がＲＡ
Ｍモジュール用コネクタ８６1 〜８６m に挿入されるＲ
ＡＭモジュールカードの端子７２及びバウンダリースキ
ャンカードの端子８０に接続される。またバス９０とは
独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の
信号線９２が設けられ、ＲＡＭモジュール用コネクタ８
６1 〜８６m 及び制御回路８８に接続されている。また
この信号線９２は基板８４の端部に延在されて試験時に
テスタ（図示せず）が接続される外部コネクタ９４に接
続されている。
【００４８】図２１はＲＡＭモジュールカードの第２実
施例の平面図を示す。同図中、基板１００のコネクタに
挿入される一辺には端子（エッジコネクタ）１０２が設
けられている。基板７０にはＲＡＭチップ１０４が取り
付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子
１０２に接続されている。図２２は試験用バウンダリー
スキャンカードの第２実施例の平面図を示す。同図中、
基板１０６のコネクタに挿入される一辺には端子（エッ
ジコネクタ）１０８が設けられ、これと対向する一辺に
はテスト信号用コネクタ１１０が設けられている。この
端子１０８の配列は図２１における端子１０２の配列と
同一とされている。基板７８には試験用ＬＳＩ１１２が
取り付けられ、この試験用ＬＳＩ１１２内の縦続接続さ
れたバウンダリースキャンセル１１４1 〜１１４n 夫々
が端子１０８と接続されている。また、テスト時にスキ
ャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，
ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１
２内のＴＡＰ（テストアクセスポート）１１５に接続さ
れている。
施例の平面図を示す。同図中、基板１００のコネクタに
挿入される一辺には端子（エッジコネクタ）１０２が設
けられている。基板７０にはＲＡＭチップ１０４が取り
付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子
１０２に接続されている。図２２は試験用バウンダリー
スキャンカードの第２実施例の平面図を示す。同図中、
基板１０６のコネクタに挿入される一辺には端子（エッ
ジコネクタ）１０８が設けられ、これと対向する一辺に
はテスト信号用コネクタ１１０が設けられている。この
端子１０８の配列は図２１における端子１０２の配列と
同一とされている。基板７８には試験用ＬＳＩ１１２が
取り付けられ、この試験用ＬＳＩ１１２内の縦続接続さ
れたバウンダリースキャンセル１１４1 〜１１４n 夫々
が端子１０８と接続されている。また、テスト時にスキ
ャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，
ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１
２内のＴＡＰ（テストアクセスポート）１１５に接続さ
れている。
【００４９】図２３は上記の試験用バウンダリースキャ
ンカードを搭載したプリント回路板の側面図を示す。同
図中、基板１１４上には複数のＲＡＭモジュール用コネ
クタ１１６1 〜１１６m が取り付けられると共に、ＲＡ
Ｍのアクセス等を制御する制御回路１１８等が取り付け
られており、制御回路１１８とＲＡＭモジュール用コネ
クタ１１６1 〜１１６m 夫々との間はバスにより相互接
続されている。テスト時にはＲＡＭモジュール用コネク
タ１１６1 〜１１６m 夫々に図２２に示す構造の試験用
バウンダリースキャンカード１２０1 〜１２０m が挿入
接続される。そして、この試験用バウンダリースキャン
カード１２０1 〜１２０m 夫々のテスト信号のコネクタ
１１０がテスト用ケーブル１２２によって縦続接続され
ると共にテスタ（図示せず）に接続される。また、基板
１１４に設けられた外部コネクタ１２４にテスタが接続
され、外部コネクタ１２４を介して制御回路１１８と接
続される。
ンカードを搭載したプリント回路板の側面図を示す。同
図中、基板１１４上には複数のＲＡＭモジュール用コネ
クタ１１６1 〜１１６m が取り付けられると共に、ＲＡ
Ｍのアクセス等を制御する制御回路１１８等が取り付け
られており、制御回路１１８とＲＡＭモジュール用コネ
クタ１１６1 〜１１６m 夫々との間はバスにより相互接
続されている。テスト時にはＲＡＭモジュール用コネク
タ１１６1 〜１１６m 夫々に図２２に示す構造の試験用
バウンダリースキャンカード１２０1 〜１２０m が挿入
接続される。そして、この試験用バウンダリースキャン
カード１２０1 〜１２０m 夫々のテスト信号のコネクタ
１１０がテスト用ケーブル１２２によって縦続接続され
ると共にテスタ（図示せず）に接続される。また、基板
１１４に設けられた外部コネクタ１２４にテスタが接続
され、外部コネクタ１２４を介して制御回路１１８と接
続される。
【００５０】この実施例ではＲＡＭモジュールカード、
ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用す
る端子を設ける必要がなく、またプリント回路板の基板
上にもテスト信号用の信号線を設ける必要がない。図２
４は本発明の第６実施例の概略構成図を示す。同図中、
プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュ
ール用コネクタ１６が搭載されている。このＲＡＭモジ
ュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１
８，２０によって接続されている。ＬＳＩ３２にはＬＳ
Ｉ回路の最外周に標準試験回路である複数の縦続接続さ
れたバウンダリースキャンセル３３が埋め込まれてい
る。
ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用す
る端子を設ける必要がなく、またプリント回路板の基板
上にもテスト信号用の信号線を設ける必要がない。図２
４は本発明の第６実施例の概略構成図を示す。同図中、
プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュ
ール用コネクタ１６が搭載されている。このＲＡＭモジ
ュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１
８，２０によって接続されている。ＬＳＩ３２にはＬＳ
Ｉ回路の最外周に標準試験回路である複数の縦続接続さ
れたバウンダリースキャンセル３３が埋め込まれてい
る。
【００５１】ＲＡＭモジュール用コネクタ１６にはテス
タ接続カード１３０を挿入しておく。テスタ接続カード
１３０はコネクタ１６内のＬＳＩ３２等に接続された配
線網１８の端子をケーブル１３２を介してテスタ（図示
せず）に接続するものである。図２５の回路図により、
配線網１８の試験について説明する。テスタ接続カード
４０によって配線網１８1 〜１８n はＲＡＭモジュール
用コネクタ１６及びテスタ接続カード１３０及びケーブ
ル１３２を介してテスタ１４０に接続され、テスタ１４
０によって配線網１８1 〜１８n 夫々の正常性を試験で
きる。この場合のバウンダリースキャンセル３３1 〜３
３n から出力させるテスト信号は図６に示すものと同様
である。
タ接続カード１３０を挿入しておく。テスタ接続カード
１３０はコネクタ１６内のＬＳＩ３２等に接続された配
線網１８の端子をケーブル１３２を介してテスタ（図示
せず）に接続するものである。図２５の回路図により、
配線網１８の試験について説明する。テスタ接続カード
４０によって配線網１８1 〜１８n はＲＡＭモジュール
用コネクタ１６及びテスタ接続カード１３０及びケーブ
ル１３２を介してテスタ１４０に接続され、テスタ１４
０によって配線網１８1 〜１８n 夫々の正常性を試験で
きる。この場合のバウンダリースキャンセル３３1 〜３
３n から出力させるテスト信号は図６に示すものと同様
である。
【００５２】上記の実施例ではプリント回路板に設けら
れた複数のＲＡＭモジュール用コネクタ１６にテスタ接
続カード１３０を挿入してケーブル１３２によりテスタ
１４０に接続し、各ケーブル１３２はコネクタ１６の端
子数だけの信号線数が必要であるため、ケーブル１３２
の量が膨大となり作業性も悪化する。このような場合、
テスタ接続カード１３０の代りに図２６に平面図を示す
ようなテスト用マルチプレクサカードを使用する。図２
６において、基板１４１のコネクタに挿入される一辺に
は端子（エッジコネクタ）１４２が設けられ、これと対
向する一辺にはケーブル１３２が接続されるコネクタ１
４４が設けられている。各端子１４２はマルチプレクサ
１４６の入力端子に接続されている。マルチプレクサ１
４２はコネクタ１４４を通してテスタ１４０からセレク
ト用のアドレス信号を供給され、このアドレス信号で指
示された単一の入力端子に供給される信号をその出力端
子から出力し、この出力信号はコネクタ１４４からケー
ブル１３２を通してテスタ１４０に供給される。このよ
うにマルチプレクサ１４６を用いることによってケーブ
ル１３２の信号線数を大幅に削減できる。
れた複数のＲＡＭモジュール用コネクタ１６にテスタ接
続カード１３０を挿入してケーブル１３２によりテスタ
１４０に接続し、各ケーブル１３２はコネクタ１６の端
子数だけの信号線数が必要であるため、ケーブル１３２
の量が膨大となり作業性も悪化する。このような場合、
テスタ接続カード１３０の代りに図２６に平面図を示す
ようなテスト用マルチプレクサカードを使用する。図２
６において、基板１４１のコネクタに挿入される一辺に
は端子（エッジコネクタ）１４２が設けられ、これと対
向する一辺にはケーブル１３２が接続されるコネクタ１
４４が設けられている。各端子１４２はマルチプレクサ
１４６の入力端子に接続されている。マルチプレクサ１
４２はコネクタ１４４を通してテスタ１４０からセレク
ト用のアドレス信号を供給され、このアドレス信号で指
示された単一の入力端子に供給される信号をその出力端
子から出力し、この出力信号はコネクタ１４４からケー
ブル１３２を通してテスタ１４０に供給される。このよ
うにマルチプレクサ１４６を用いることによってケーブ
ル１３２の信号線数を大幅に削減できる。
【００５３】図２７は本発明の第７実施例の構成図を示
す。この実施例はフライングプローブ型のインサーキッ
トテスタを用いてＬＳＩとプリント回路板との電気的接
続試験を行うものである。同図中、ＬＳＩ２００はリー
ド端子２０２1 〜２０２N 及びテスト端子ＴＤＩ，ＴＤ
Ｏ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網
上に形成された接続端子であるランド２０４1 〜２０４
N 及び２０５1 〜２０５4 それぞれにハンダ付けされて
いる。このＬＳＩはバウンダリ−スキャン対応のＬＳＩ
であり、リード端子２０２1 〜２０２N はこれらに対応
して設けられたバウンダリ−スキャンセル２０６1 〜２
０６N を通して内部論理回路２０８に接続されている。
す。この実施例はフライングプローブ型のインサーキッ
トテスタを用いてＬＳＩとプリント回路板との電気的接
続試験を行うものである。同図中、ＬＳＩ２００はリー
ド端子２０２1 〜２０２N 及びテスト端子ＴＤＩ，ＴＤ
Ｏ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網
上に形成された接続端子であるランド２０４1 〜２０４
N 及び２０５1 〜２０５4 それぞれにハンダ付けされて
いる。このＬＳＩはバウンダリ−スキャン対応のＬＳＩ
であり、リード端子２０２1 〜２０２N はこれらに対応
して設けられたバウンダリ−スキャンセル２０６1 〜２
０６N を通して内部論理回路２０８に接続されている。
【００５４】バウンダリ−スキャンセル２０６1 〜２０
６N はＬＳＩ２００内部で縦続接続されてシフトレジス
タを構成しており、このシフトレジスタの両端のバウン
ダリ−スキャンセルはテスト端子ＴＤＩ（テストデータ
イン），ＴＤＯ（テストデータアウト）に接続されると
共にバイパスレジスタ２１０の両端に接続されている。
また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジス
タ２１２の入力端子、出力端子に接続されており、テス
ト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモー
ドセレクト）それぞれはＴＡＰ（テストアクセスポー
ト）コントローラ２１４に接続されている。試験時には
テスト端子ＴＤＩから命令レジスタ２１２に供給された
命令をＴＡＰコントローラ２１４でデコードし、バウン
ダリ−スキャンセル２０６1 〜２０６N のスキャン制御
を行う。
６N はＬＳＩ２００内部で縦続接続されてシフトレジス
タを構成しており、このシフトレジスタの両端のバウン
ダリ−スキャンセルはテスト端子ＴＤＩ（テストデータ
イン），ＴＤＯ（テストデータアウト）に接続されると
共にバイパスレジスタ２１０の両端に接続されている。
また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジス
タ２１２の入力端子、出力端子に接続されており、テス
ト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモー
ドセレクト）それぞれはＴＡＰ（テストアクセスポー
ト）コントローラ２１４に接続されている。試験時には
テスト端子ＴＤＩから命令レジスタ２１２に供給された
命令をＴＡＰコントローラ２１４でデコードし、バウン
ダリ−スキャンセル２０６1 〜２０６N のスキャン制御
を行う。
【００５５】テスタのプローブ（フライングプローブ）
２２０A ，２２０I ，２２０O ，２２０K ，２２０S そ
れぞれは、モータ駆動でＸＹＺ軸方向に移動するステー
ジ２２２A ，２２２I ，２２２O ，２２２K ，２２２S
に固定されており、プリント回路板の任意の位置に移動
し、プローブ先端をプリント回路板のランド２０４1〜
２０４N 及び２０５1 〜２０５4 又は配線網の途中に設
けたランド等の測定点に接触可能である。これらのプロ
ーブは接触した測定点に対する信号の入力及び出力を行
う。
２２０A ，２２０I ，２２０O ，２２０K ，２２０S そ
れぞれは、モータ駆動でＸＹＺ軸方向に移動するステー
ジ２２２A ，２２２I ，２２２O ，２２２K ，２２２S
に固定されており、プリント回路板の任意の位置に移動
し、プローブ先端をプリント回路板のランド２０４1〜
２０４N 及び２０５1 〜２０５4 又は配線網の途中に設
けたランド等の測定点に接触可能である。これらのプロ
ーブは接触した測定点に対する信号の入力及び出力を行
う。
【００５６】システム制御部２２４はテスタ全体の制御
を行う。駆動制御部２２６はシステム制御部２２４の制
御に従って各プローブの駆動部２２８A ，２２８I ，２
２８ O ，２２８K ，２２８S を制御して、ステージ２２
２A ，２２２I ，２２２O ，２２２K ，２２２S それぞ
れを任意の方向に移動させる。ＢＳ制御部２３０はシス
テム制御部２２４の制御に従って端子ＴＣＫに供給する
テスト用のクロックを発生すると共に、端子ＴＭＳに供
給するテスト用のモード選択信号を発生し、これらの信
号を測定／入力制御部２３２に供給する。
を行う。駆動制御部２２６はシステム制御部２２４の制
御に従って各プローブの駆動部２２８A ，２２８I ，２
２８ O ，２２８K ，２２８S を制御して、ステージ２２
２A ，２２２I ，２２２O ，２２２K ，２２２S それぞ
れを任意の方向に移動させる。ＢＳ制御部２３０はシス
テム制御部２２４の制御に従って端子ＴＣＫに供給する
テスト用のクロックを発生すると共に、端子ＴＭＳに供
給するテスト用のモード選択信号を発生し、これらの信
号を測定／入力制御部２３２に供給する。
【００５７】入力データ記憶部２３４は予めテスト信号
を記憶しており、システム制御部２２４の制御に従って
端子ＴＤＩに供給するテスト信号を読み出して測定／入
力制御部２３２に供給する。測定／入力制御部２３２は
システム制御部２２４の制御に従って、各プローブ２２
０A ，２２０I ，２２０O ，２２０K ，２２０S に接続
された測定／入力部２３６A ，２３６I ，２３６O ，２
３６K ，２３６S それぞれの入出力切り替えを行う。
を記憶しており、システム制御部２２４の制御に従って
端子ＴＤＩに供給するテスト信号を読み出して測定／入
力制御部２３２に供給する。測定／入力制御部２３２は
システム制御部２２４の制御に従って、各プローブ２２
０A ，２２０I ，２２０O ，２２０K ，２２０S に接続
された測定／入力部２３６A ，２３６I ，２３６O ，２
３６K ，２３６S それぞれの入出力切り替えを行う。
【００５８】これによって、入力データ記憶部２３４か
ら測定／入力制御部２３２、入力用の測定／入力部を経
て入力用のプローブにテスト信号が供給され、出力用の
プローブから出力用の測定／入力部、測定／入力制御部
２３２を経て測定データ記憶部２３８にテスト結果の信
号が供給され記憶される。測定データ記憶部２３８に記
憶されたテスト結果の信号は、入力データ記憶部２３４
に記憶されたテスト信号と比較部２４０で比較され、そ
の比較結果が出力部２４２からディスプレイ又はプリン
トアウト用に出力される。
ら測定／入力制御部２３２、入力用の測定／入力部を経
て入力用のプローブにテスト信号が供給され、出力用の
プローブから出力用の測定／入力部、測定／入力制御部
２３２を経て測定データ記憶部２３８にテスト結果の信
号が供給され記憶される。測定データ記憶部２３８に記
憶されたテスト結果の信号は、入力データ記憶部２３４
に記憶されたテスト信号と比較部２４０で比較され、そ
の比較結果が出力部２４２からディスプレイ又はプリン
トアウト用に出力される。
【００５９】ＬＳＩとプリント回路板との電気的接続試
験を行う場合、プローブ２２０I をＬＳＩのテスト端子
ＴＤＩにハンダ付け接続されたランド２０５1 に接触さ
せ、プローブ２２０O をＬＳＩ２００のテスト端子ＴＤ
Ｏにハンダ付け接続されたランド２０５2 に接触させ、
プローブ２２０K をＬＳＩのテスト端子ＴＣＫにハンダ
付け接続されたランド２０５3 に接触させ、プローブ２
２０S をＬＳＩのテスト端子ＴＭＳにハンダ付け接続さ
れたランド２０５4 に接触させ、テスト端子ＴＤＩから
テスト信号を供給する。また、プローブ２２０A をＬＳ
Ｉ２００のリード端子２０２1 〜２０２N それぞれがハ
ンダ付け接続されたプリント回路板のランド２０４1 〜
２０４N に順に接触させ、プローブ２２０A からテスト
結果信号を読み取る。
験を行う場合、プローブ２２０I をＬＳＩのテスト端子
ＴＤＩにハンダ付け接続されたランド２０５1 に接触さ
せ、プローブ２２０O をＬＳＩ２００のテスト端子ＴＤ
Ｏにハンダ付け接続されたランド２０５2 に接触させ、
プローブ２２０K をＬＳＩのテスト端子ＴＣＫにハンダ
付け接続されたランド２０５3 に接触させ、プローブ２
２０S をＬＳＩのテスト端子ＴＭＳにハンダ付け接続さ
れたランド２０５4 に接触させ、テスト端子ＴＤＩから
テスト信号を供給する。また、プローブ２２０A をＬＳ
Ｉ２００のリード端子２０２1 〜２０２N それぞれがハ
ンダ付け接続されたプリント回路板のランド２０４1 〜
２０４N に順に接触させ、プローブ２２０A からテスト
結果信号を読み取る。
【００６０】これについて図２８を用いて詳しく説明す
る。図２８（Ａ），（Ｂ）に示すように、プローブ２２
０I ，２２０S を移動させてランド２０５1 ，２０５4
に接触させ、同様にプローブ２２０O ，２２０K もラン
ド２０５2 ，２０５3 に接触させる。その後、図２８
（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２８（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示す
る。また、図２８（Ｂ），（Ｅ）に示すようにプローブ
２２０A ，２２０O も移動させてランド２０４1 ，２０
５2 に接触させる。そして上記アップデート後、プロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
る。図２８（Ａ），（Ｂ）に示すように、プローブ２２
０I ，２２０S を移動させてランド２０５1 ，２０５4
に接触させ、同様にプローブ２２０O ，２２０K もラン
ド２０５2 ，２０５3 に接触させる。その後、図２８
（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２８（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示す
る。また、図２８（Ｂ），（Ｅ）に示すようにプローブ
２２０A ，２２０O も移動させてランド２０４1 ，２０
５2 に接触させる。そして上記アップデート後、プロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
【００６１】次に、図２８（Ｃ）に示すようにプローブ
２２０A を移動させてランド２０４ 2 に接触させる。こ
れと共に図２８（Ａ）に示すようにテスト端子ＴＤＩか
らテスト信号を入力しバウンダリ−スキャンセル２０６
1 〜２０６N をシフトさせ、図２８（Ｂ）に示すアップ
デート後、プローブ２２０A でランド２０４2 の出力す
るテスト結果信号を読み取る。このテスト信号入力及び
バウンダリ−スキャンセル２０６1 〜２０６N のシフト
時に図２８（Ｅ）に示すようにプローブ２２０ O でラン
ド２０５4 からシフトアウトされるテスト信号を読み取
る。このプローブ２２０A の移動と読み取りは、プロー
ブ２２０A がランド２０４N に至るまで繰り返される。
このテスト結果信号が入力したテスト信号と一致すれば
ＬＳＩの端子とプリント回路板のランドとの接続は良で
あることが確認される。
２２０A を移動させてランド２０４ 2 に接触させる。こ
れと共に図２８（Ａ）に示すようにテスト端子ＴＤＩか
らテスト信号を入力しバウンダリ−スキャンセル２０６
1 〜２０６N をシフトさせ、図２８（Ｂ）に示すアップ
デート後、プローブ２２０A でランド２０４2 の出力す
るテスト結果信号を読み取る。このテスト信号入力及び
バウンダリ−スキャンセル２０６1 〜２０６N のシフト
時に図２８（Ｅ）に示すようにプローブ２２０ O でラン
ド２０５4 からシフトアウトされるテスト信号を読み取
る。このプローブ２２０A の移動と読み取りは、プロー
ブ２２０A がランド２０４N に至るまで繰り返される。
このテスト結果信号が入力したテスト信号と一致すれば
ＬＳＩの端子とプリント回路板のランドとの接続は良で
あることが確認される。
【００６２】このように、ＬＳＩ２００内のバウンダリ
−スキャンセル２０６1 〜２０６N及びＴＡＰコントロ
ーラ２１４等で構成されるバウンダリースキャン回路を
利用することにより、ＬＳＩ２００の内部論理回路２０
８を動作させることなく、プローブを移動させて端子に
接触させることによりＬＳＩのリード端子とプリント回
路板の配線のランドとの接続性の試験を短時間で行うこ
とができ、内部論理回路２０８を動作させないためにテ
スト信号の生成が容易となる。また、この実施例では出
力用のプローブを順次移動してプリント回路板の配線に
接触させて測定を行うことで、集積回路の複数の端子と
プリント回路板の複数の配線との接続性の試験を行うこ
とができる。
−スキャンセル２０６1 〜２０６N及びＴＡＰコントロ
ーラ２１４等で構成されるバウンダリースキャン回路を
利用することにより、ＬＳＩ２００の内部論理回路２０
８を動作させることなく、プローブを移動させて端子に
接触させることによりＬＳＩのリード端子とプリント回
路板の配線のランドとの接続性の試験を短時間で行うこ
とができ、内部論理回路２０８を動作させないためにテ
スト信号の生成が容易となる。また、この実施例では出
力用のプローブを順次移動してプリント回路板の配線に
接触させて測定を行うことで、集積回路の複数の端子と
プリント回路板の複数の配線との接続性の試験を行うこ
とができる。
【００６３】この実施例においても図６に示すパターン
のテスト信号を用いることができる。図６に示すパター
ンは、パターン番号１のテスト信号Ｐ1 〜Ｐn をバウン
ダリ−スキャンセル２０６1 〜２０６N にシフトしたと
き、バウンダリースキャンセル２０６1 のみハイレベル
出力で残りのバウンダリースキャンセル２０６2 〜２０
６N はローレベル出力である。パターン番号２のテスト
信号Ｐ1 〜Ｐn を同様にシフトしたとき、バウンダリー
スキャンセル２０６1 のみローレベル出力で残りのバウ
ンダリースキャンセル２０６2 〜２０６N はハイレベル
出力であり、この２パターンを１セットとして１つの端
子（配線網）についての試験を行う。同様にしてバウン
ダリースキャンセル２０６2 〜２０６N 夫々について残
りのバウンダリースキャンセルと２パターンの異なるレ
ベルの出力を行わせている。
のテスト信号を用いることができる。図６に示すパター
ンは、パターン番号１のテスト信号Ｐ1 〜Ｐn をバウン
ダリ−スキャンセル２０６1 〜２０６N にシフトしたと
き、バウンダリースキャンセル２０６1 のみハイレベル
出力で残りのバウンダリースキャンセル２０６2 〜２０
６N はローレベル出力である。パターン番号２のテスト
信号Ｐ1 〜Ｐn を同様にシフトしたとき、バウンダリー
スキャンセル２０６1 のみローレベル出力で残りのバウ
ンダリースキャンセル２０６2 〜２０６N はハイレベル
出力であり、この２パターンを１セットとして１つの端
子（配線網）についての試験を行う。同様にしてバウン
ダリースキャンセル２０６2 〜２０６N 夫々について残
りのバウンダリースキャンセルと２パターンの異なるレ
ベルの出力を行わせている。
【００６４】パターン番号１のテスト信号設定時におい
てプローブ２２０A で読み取ったテスト結果信号レベル
がバウンダリースキャンセル２０６1 の設定レベルと同
一のハイレベルならばＬＳＩ２００のリード端子２０２
1 とランド２０４1 との相互接続は正常と判定され、異
なるならば異常と判定される。異常と判定された場合
に、パターン番号２のテスト信号設定時においてプロー
ブ２２０A で読み取ったテスト結果信号レベルがバウン
ダリースキャンセル２０６1 の設定レベルと同一のロー
レベルならばリード端子２０２1 とランド２０４1 との
接続不良、逆にテスト結果信号レベルがハイレベルなら
ばリード端子２０２1 ，ランド２０４1 が他のリード端
子とショートしていると判定する。他のランド２０４2
〜２０４Nについても同様である。
てプローブ２２０A で読み取ったテスト結果信号レベル
がバウンダリースキャンセル２０６1 の設定レベルと同
一のハイレベルならばＬＳＩ２００のリード端子２０２
1 とランド２０４1 との相互接続は正常と判定され、異
なるならば異常と判定される。異常と判定された場合
に、パターン番号２のテスト信号設定時においてプロー
ブ２２０A で読み取ったテスト結果信号レベルがバウン
ダリースキャンセル２０６1 の設定レベルと同一のロー
レベルならばリード端子２０２1 とランド２０４1 との
接続不良、逆にテスト結果信号レベルがハイレベルなら
ばリード端子２０２1 ，ランド２０４1 が他のリード端
子とショートしていると判定する。他のランド２０４2
〜２０４Nについても同様である。
【００６５】このように、出力用のプローブを接続され
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。図６に示すパタ
ーンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）
に示すように、プローブ２２０I ，２２０S を移動させ
てランド２０５1 ，２０５4 に接触させ、同様にプロー
ブ２２０O ，２２０K もランド２０５2 ，２０５3 に接
触させる。その後、図２９（Ａ）に示すようにテスト端
子ＴＤＩからパターン番号１のテスト信号Ｐ1 〜Ｐn を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２９（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示す
る。また、図２９（Ｂ），（Ｄ）に示すようにプローブ
２２０A ，２２０O も移動させてランド２０４1 ，２０
５2 に接触させる。そして上記アップデート後、プロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。図６に示すパタ
ーンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）
に示すように、プローブ２２０I ，２２０S を移動させ
てランド２０５1 ，２０５4 に接触させ、同様にプロー
ブ２２０O ，２２０K もランド２０５2 ，２０５3 に接
触させる。その後、図２９（Ａ）に示すようにテスト端
子ＴＤＩからパターン番号１のテスト信号Ｐ1 〜Ｐn を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２９（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示す
る。また、図２９（Ｂ），（Ｄ）に示すようにプローブ
２２０A ，２２０O も移動させてランド２０４1 ，２０
５2 に接触させる。そして上記アップデート後、プロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
【００６６】次に、図２９（Ａ）に示すようにテスト端
子ＴＤＩからパターン番号２のテスト信号Ｐ1 〜Ｐn を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２９（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示
し、プローブ２２０A ，２２０O も移動させずにプロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
子ＴＤＩからパターン番号２のテスト信号Ｐ1 〜Ｐn を
入力しバウンダリ−スキャンセル２０６1 〜２０６N を
シフトさせる。テスト信号が最後のバウンダリ−スキャ
ンセルまでシフトされると、図２９（Ｂ）に示すように
テスト端子ＴＭＳからアップデートを指示して全バウン
ダリ−スキャンセル２０６1 〜２０６N の出力を指示
し、プローブ２２０A ，２２０O も移動させずにプロー
ブ２２０A でランド２０４1 の出力するテスト結果信号
を読み取る。
【００６７】その後、プローブ２２０A を移動させてラ
ンド２０４2 に接触させ、テスト端子ＴＤＩからテスト
信号を入力しバウンダリ−スキャンセル２０６1 〜２０
６Nをシフトさせ、ランド２０４2 の試験に移る。な
お、測定用のプローブは、上記実施例ではプローブ２２
０A だけであるが、複数の測定用のプローブを設けても
良い。
ンド２０４2 に接触させ、テスト端子ＴＤＩからテスト
信号を入力しバウンダリ−スキャンセル２０６1 〜２０
６Nをシフトさせ、ランド２０４2 の試験に移る。な
お、測定用のプローブは、上記実施例ではプローブ２２
０A だけであるが、複数の測定用のプローブを設けても
良い。
【００６８】次に、ＬＳＩとプリント回路板との電気的
接続試験の他の実施例について図３０を用いて説明す
る。この実施例では測定／入力部２３６A を入力に切り
替えてプローブ２２０A を入力用に用いる。まず、図３
０（Ａ），（Ｅ）に示すようにプローブ２２０A ，２２
０S を移動させてランド２０４1 ，２０５4 それぞれに
接触させ、図３０（Ａ）に示すようにランド２０４1 か
らテスト信号（例えばハイレベル）を入力し、図３０
（Ｅ）に示すアップデートを行って、テスト信号を図３
０（Ｂ）に示すようにバウンダリ−スキャンセル２０６
1 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。また、これと共に、図３０
（Ｆ）に示すようにプローブ２２０O も移動させてラン
ド２０５2 に接触させておく。
接続試験の他の実施例について図３０を用いて説明す
る。この実施例では測定／入力部２３６A を入力に切り
替えてプローブ２２０A を入力用に用いる。まず、図３
０（Ａ），（Ｅ）に示すようにプローブ２２０A ，２２
０S を移動させてランド２０４1 ，２０５4 それぞれに
接触させ、図３０（Ａ）に示すようにランド２０４1 か
らテスト信号（例えばハイレベル）を入力し、図３０
（Ｅ）に示すアップデートを行って、テスト信号を図３
０（Ｂ）に示すようにバウンダリ−スキャンセル２０６
1 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。また、これと共に、図３０
（Ｆ）に示すようにプローブ２２０O も移動させてラン
ド２０５2 に接触させておく。
【００６９】更に、図３０（Ａ）に示すようにランド２
０４1 からテスト信号（例えばローレベル）を入力し、
図３０（Ｅ）に示すアップデートを行って、これを図３
０（Ｂ）に示すようにバウンダリ−スキャンセル２０６
1 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。このシフト時にテスト端子ＴＤ
Ｏから図３０（Ｆ）に示すように前回入力した信号がシ
フトアウトされ、これをプローブ２２０O でテスト結果
信号として読み取る。
０４1 からテスト信号（例えばローレベル）を入力し、
図３０（Ｅ）に示すアップデートを行って、これを図３
０（Ｂ）に示すようにバウンダリ−スキャンセル２０６
1 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。このシフト時にテスト端子ＴＤ
Ｏから図３０（Ｆ）に示すように前回入力した信号がシ
フトアウトされ、これをプローブ２２０O でテスト結果
信号として読み取る。
【００７０】上記の２番目のシフトと共に、図３０
（Ｃ）に示すようにプローブ２２０A を移動させてラン
ド２０４2 に接触させ、ランド２０４2 からテスト信号
（例えばハイレベル）を入力し、図３０（Ｅ）に示すア
ップデートを行って、これを図３０（Ｄ）に示すように
バウンダリ−スキャンセル２０６2 に取り込み、バウン
ダリ−スキャンセル２０６1 〜２０６N をシフトさせ
る。
（Ｃ）に示すようにプローブ２２０A を移動させてラン
ド２０４2 に接触させ、ランド２０４2 からテスト信号
（例えばハイレベル）を入力し、図３０（Ｅ）に示すア
ップデートを行って、これを図３０（Ｄ）に示すように
バウンダリ−スキャンセル２０６2 に取り込み、バウン
ダリ−スキャンセル２０６1 〜２０６N をシフトさせ
る。
【００７１】更に、図３０（Ｃ）に示すようにランド２
０４2 からテスト信号（例えばローレベル）を入力し、
図３０（Ｅ）に示すアップデートを行って、これを図３
０（Ｄ）に示すようにバウンダリ−スキャンセル２０６
2 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。このシフト時にテスト端子ＴＤ
Ｏから図３０（Ｆ）に示すように前回入力した信号がシ
フトアウトされ、これをプローブ２２０O でテスト結果
信号として読み取る。このプローブ２２０A の移動とテ
スト結果信号の読み取りは、プローブ２２０A がランド
２０４N に至るまで繰り返される。このテスト結果信号
が入力したテスト信号と一致すればＬＳＩの端子とプリ
ント回路板のランドとの接続は良であることが確認され
る。
０４2 からテスト信号（例えばローレベル）を入力し、
図３０（Ｅ）に示すアップデートを行って、これを図３
０（Ｄ）に示すようにバウンダリ−スキャンセル２０６
2 に取り込み、バウンダリ−スキャンセル２０６1 〜２
０６N をシフトさせる。このシフト時にテスト端子ＴＤ
Ｏから図３０（Ｆ）に示すように前回入力した信号がシ
フトアウトされ、これをプローブ２２０O でテスト結果
信号として読み取る。このプローブ２２０A の移動とテ
スト結果信号の読み取りは、プローブ２２０A がランド
２０４N に至るまで繰り返される。このテスト結果信号
が入力したテスト信号と一致すればＬＳＩの端子とプリ
ント回路板のランドとの接続は良であることが確認され
る。
【００７２】この実施例では入力用のプローブを順次移
動してプリント回路板の配線に接触させてテスト信号の
供給を行うことで、集積回路の複数の端子とプリント回
路板の複数の配線との接続性の試験を行うことができ
る。
動してプリント回路板の配線に接触させてテスト信号の
供給を行うことで、集積回路の複数の端子とプリント回
路板の複数の配線との接続性の試験を行うことができ
る。
【００７３】
【発明の効果】請求項１に記載の発明は、メモリチップ
を実装したメモリモジュールが実装されるメモリモジュ
ール用コネクタが設けられたプリント回路板の試験方法
において、複数の終端抵抗を設けた試験用抵抗モジュー
ルを上記メモリモジュール用コネクタに実装して上記コ
ネクタの各端子を終端し、上記メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流／電圧
特性を測定して試験を行う。
を実装したメモリモジュールが実装されるメモリモジュ
ール用コネクタが設けられたプリント回路板の試験方法
において、複数の終端抵抗を設けた試験用抵抗モジュー
ルを上記メモリモジュール用コネクタに実装して上記コ
ネクタの各端子を終端し、上記メモリモジュール用コネ
クタの各端子に測定器のプローブを接続して電流／電圧
特性を測定して試験を行う。
【００７４】このように、電流／電圧特性からメモリモ
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項２に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
ジュール用コネクタの各端子に接続された配線網の接続
不良や短絡を検知でき、配線網の接続状態の試験が可能
となる。請求項２に記載の発明は、メモリチップを実装
したメモリモジュールが実装されるメモリモジュール用
コネクタが設けられたプリント回路板の試験方法におい
て、上記プリント回路板上で上記メモリモジュール用コ
ネクタに配線網により接続されている集積回路はバウン
ダリースキャン回路を有し、上記メモリモジュール用コ
ネクタの各端子に測定器のプローブを接続し、上記バウ
ンダリースキャン回路からテスト信号を出力させて上記
測定器で受信して試験を行う。
【００７５】このように、メモリモジュール用コネクタ
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項３に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各２端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
の各端子に接続された配線網の両端にバウンダリースキ
ャン回路と測定器とを接続することにより、バウンダリ
ースキャン回路から出力されるテスト信号を測定器で観
測して配線網の接続状態を試験できる。請求項３に記載
の発明は、メモリチップを実装したメモリモジュールが
実装されるメモリモジュール用コネクタが設けられたプ
リント回路板の試験方法において、上記プリント回路板
上で上記メモリモジュール用コネクタに配線網により接
続されている集積回路はバウンダリースキャン回路を有
し、上記メモリモジュール用コネクタの各２端子間を接
続し、上記配線網の両端に接続されるバウンダリースキ
ャン回路を用いて試験を行う。
【００７６】このように、メモリモジュール用コネクタ
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
の各２端子間を接続して折り返すことにより、折り返し
によって接続された配線網はその両端にバウンダリース
キャン回路が接続されているので、一方のバウンダリー
スキャン回路からテスト信号を出力し、他方のバウンダ
リースキャン回路でテスト信号を受信して配線網の接続
状態を試験できる。
【００７７】請求項４に記載の発明は、請求項３記載の
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各２端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各２端子間を接続する。
プリント回路板の試験方法において、前記メモリモジュ
ール用コネクタの各２端子間を接続する折り返しカード
を前記メモリモジュール用コネクタに挿入して上記コネ
クタの各２端子間を接続する。
【００７８】これにより、カードの非挿入状態で各端子
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項５に記載の発明は、
請求項３記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各２端子間を接続する自己折り返し形である。
がオープン状態となる通常のメモリモジュール用コネク
タで折り返しが可能となる。請求項５に記載の発明は、
請求項３記載のプリント回路板の試験方法において、前
記メモリモジュール用コネクタはメモリモジュールの非
実装時に各２端子間を接続する自己折り返し形である。
【００７９】このため、メモリモジュールの非実装状態
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項６に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
でメモリモジュール用コネクタによる折り返しが可能と
なり、試験工数の大幅な削減が可能となる。請求項６に
記載の発明は、メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、上記プリント回
路板上で上記メモリモジュール用コネクタに配線網によ
り接続されている集積回路はバウンダリースキャン回路
を有し、バウンダリースキャン回路を設けたバウンダリ
ースキャンカードを上記メモリモジュール用コネクタに
実装し、上記配線網の両端に接続されるバウンダリース
キャン回路を用いて試験を行う。
【００８０】このため、メモリモジュール用コネクタの
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項７に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
各端子に接続された配線網の両端にバウンダリースキャ
ン回路が接続され、集積回路のバウンダリースキャン回
路からテスト信号を出力し、バウンダリースキャンカー
ドのバウンダリースキャン回路でテスト信号を受信して
配線網の接続状態を試験できる。請求項７に記載の発明
は、バウンダリースキャン回路を有する集積回路を搭載
したプリント回路板の試験方法において、前記集積回路
の複数のバウンダリ−スキャンセルそれぞれに通じる端
子と接続された前記プリント回路板の複数の配線まで入
力用及び出力用のプローブを移動して接触させ、前記入
力用のプローブから集積回路に供給したテスト信号と、
前記出力用のプローブで測定されるテスト結果信号とを
比較して試験を行う。
【００８１】このように、集積回路内のバウンダリース
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項８
に記載の発明は、請求項７記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
キャン回路を利用することにより、集積回路の内部論理
回路を動作させることなく、集積回路のリード端子とプ
リント回路板の配線との接続性の試験をプローブを移動
させて短時間で行うことができ、内部論理回路を動作さ
せないためにテスト信号の生成が容易となる。請求項８
に記載の発明は、請求項７記載のプリント回路板の試験
方法において、前記プリント回路板の複数の配線に前記
出力用のプローブを移動して接触させ測定を行うタイミ
ングを、前記バウンダリースキャンセルからの信号出力
タイミングと同期させる。
【００８２】これにより、出力用のプローブを順次移動
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項９に記
載の発明は、請求項７記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
してプリント回路板の配線に接触させて測定を行うこと
で、集積回路の複数の端子とプリント回路板の複数の配
線との接続性の試験を行うことができる。請求項９に記
載の発明は、請求項７記載のプリント回路板の試験方法
において、前記プリント回路板の複数の配線に前記入力
用のプローブを移動して接触させテスト信号を供給する
タイミングを、前記バウンダリースキャンセルへの信号
取り込みタイミングと同期させる。
【００８３】これにより、入力用のプローブを順次移動
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項１０に記載の発明は、請求項７乃至９のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
してプリント回路板の配線に接触させてテスト信号の供
給を行うことで、集積回路の複数の端子とプリント回路
板の複数の配線との接続性の試験を行うことができる。
請求項１０に記載の発明は、請求項７乃至９のいずれか
記載のプリント回路板の試験方法において、前記テスト
信号は、前記出力用のプローブを接続された配線に対応
するバウンダリースキャンセルのみハイレベル及びロー
レベルのいずれか一方のレベルで、その他の複数のバウ
ンダリースキャンセルでは他方のレベルであるよう設定
され、次に前記出力用のプローブを接続された配線に対
応するバウンダリースキャンセルのみ他方のレベルで、
その他の複数のバウンダリースキャンセルでは一方のレ
ベルであるよう設定される。
【００８４】このように、出力用のプローブを接続され
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
た配線に対応するバウンダリースキャンセルにのみ、そ
の他のバウンダリ−スキャンセルと異なるレベルのテス
ト信号を設定するため、出力用のプローブで測定された
テスト結果信号からこのプローブを接続された配線の接
続状態を簡単に試験することができる。
【図１】本発明の概略構成図である。
【図２】本発明の回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明の概略構成図である。
【図５】本発明の回路図である。
【図６】本発明を説明するための信号波形図である。
【図７】本発明の概略構成図である。
【図８】本発明の回路図である。
【図９】本発明を説明するための信号波形図である。
【図１０】折り返しカードの平面図である。
【図１１】本発明の概略構成図である。
【図１２】コネクタを説明するための図である。
【図１３】コネクタを説明するための図である。
【図１４】コネクタを説明するための図である。
【図１５】本発明の回路図である。
【図１６】本発明の概略構成図である。
【図１７】本発明の回路図である。
【図１８】ＲＡＭモジュールカードの平面図である。
【図１９】試験用バウンダリースキャンカードの平面図
である。
である。
【図２０】プリント回路板の回路構成図である。
【図２１】ＲＡＭモジュールカードの平面図である。
【図２２】試験用バウンダリースキャンカードの平面図
である。
である。
【図２３】プリント回路板の側面図である。
【図２４】本発明の概略構成図である。
【図２５】本発明の回路図である。
【図２６】マルチプレクサカードの平面図である。
【図２７】本発明の実施例の構成図である。
【図２８】本発明の制御タイミングチャートである。
【図２９】本発明の制御タイミングチャートである。
【図３０】本発明の制御タイミングチャートである。
１０ プリント回路板 １２，１４，３２，３４ ＬＳＩ １６，４６ ＲＡＭモジュール用コネクタ １８，２０ 配線網 ２２ 試験用抵抗モジュール ２４ 測定器 ２６，２２０A ，２２０I ，２２０O ，２２０K ，２２
０S プローブ ３３，３５，２０６1 〜２０６N バウンダリースキャ
ンセル ３６ テスタ ６０ 試験用バウンダリースキャンカード ６２ 試験用ＬＳＩ ６５ ＴＡＰ ７０，７８ 基板 ７６ ＲＡＭチップ ２００ ＬＳＩ ２０２1 〜２０２N リード端子 ２０４1 〜２０４N ，２０５1 〜２０５4 ランド ２０８ 内部論理回路 ２１０ バイパスレジスタ ２１２ 命令レジスタ２１２ ２１４ ＴＡＰコントローラ ２２２A ，２２２I ，２２２O ，２２２K ，２２２S
ステージ ２２４ システム制御部 ２２６ 駆動制御部 ２２８A ，２２８I ，２２８O ，２２８K ，２２８S
駆動部 ２３０ ＢＳ制御部 ２３２ 測定／入力制御部 ２３４ 入力データ記憶部 ２３６A ，２３６I ，２３６O ，２３６K ，２３６S
測定／入力部 ２３８ 測定データ記憶部 ２４０ 比較部２４０ ２４２ 出力部 ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ テスト端子
０S プローブ ３３，３５，２０６1 〜２０６N バウンダリースキャ
ンセル ３６ テスタ ６０ 試験用バウンダリースキャンカード ６２ 試験用ＬＳＩ ６５ ＴＡＰ ７０，７８ 基板 ７６ ＲＡＭチップ ２００ ＬＳＩ ２０２1 〜２０２N リード端子 ２０４1 〜２０４N ，２０５1 〜２０５4 ランド ２０８ 内部論理回路 ２１０ バイパスレジスタ ２１２ 命令レジスタ２１２ ２１４ ＴＡＰコントローラ ２２２A ，２２２I ，２２２O ，２２２K ，２２２S
ステージ ２２４ システム制御部 ２２６ 駆動制御部 ２２８A ，２２８I ，２２８O ，２２８K ，２２８S
駆動部 ２３０ ＢＳ制御部 ２３２ 測定／入力制御部 ２３４ 入力データ記憶部 ２３６A ，２３６I ，２３６O ，２３６K ，２３６S
測定／入力部 ２３８ 測定データ記憶部 ２４０ 比較部２４０ ２４２ 出力部 ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ テスト端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０１Ｒ 31/28 Ｖ
Claims (10)
- 【請求項１】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 複数の終端抵抗を設けた試験用抵抗モジュールを上記メ
モリモジュール用コネクタに実装して上記コネクタの各
端子を終端し、 上記メモリモジュール用コネクタの各端子に測定器のプ
ローブを接続して電流／電圧特性を測定して試験を行う
ことを特徴とするプリント回路板の試験方法。 - 【請求項２】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 上記メモリモジュール用コネクタの各端子に測定器のプ
ローブを接続し、 上記バウンダリースキャン回路からテスト信号を出力さ
せて上記測定器で受信して試験を行うことを特徴とする
プリント回路板の試験方法。 - 【請求項３】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 上記メモリモジュール用コネクタの各２端子間を接続
し、 上記配線網の両端に接続されるバウンダリースキャン回
路を用いて試験を行うことを特徴とするプリント回路板
の試験方法。 - 【請求項４】 請求項３記載のプリント回路板の試験方
法において、 前記メモリモジュール用コネクタの各２端子間を接続す
る折り返しカードを前記メモリモジュール用コネクタに
挿入して上記コネクタの各２端子間を接続することを特
徴とするプリント回路板の試験方法。 - 【請求項５】 請求項３記載のプリント回路板の試験方
法において、 前記メモリモジュール用コネクタはメモリモジュールの
非実装時に各２端子間を接続する自己折り返し形である
ことを特徴とするプリント回路板の試験方法。 - 【請求項６】 メモリチップを実装したメモリモジュー
ルが実装されるメモリモジュール用コネクタが設けられ
たプリント回路板の試験方法において、 上記プリント回路板上で上記メモリモジュール用コネク
タに配線網により接続されている集積回路はバウンダリ
ースキャン回路を有し、 バウンダリースキャン回路を設けたバウンダリースキャ
ンカードを上記メモリモジュール用コネクタに実装し、 上記配線網の両端に接続されるバウンダリースキャン回
路を用いて試験を行うことを特徴とするプリント回路板
の試験方法。 - 【請求項７】 バウンダリースキャン回路を有する集積
回路を搭載したプリント回路板の試験方法において、 前記集積回路の複数のバウンダリ−スキャンセルそれぞ
れに通じる端子と接続された前記プリント回路板の複数
の配線まで入力用及び出力用のプローブを移動して接触
させ、 前記入力用のプローブから集積回路に供給したテスト信
号と、前記出力用のプローブで測定されるテスト結果信
号とを比較して試験を行うことを特徴とするプリント回
路板の試験方法。 - 【請求項８】 請求項７記載のプリント回路板の試験方
法において、 前記プリント回路板の複数の配線に前記出力用のプロー
ブを移動して接触させ測定を行うタイミングを、前記バ
ウンダリースキャンセルからの信号出力タイミングと同
期させることを特徴とするプリント回路板の試験方法。 - 【請求項９】 請求項７記載のプリント回路板の試験方
法において、 前記プリント回路板の複数の配線に前記入力用のプロー
ブを移動して接触させテスト信号を供給するタイミング
を、前記バウンダリースキャンセルへの信号取り込みタ
イミングと同期させることを特徴とするプリント回路板
の試験方法。 - 【請求項１０】 請求項７乃至９のいずれか記載のプリ
ント回路板の試験方法において、 前記テスト信号は、前記出力用のプローブを接続された
配線に対応するバウンダリースキャンセルのみハイレベ
ル及びローレベルのいずれか一方のレベルで、その他の
複数のバウンダリースキャンセルでは他方のレベルであ
るよう設定され、次に前記出力用のプローブを接続され
た配線に対応するバウンダリースキャンセルのみ他方の
レベルで、その他の複数のバウンダリースキャンセルで
は一方のレベルであるよう設定されることを特徴とする
プリント回路板の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30258997A JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-292999 | 1996-11-05 | ||
| JP29299996 | 1996-11-05 | ||
| JP30258997A JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006269631A Division JP4083195B2 (ja) | 1996-11-05 | 2006-09-29 | プリント回路板の試験方法及びプリント回路板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10186006A true JPH10186006A (ja) | 1998-07-14 |
| JP3978269B2 JP3978269B2 (ja) | 2007-09-19 |
Family
ID=26559209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30258997A Expired - Fee Related JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3978269B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057302A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置及び回路基板の検査方法 |
| JP2003057301A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置、回路基板の検査方法、コンピュータプログラム及びコンピュータ可読記録媒体 |
| US7970569B2 (en) | 2006-10-31 | 2011-06-28 | Fujitsu Limited | Apparatus and method for connection test on printed circuit board |
-
1997
- 1997-11-05 JP JP30258997A patent/JP3978269B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057302A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置及び回路基板の検査方法 |
| JP2003057301A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置、回路基板の検査方法、コンピュータプログラム及びコンピュータ可読記録媒体 |
| US7970569B2 (en) | 2006-10-31 | 2011-06-28 | Fujitsu Limited | Apparatus and method for connection test on printed circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3978269B2 (ja) | 2007-09-19 |
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