JP4234826B2 - 半導体集積回路の評価方法 - Google Patents
半導体集積回路の評価方法 Download PDFInfo
- Publication number
- JP4234826B2 JP4234826B2 JP31207298A JP31207298A JP4234826B2 JP 4234826 B2 JP4234826 B2 JP 4234826B2 JP 31207298 A JP31207298 A JP 31207298A JP 31207298 A JP31207298 A JP 31207298A JP 4234826 B2 JP4234826 B2 JP 4234826B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- data
- input
- integrated circuit
- tdo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成されている半導体集積回路素子の電気的特性を評価する半導体集積回路の評価方法に関する。
【0002】
【従来の技術】
電子機器の小型化及び低価格化の要求から、半導体集積回路装置を半導体ウェハから切り出したままのベアチップ状態で回路基板に実装する方法が開発されており、品質が保証されたベアチップを低価格で供給することが望まれている。ベアチップに対して品質保証を行なうためには、半導体ウェハ上に形成された複数の半導体チップに対して一括にバーンインを行なうことが低コスト化の点で好ましい。
【0003】
そこで、半導体ウェハ上に形成された複数の半導体チップの各端子と接続されるプローブ端子を有するコンタクタを用いて、半導体ウェハ上に形成された複数の半導体チップに対してウェハ状態で一括してバーンインを行なう半導体集積回路の評価方法が知られている。この場合、複数の半導体集積回路素子の各端子に対して、電源電圧、接地電圧又は信号電圧よりなるテスト電圧を印加する必要がある。
【0004】
ところが、半導体ウェハの上に形成されている複数の半導体チップの各端子にテスト電圧を印加するためには、非常に多数のプローブ端子を有するコンタクタを用意する必要がある。特に、ASIC( Application Specific Integrated Circuit)又はマイコンが形成された半導体チップはDRAMが形成された半導体チップに比べてデータ入出力用の端子の数が著しく多いので、ASIC又はマイコン等が形成された複数の半導体チップに対して一括してバーンインを行なう場合には、コンタクタに設けられるプローブ端子の数は著しく多数になる。
【0005】
また、半導体ウェハの上に形成されている複数の半導体チップの各端子にテスト電圧を個別に印加することは、著しく多数のテスト電圧線をコンタクタに引き回さなければならないので現実的ではない。
【0006】
そこで、プローブカードに共通のテスト電圧線を設けておき、該共通のテスト電圧線を介して各半導体チップの端子にテスト電圧を入出力することにより、著しく多数の配線がコンタクタに引き回される事態を回避する方法が提案されている。
【0007】
【発明が解決しようとする課題】
ところが、テスト用の電源電圧、接地電圧又はデータを入力するためのテスト電圧線は共通化することができるが、各半導体チップが正常に動作しているが否かを検査するためのテストデータ出力線は共通化することができない。
【0008】
このため、テストデータ出力線は独立に引き回さねばならないが、ASIC又はマイコン等が形成された半導体チップに設けられるデータ出力端子の数は、多い場合には1つの半導体チップについて100以上になるので、半導体ウェハ全体では10000以上にもなってしまう。
【0009】
ところが、このように多数のデータ出力端子と対応するテストデータ出力線をコンタクタに設けることは不可能に近い。
【0010】
半導体チップのデータ出力端子から出力される多数のテストデータのうちの一部のテストデータを間引いて半導体チップの電気特性を評価することも考慮されるが、テストデータを間引いて評価すると、間引き数の増加に伴って、半導体チップの評価に対する信頼性が低下してしまう。
【0011】
前記に鑑み、本発明は、半導体チップの評価に対する信頼性を低下させることなく、コンタクタに設けられるテストデータ出力線の数を低減することを目的とする。
【0012】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第1の半導体集積回路の評価方法は、半導体ウエハ上に形成されており、それぞれが、論理回路、論理回路にデータを入力するためのデータ入力端子、論理回路の演算結果が出力されるシフトレジスタ、及びシフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線及びテストデータ出力線を有するコンタクタを用いて評価する半導体集積回路の評価方法を対象とし、データをコンタクタのデータ入力線から半導体集積回路素子のデータ入力端子を介して論理回路に入力するデータ入力工程と、データ入力工程において入力されたデータに基づいて論理回路により演算を行ない、演算されたデータをシフトレジスタにパラレルに出力する演算工程と、演算工程を一時的に停止すると共に、シフトレジスタに出力されているデータをテストデータ出力端子にシリアルに移動するデータ移動工程と、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するデータ出力工程とを備えている。
【0013】
第1の半導体集積回路の評価方法によると、半導体ウエハ上に形成されている半導体集積回路の電気的特性の評価を行なう場合には、演算工程を一時的に停止して半導体集積回路の論理回路による演算処理を停止すると共に、半導体集積回路素子のシフトレジスタに出力されているデータをシフトレジスタによりテストデータ出力端子に移動した後、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するため、データを出力するテストデータ出力線は、1つの半導体集積回路素子に対して1本で済む。
【0014】
本発明に係る第2の半導体集積回路の評価方法は、半導体ウエハ上に形成されており、それぞれが、論理回路、論理回路にデータを入力するためのデータ入力端子、論理回路の演算結果が出力されるシフトレジスタ、シフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子及び外部から動作モードを入力するためのモード入力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線、テストデータ出力線及び素子選択線を有するコンタクタを用いて評価する半導体集積回路の評価方法を対象とし、データをコンタクタのデータ入力線から複数の半導体集積回路素子のデータ入力端子を介して論理回路にそれぞれ入力するデータ入力工程と、データ入力工程において入力されたデータに基づいて論理回路により演算をそれぞれ行ない、演算されたデータをシフトレジスタにパラレルにそれぞれ出力する演算工程と、評価の対象となる半導体集積回路素子を選択する素子選択信号をコンタクタの素子選択線から複数の半導体集積回路素子のうちの一部の半導体集積回路素子のモード入力端子に入力する選択信号入力工程と、素子選択信号が入力された半導体集積回路素子において、演算工程を一時的に停止すると共に、シフトレジスタに出力されているデータをテストデータ出力端子にシリアルに移動するデータ移動工程と、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するデータ出力工程とを備えている。
【0015】
第2の半導体集積回路の評価方法によると、半導体ウエハ上に形成されている半導体集積回路素子の電気的特性の評価を行なう場合には、評価の対象となる半導体集積回路素子を素子選択信号により選択し、素子選択信号により選択された半導体集積回路素子において、演算工程を一時的に停止して論理回路による演算処理を停止すると共に、シフトレジスタに出力されているデータをシフトレジスタによりテストデータ出力端子に移動した後、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するため、データを出力するテストデータ出力線は、コンタクタの1本の素子選択線から共通の素子選択信号が入力される複数の半導体集積回路素子に対して1本で済む。
【0016】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体集積回路の評価方法について、図1〜図4を参照しながら説明する。
【0017】
図1は、半導体ウエハW上に形成された、同じ回路構成を有する複数個例えば6個のバウンダリ・スキャン対応の半導体集積回路素子(以下、半導体チップと称する。)S00、S10、S20、S01、S11、S21の配置状態を示し、図2は各半導体チップSの詳細を示している。尚、バウンダリ・スキャン対応の半導体チップの構成は、例えば、NIKKEI ELECTRONICS 1994.9.5(no.616) に示されているものと同様である。
【0018】
図2に示すように、半導体チップS上には、入力されたデータに基づき演算処理を行なう論理回路、及びバウンダリ・スキャン・テストを行なうTAP(Test Access Port)回路がそれぞれ形成されており、TAP回路は、レジスタ又はマルチプレクサからなるバウンダリ・スキャン・セルと該バウンダリ・スキャン・セルを制御するTAPコントローラとから構成されている。
【0019】
半導体チップSには、入力データを外部から論理回路に入力するための例えば4個の入力パッドI0 、I1 、I2 、I3 が形成されていると共に、論理回路により演算された演算結果である出力データを外部に出力するための例えば10個の出力パッドO0 、O1 、O2 、O3 、O4 、O5 、O6 、O7 、O8 、O9 が形成されている。また、各入力パッドI0 〜I3 及び各出力パッドO0 〜O9 と論理回路との間には、シフトレジスタを構成するレジスタR0 、R1 、R2 、R3 、R4 、R5 、R6 、R7 、R8 、R9 、R10、R11、R12、R13が形成されており、該シフトレジスタに保持されているデータは、R0 、R1 、R2 、……R13の順に移動する。
【0020】
半導体チップSには、テストデータをTAP回路に入力するためのテストデータ入力パッドTDI(Test Data In)(以下、TDIパッドと称する。)、TAP回路からテストデータを出力するためのテストデータ出力パッドTDO(Test Data Out )(以下、TDOパッドを称する。)、TAP回路に処理モードを選択させるモード選択信号を入力するためのモード選択パッドTMS(Test Mode Select)(以下、TMSパッドと称する。)及びテストクロック信号をTAP回路に入力するためのテストクロックパッドTCK(Test Clock)(以下、TCKパッドと称する。)が設けられている。
【0021】
TAP回路は、TMSパッドに入力されるモード選択信号に従って、論理回路に入力パッドI0 〜I3 から入力された入力データに基づいて演算処理をさせ、演算結果を出力データとして出力パッドO0 〜O9 と接続されたレジスタR0 〜R4 、R9 〜R13に保持させる演算モードと、論理回路に演算処理を停止させると共に、出力パッドO0 〜O9 と接続されたレジスタR0 〜R4 、R9 〜R13に保持されている出力データをテストデータとしてシフトレジスタを構成するレジスタR0 〜R13により順次移動させてTDOパッドに送るデータ出力モードとを選択することができる。
【0022】
図3に示すように、コンタクタCには、半導体ウエハW(図1を参照)の半導体チップS00、S10、S20、S01、S11、S21に入力データをパラレルに入力するデータ入力線IN0 、IN1 、IN2 、IN3 が設けられており、各データ入力線IN0 、IN1 、IN2 、IN3 から送られてくる入力データは、プローブ端子PI0 、PI1 、PI2 、PI3 を介して、各半導体チップSの入力パッドI0 、I1 、I2 、I3 にそれぞれ入力される。
【0023】
コンタクタCには、半導体ウエハWの各半導体チップSにテスト信号を外部から入力するためのデータ入力線TDI(以下、TDI線と称する。)が設けられており、該TDI線から送られてくるテスト信号は、プローブ端子PTDIを介して各半導体チップSのTDIパッドに入力される。
【0024】
コンタクタCには、半導体ウエハWの半導体チップS00、S10、S20、S01、S11、S21の各TDOパッドに出力されるテストデータを外部に出力するテストデータ出力線TDO00、TDO10、TDO20、TDO01、TDO11及びTDO21(以下、TDO00線、TDO10線、TDO20線、TDO01線、TDO11線及びTDO21線と称する。)が設けられており、半導体チップS00、S10、S20、S01、S11、S21のTDOパッドに出力される各テストデータは、プローブ端子PTDOを介してコンタクタCのTDO00線、TDO10線、TDO20線、TDO01線、TDO11線及びTDO21線にそれぞれ独立して出力される。
【0025】
コンタクタCには、半導体ウエハWの各半導体チップSにテストクロック信号を入力するためのテストクロック信号線TCK(以下、TCK線と称する。)が設けられており、該TCK線から送られてくるテストクロック信号は、プローブ端子PTCKを介して各半導体チップSのTCKパッドに入力される。
【0026】
コンタクタCには、半導体ウエハWの各半導体チップSにモード選択信号を入力するための第1のテストモード選択線TMS0 (以下、第1のTMS0 線と称する。)及び第2のテストモード選択線TMS1 (以下、第2のTMS1 線と称する。)がそれぞれ設けられており、第1のTMS0 線から送られてくる第1のモード選択信号はプローブ端子PTMS0 を介して半導体チップS00、S10、S20に入力されると共に、第2のTMS1 線から送られてくる第2のモード選択信号はプローブ端子PTMS1 を介して半導体チップS01、S11、S21に入力される。
【0027】
尚、コンタクタCには、各半導体チップSに電源電圧を印加する共通の電源電圧線及び接地電圧を印加する共通の接地電圧線が設けられているが、図3においては、図示の都合上省略している。
【0028】
以下、半導体ウエハW上に形成されている各半導体チップSの電気的特性をコンタクタCを用いて評価する半導体集積回路の評価方法について説明する。
【0029】
まず、図4に示すように、半導体ウエハWとコンタクタCとを接近させて、対応するパッドとプローブ端子とを互いに接触させる。尚、図4においては、半導体ウエハWの各入力パッドI0 〜I3 とコンタクタCの各プローブ端子PI0 〜PI3 とが接触している状態のみを示しているが、半導体ウエハWのTDIパッド、TDOパッド、TMSパッド及びTCKパッドと、コンタクタCのプローブ端子PTDI、PTDO、PTMS、PTCKとも互いにそれぞれ接触している。この状態で、半導体ウエハWを100℃以上例えば125℃の温度下に保持して、半導体ウエハWの各半導体チップSに対してウェハ状態でバーンインを行なう。
【0030】
以下、各半導体チップSに対してウェハ状態でバーンインを行なう方法について説明する。
【0031】
まず、コンタクタCの第1のTMS0 線及び第2のTMS1 線から演算信号をコンタクタCのプローブ端子PTMS0 、PTMS1 及び半導体チップSのTMS0 パッド及びTMS1 パッドを介して半導体チップS00、S10、S20、S01、S11、S21のTAP回路に入力すると共に、コンタクタCのデータ入力線IN0 〜IN3 から入力データをプローブ端子PIN0 〜PIN3 及び入力パッドIN0 〜IN3 を介して半導体チップS00、S10、S20、S01、S11、S21の論理回路に入力して、各論理回路に演算処理を行なわせる。各論理回路によって得られる演算結果である出力データは、出力パッドO0 〜O9 と接続されたレジスタR0 〜R4 、R9 〜R13に保持される。
【0032】
次に、各論理回路により所定時間に亘って演算処理を行なわせた後、第1のTMS0 線及び第2のTMS1 線からデータ出力信号を半導体チップS00、S10、S20、S01、S11、S21に入力して、これらの半導体チップS00、S10、S20、S01、S11、S21の論理回路による演算処理を停止させると共に、出力パッドO0 〜O9 と接続されたレジスタR0 〜R4 、R9 〜R13に保持されている各出力データをテストデータとして半導体チップS00、S10、S20、S01、S11、S21の各TDOパッドに順次移送させた後、各TDOパッドからTDO00線、TDO10線、TDO20線、TDO01線、TDO11線及びTDO21線にそれぞれ出力させる。尚、この場合、コンタクタCのTDI線はHigh又はLow に固定されている。
【0033】
TDO00線、TDO10線、TDO20線、TDO01線、TDO11線及びTDO21線に出力された各テストデータは、図示しない検査装置にそれぞれ転送され、該検査装置により各半導体チップS00、S10、S20、S01、S11、S21の電気的特性の評価が行なわれる。
【0034】
各半導体チップS00、S10、S20、S01、S11、S21の電気的特性の評価が完了すると、第1のTMS0 線及び第2のTMS1 線から演算信号を半導体チップS00、S10、S20、S01、S11、S21に入力して、各論理回路による演算処理を再び行なわせる。
【0035】
第1の実施形態によると、半導体ウエハW上に形成されている各半導体チップSの電気的特性の評価を行なう場合には、各半導体チップSの論理回路による演算処理を停止すると共に、各半導体チップSのレジスタRに保持されている出力データをシフトレジスタによりTDOパッドに順次移送させた後、TDOパッドからコンタクタCの各TDO線に出力して、各半導体チップSの電気的特性の評価を行なうため、テストデータを出力するテストデータ出力線(TDO線)は、1つの半導体チップSに対して1本で済む。つまり、半導体チップSの出力パッドO0 〜O9 と対応する数のテストデータ出力線が不要になるので、コンタクタWに設けられるテストデータ出力線の数を低減することができる。
【0036】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体集積回路の評価方法について図1〜図4を参照しながら説明する。
【0037】
第1の実施形態においては、コンタクタCには、半導体ウエハWの半導体チップS00、S10、S20、S01、S11、S21毎にTDO00線、TDO10線、TDO20線、TDO01線、TDO11線及びTDO21線が設けられていたが、第2の実施形態においては、図示は省略しているが、コンタクタCには、TDO00線とTDO01線とが共通化されてなるTDO0 線、TDO10線とTDO11線とが共通化されてなるTDO1 線及びTDO20線とTDO21線とが共通化されてなるTDO線2 が設けられている。すなわち、異なるTMS線例えば第1のTMS0 線及び第2のTMS1 線が接続されている半導体チップ群に属する各1つの半導体チップSのテストデータを出力するTDO線が共通化されている。
【0038】
以下、異なるTMS線が接続されている半導体チップ群に属する各1つの半導体チップSのテストデータを出力するTDO線が共通化されている場合の半導体チップSの電気的特性の評価方法について説明する。
【0039】
まず、第1の実施形態と同様、コンタクタCの第1のTMS0 線及び第2のTMS1 線から演算信号を半導体チップS00、S10、S20、S01、S11、S21のTAP回路に出力すると共に、コンタクタCのデータ入力線IN0 〜IN3 から入力データを半導体チップS00、S10、S20、S01、S11、S21の各論理回路に入力して、各論理回路に演算処理を行なわせる。
【0040】
次に、各論理回路により所定時間に亘って演算処理を行なわせた後、第1のTMS0 線からデータ出力信号を第1の半導体チップ群に属する半導体チップS00、S10、S20に入力して、これらの半導体チップS00、S10、S20の論理回路による演算処理を停止させると共に、出力パッドO0 〜O9 と接続されたレジスタR0 〜R4 、R9 〜R13に保持されている各出力データをテストデータとして半導体チップS00、S10、S20の各TDOパッドに順次移送させた後、各TDOパッドからTDO0 線、TDO1 線及びTDO2 線にそれぞれ出力させる。これによって、第1の半導体チップ群に属する半導体チップS00、S10、S20の電気的特性が評価される。尚、データ出力信号が入力されていない第2の半導体チップ群に属する半導体チップS01、S11、S21においては、論理回路による演算処理を続行している。
【0041】
半導体チップS00、S10、S20の電気的特性の評価が完了すると、第2のTMS1 線からデータ出力信号を半導体チップS01、S11、S21に入力して、これらの半導体チップS01、S11、S21の論理回路による演算処理を停止させると共に、各出力データをテストデータとして各TDOパッドからTDO0 線、TDO1 線及びTDO2 線にそれぞれ出力させる。これによって、第2の半導体チップ群に属する半導体チップS01、S11、S21の電気的特性が評価される。この場合、第1のTMS0 線から演算信号を第1の半導体チップ群に属する半導体チップS00、S10、S20に入力して、これらの半導体チップS00、S10、S20の論理回路による演算処理を再び行なわせる。
【0042】
第2の実施形態によると、半導体チップS00、S10、S20、S01、S11、S21の各論理回路に所定時間に亘って演算処理を行なわせた後、第1のTMS0 線からデータ出力信号を半導体チップS00、S10、S20に入力して、これらの半導体チップS00、S10、S20の電気的特性を評価し、その後、第2のTMS1 線からデータ出力信号を半導体チップS01、S11、S21に入力して、これらの半導体チップS01、S11、S21の電気的特性を評価するため、テストデータを出力するテストデータ出力線(TDO線)は、1本のTMS線に接続されている複数の半導体チップSに対して1本で済むので、コンタクタWに設けられるテスト信号出力線の数を大きく低減することができる。
【0043】
【発明の効果】
第1の半導体集積回路の評価方法によると、論理回路により演算されたデータは、シフトレジスタによりテストデータ出力端子に移動された後、該テストデータ出力端子からコンタクタのテストデータ出力線に出力されるため、データを出力するテストデータ出力線は1つの半導体集積回路素子に対して1本で済むので、つまり、半導体集積回路素子のデータ出力端子と対応する数のテストデータ出力線を設ける必要がなくなるので、コンタクタに設けられるテスト信号出力線の数を低減することができる。
【0044】
第2の半導体集積回路の評価方法によると、素子選択信号により選択された半導体集積回路素子において、論理回路により演算されたデータは、シフトレジスタによりテストデータ出力端子に移動された後、該テストデータ出力端子からコンタクタのテストデータ出力線に出力されるため、データを出力するテストデータ出力線は、コンタクタの1本の素子選択線から共通の素子選択信号が入力される複数の半導体集積回路素子に対して1本で済むので、コンタクタに設けられるテスト信号出力線の数を大きく低減することができる。
【図面の簡単な説明】
【図1】本発明の第1又は第2の実施形態に係る半導体集積回路の評価方法に適用される半導体チップの配置を示す平面図である。
【図2】本発明の第1又は第2の実施形態に係る半導体集積回路の評価方法に適用される半導体チップの詳細を示す平面図である。
【図3】本発明の第1の実施形態に係る半導体集積回路の評価方法に適用されるコンタクタの配線を示す平面図である。
【図4】本発明の第1又は第2の実施形態に係る半導体集積回路の評価方法の一工程を示す半導体ウエハ及びコンタクタの断面図である。
【符号の説明】
W 半導体ウェハ
S、S00、S10、S20、S01、S11、S21 半導体チップ(半導体集積回路素子)
I0、I1、I2、I3 入力パッド(データ入力端子)
O0、O1、O2、O3、O4、O5、O6、O7、O8、O9 出力パッド
R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13 レジスタ(シフトレジスタ)
TDI テストデータ入力パッド
TDO テストデータ出力パッド(テストデータ出力端子)
TMS モード選択パッド(モード入力端子)
TCK テストクロックパッド
C コンタクタ
IN0、IN1、IN2、IN3 データ入力線
TDI テストデータ入力線
TDO00、TDO10、TDO20、TDO01、TDO11、TDO21 テストデータ出力線
TMS0 第1のテストモード選択線(素子選択線)
TMS1 第2のテストモード選択線(素子選択線)
TCK テストクロック信号線
PI0、PI1、PI2、PI3、PTDI、PTDO、PTMS0、PTMS1、PTCK プローブ端子
Claims (1)
- 一の半導体ウエハ上に形成されており、それぞれが、論理回路、前記論理回路にデータを入力するためのデータ入力端子、前記論理回路の演算結果が出力されるシフトレジスタ、前記シフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子及び外部から動作モードを入力するためのモード入力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線、テストデータ出力線、及び素子選択線を有するコンタクタを用いてウエハ状態で一括して評価する半導体集積回路の評価方法であって、
データを前記コンタクタのデータ入力線から前記複数の半導体集積回路素子のデータ入力端子を介して前記論理回路にそれぞれ入力するデータ入力工程と、
前記データ入力工程において入力されたデータに基づいて前記論理回路により演算をそれぞれ行ない、演算されたデータを前記シフトレジスタにパラレルにそれぞれ出力する演算工程と、
電気的特性の評価の対象となる半導体集積回路素子を選択する素子選択信号を前記コンタクタの素子選択線から前記複数の半導体集積回路素子のうちの一部の半導体集積回路素子のモード入力端子に入力する選択信号入力工程と、
前記素子選択信号が入力された半導体集積回路素子において、前記演算工程を一時的に停止すると共に、前記シフトレジスタに出力されているデータを前記テストデータ出力端子にシリアルに移動するデータ移動工程と、
前記テストデータ出力端子に移動されたデータを前記コンタクタのテストデータ出力線に出力するデータ出力工程とを備えていることを特徴とする半導体集積回路の評価方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31207298A JP4234826B2 (ja) | 1998-11-02 | 1998-11-02 | 半導体集積回路の評価方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31207298A JP4234826B2 (ja) | 1998-11-02 | 1998-11-02 | 半導体集積回路の評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000138267A JP2000138267A (ja) | 2000-05-16 |
JP4234826B2 true JP4234826B2 (ja) | 2009-03-04 |
Family
ID=18024902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31207298A Expired - Fee Related JP4234826B2 (ja) | 1998-11-02 | 1998-11-02 | 半導体集積回路の評価方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4234826B2 (ja) |
-
1998
- 1998-11-02 JP JP31207298A patent/JP4234826B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000138267A (ja) | 2000-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7348595B2 (en) | Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device | |
JP2513904B2 (ja) | テスト容易化回路 | |
US4812678A (en) | Easily testable semiconductor LSI device | |
US20090265596A1 (en) | Semiconductor devices, integrated circuit packages and testing methods thereof | |
US8872534B2 (en) | Method and apparatus for testing devices using serially controlled intelligent switches | |
US20070241766A1 (en) | Semiconductor integrated circuit | |
EP0469238A2 (en) | Reduced delay circuits for shift register latch scan strings | |
US6356095B1 (en) | Semiconductor integrated circuit | |
EP0849678B1 (en) | A system and method for testing electronic devices | |
US7739571B2 (en) | Semiconductor integrated circuit and system LSI having a test expected value programming circuit | |
US6694463B2 (en) | Input/output continuity test mode circuit | |
EP0414014B1 (en) | Semiconductor device and method of testing the same | |
JP4234826B2 (ja) | 半導体集積回路の評価方法 | |
JP2005072375A (ja) | 半導体集積回路 | |
KR100977060B1 (ko) | 반도체칩 테스터용 프로브 카드와 이를 사용하는 테스터 및그 테스터를 이용한 반도체칩의 검사방법 | |
JPH07159483A (ja) | 集積回路装置およびそのテスト方法 | |
KR20080061735A (ko) | 피시험 장치, 이를 테스트 하기 위한 시스템 및 방법 | |
JP3487810B2 (ja) | バウンダリスキャン回路およびその方法 | |
JP4525125B2 (ja) | マルチチップ型半導体装置 | |
JP3070533B2 (ja) | 半導体集積回路試験装置 | |
WO2001053845A1 (en) | A printed circuit assembly with configurable boundary scan paths | |
JPH02105452A (ja) | 半導体集積回路の出力回路 | |
JP2000284024A (ja) | 半導体装置及び集積回路 | |
KR20040057495A (ko) | 테스트 보드 시스템 및 입출력 신호선 분할을 통한 범프형식의 jtag 테스트 방법 | |
JPH0743420A (ja) | 多ピン半導体集積回路の検査装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051028 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081027 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081212 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |