JPH05259376A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259376A JPH05259376A JP4054072A JP5407292A JPH05259376A JP H05259376 A JPH05259376 A JP H05259376A JP 4054072 A JP4054072 A JP 4054072A JP 5407292 A JP5407292 A JP 5407292A JP H05259376 A JPH05259376 A JP H05259376A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 半導体素子の実装密度を高めると共に半導体
装置を小型化する。 【構成】 回路基板１に表裏に開口する開口部２を設け
る。絶縁基板３に半導体素子４を実装して作成した素子
実装板５を開口部２内に取着する。開口部２を覆うよう
に回路基板１の表裏両面に絶縁層６を積層すると共に絶
縁層６の表面に半導体素子４を実装する。回路基板１の
開口部２内に実装する半導体素子４と回路基板１の表裏
面に実装する半導体素子４とで３層に半導体素子４を実
装することが可能になる。
装置を小型化する。 【構成】 回路基板１に表裏に開口する開口部２を設け
る。絶縁基板３に半導体素子４を実装して作成した素子
実装板５を開口部２内に取着する。開口部２を覆うよう
に回路基板１の表裏両面に絶縁層６を積層すると共に絶
縁層６の表面に半導体素子４を実装する。回路基板１の
開口部２内に実装する半導体素子４と回路基板１の表裏
面に実装する半導体素子４とで３層に半導体素子４を実
装することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、複数層に半導体素子を
実装した半導体装置に関するものである。
実装した半導体装置に関するものである。
【０００２】
【従来の技術】プリント配線板を実装基板としてＩＣ素
子等の半導体素子を実装した半導体装置が提供されてい
る。そしてこのような半導体装置において、半導体素子
の実装密度を高めるために半導体素子を複数層に実装す
ることがおこなわれている。図３（ａ）はその一例を示
すものであり、プリント配線板Ａの両面にそれぞれ半導
体素子４を実装するようにしたものである。図３（ａ）
において、１０はプリント配線板Ａに形成した回路、１
１は半導体素子４と回路１０との間にボンディングされ
る金線等のワイヤー、１２は半導体素子４を封止する封
止樹脂である。図３（ｂ）は他の例を示すものであり、
半導体素子４を実装したプリント配線板Ａを複層にして
各プリント配線板Ａを端子ピン等の外部リード１３によ
って一体的に接続するようにしたものである。
子等の半導体素子を実装した半導体装置が提供されてい
る。そしてこのような半導体装置において、半導体素子
の実装密度を高めるために半導体素子を複数層に実装す
ることがおこなわれている。図３（ａ）はその一例を示
すものであり、プリント配線板Ａの両面にそれぞれ半導
体素子４を実装するようにしたものである。図３（ａ）
において、１０はプリント配線板Ａに形成した回路、１
１は半導体素子４と回路１０との間にボンディングされ
る金線等のワイヤー、１２は半導体素子４を封止する封
止樹脂である。図３（ｂ）は他の例を示すものであり、
半導体素子４を実装したプリント配線板Ａを複層にして
各プリント配線板Ａを端子ピン等の外部リード１３によ
って一体的に接続するようにしたものである。
【０００３】
【発明が解決しようとする課題】しかし、図３（ａ）の
ものは、半導体素子４はプリント配線板Ａの表裏に２層
で実装できるだけであって、実装密度に限界があるとい
う問題があり、また図３（ｂ）のものは複数枚のプリン
ト配線板Ａを複層に積み上げるために小型化することが
難しいという問題があった。
ものは、半導体素子４はプリント配線板Ａの表裏に２層
で実装できるだけであって、実装密度に限界があるとい
う問題があり、また図３（ｂ）のものは複数枚のプリン
ト配線板Ａを複層に積み上げるために小型化することが
難しいという問題があった。
【０００４】本発明は上記の点に鑑みてなされたもので
あり、半導体素子の実装密度を高めることができると共
に小型化することもできる半導体装置を提供することを
目的とするものである。
あり、半導体素子の実装密度を高めることができると共
に小型化することもできる半導体装置を提供することを
目的とするものである。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、回路基板１に表裏に開口する開口部２を設け、絶縁
基板３に半導体素子４を実装して作成した素子実装板５
を開口部２内に取着し、開口部２を覆うように回路基板
１の表裏両面に絶縁層６を積層すると共に絶縁層６の表
面に半導体素子４を実装して成ることを特徴とするもの
である。
は、回路基板１に表裏に開口する開口部２を設け、絶縁
基板３に半導体素子４を実装して作成した素子実装板５
を開口部２内に取着し、開口部２を覆うように回路基板
１の表裏両面に絶縁層６を積層すると共に絶縁層６の表
面に半導体素子４を実装して成ることを特徴とするもの
である。
【０００６】
【作用】回路基板１に表裏に開口する開口部２を設け、
絶縁基板３に半導体素子４を実装して作成した素子実装
板５を開口部２内に取着するようにしているために、回
路基板１内にこのように実装する半導体素子４と回路基
板１の表裏面に実装する半導体素子４とで３層に半導体
素子４を実装することが可能になる。
絶縁基板３に半導体素子４を実装して作成した素子実装
板５を開口部２内に取着するようにしているために、回
路基板１内にこのように実装する半導体素子４と回路基
板１の表裏面に実装する半導体素子４とで３層に半導体
素子４を実装することが可能になる。
【０００７】
【実施例】以下本発明を実施例によって詳述する。回路
基板１はガラス基材エポキシ樹脂積層板等の樹脂積層板
など絶縁板で形成されるものであり、回路基板１には図
１（ａ）のように表裏に貫通して開口するように開口部
２が設けてある。また、素子実装板５を形成する絶縁基
板３も同様に樹脂積層板などの絶縁板で作成されるもの
であり、その表面に積層した銅箔など金属箔のエッチン
グ加工等によってパターンニングされた内層用回路１５
が形成してある。この絶縁基板３の表面にＩＣ素子等の
半導体素子４を搭載して半導体素子４と内層用回路１５
との間に金線等のワイヤー１１をボンディングすること
によって、絶縁基板３に半導体素子４を実装した素子実
装板５を作成することができるものである。
基板１はガラス基材エポキシ樹脂積層板等の樹脂積層板
など絶縁板で形成されるものであり、回路基板１には図
１（ａ）のように表裏に貫通して開口するように開口部
２が設けてある。また、素子実装板５を形成する絶縁基
板３も同様に樹脂積層板などの絶縁板で作成されるもの
であり、その表面に積層した銅箔など金属箔のエッチン
グ加工等によってパターンニングされた内層用回路１５
が形成してある。この絶縁基板３の表面にＩＣ素子等の
半導体素子４を搭載して半導体素子４と内層用回路１５
との間に金線等のワイヤー１１をボンディングすること
によって、絶縁基板３に半導体素子４を実装した素子実
装板５を作成することができるものである。
【０００８】このように作成した素子実装板５を図１
（ｂ）のように回路基板１の開口部２内にはめ込んで取
着し、必要に応じて開口部２内にエポキシ樹脂等の封止
樹脂１２を流し込んで封止する。また素子実装板５は必
要に応じて開口部２の内周に接着しておいてもよい。次
に、図１（ｃ）のように、ガラス基材にエポキシ樹脂等
の熱硬化性樹脂を含浸乾燥して調製した所要枚数のプリ
プレグ１６を回路基板１の表面と裏面に重ねると共にさ
らにその外側に銅箔等の金属箔１７を重ね、これを加熱
加圧して積層成形することによって、図１（ｄ）のよう
にプリプレグ１６による絶縁層６を接着層として金属箔
１７を回路基板１の両面に積層する。
（ｂ）のように回路基板１の開口部２内にはめ込んで取
着し、必要に応じて開口部２内にエポキシ樹脂等の封止
樹脂１２を流し込んで封止する。また素子実装板５は必
要に応じて開口部２の内周に接着しておいてもよい。次
に、図１（ｃ）のように、ガラス基材にエポキシ樹脂等
の熱硬化性樹脂を含浸乾燥して調製した所要枚数のプリ
プレグ１６を回路基板１の表面と裏面に重ねると共にさ
らにその外側に銅箔等の金属箔１７を重ね、これを加熱
加圧して積層成形することによって、図１（ｄ）のよう
にプリプレグ１６による絶縁層６を接着層として金属箔
１７を回路基板１の両面に積層する。
【０００９】この後に金属箔１７をエッチング加工等す
ることによって、図１（ｅ）のように回路基板１の表裏
面に絶縁層６を介して外層用回路１８を設けると共に、
回路基板１を貫通して設けたスルーホール１９の内周に
スルーホールメッキ層２０を形成することによってプリ
ント配線板Ａを作成する。このスルーホール１９は内層
用回路１５を通るように設けられるものであり、従って
スルーホールメッキ層２０を介して内層用回路１５は外
層用回路１８に導通接続されるようにしてある。
ることによって、図１（ｅ）のように回路基板１の表裏
面に絶縁層６を介して外層用回路１８を設けると共に、
回路基板１を貫通して設けたスルーホール１９の内周に
スルーホールメッキ層２０を形成することによってプリ
ント配線板Ａを作成する。このスルーホール１９は内層
用回路１５を通るように設けられるものであり、従って
スルーホールメッキ層２０を介して内層用回路１５は外
層用回路１８に導通接続されるようにしてある。
【００１０】そしてプリント配線板Ａの絶縁層６の表面
に図１（ｆ）に示すようにＩＣ素子等の半導体素子４を
搭載すると共に半導体素子４と外層用回路１８との間に
金線等のワイヤー１１をボンディングし、必要に応じて
この半導体素子４を封止樹脂１２で封止することによっ
て、半導体素子４をプリント配線板Ａの表面に実装して
半導体装置を得ることができるものである。半導体素子
４はプリント配線板Ａの片側の表面にのみ実装して、回
路基板１の内部と片面とで２層に半導体素子４を実装す
る他に、表面の他に回路基板１の裏面にも半導体素子４
を実装して回路基板１の内部と両面とで３層に半導体素
子４を実装することができるものである。
に図１（ｆ）に示すようにＩＣ素子等の半導体素子４を
搭載すると共に半導体素子４と外層用回路１８との間に
金線等のワイヤー１１をボンディングし、必要に応じて
この半導体素子４を封止樹脂１２で封止することによっ
て、半導体素子４をプリント配線板Ａの表面に実装して
半導体装置を得ることができるものである。半導体素子
４はプリント配線板Ａの片側の表面にのみ実装して、回
路基板１の内部と片面とで２層に半導体素子４を実装す
る他に、表面の他に回路基板１の裏面にも半導体素子４
を実装して回路基板１の内部と両面とで３層に半導体素
子４を実装することができるものである。
【００１１】このようにして作成される半導体装置にあ
って、回路基板１の表面側に実装された半導体素子４は
外層用回路１８に直接導通接続されており、また回路基
板１の開口部２内に実装された半導体素子４は内層用回
路１５及びスルーホールメッキ層２０を介して外層用回
路１８に導通接続されている。図２（ａ）は回路基板１
にスルーホール２１を設けると共に外層用回路１８に接
続してスルーホール２１の内周にスルーホールメッキ層
２２を設け、このスルーホール２１に端子ピン２３の頭
部を圧入して取り付けることによって、半導体装置をＰ
ＧＡなどとして作成するようにしたものである。また図
２（ｂ）は外層用回路１５にリードフレーム等のリード
２４を半田付け等して取着することによって、半導体装
置をＱＦＰなどとして作成するようにしたものである。
って、回路基板１の表面側に実装された半導体素子４は
外層用回路１８に直接導通接続されており、また回路基
板１の開口部２内に実装された半導体素子４は内層用回
路１５及びスルーホールメッキ層２０を介して外層用回
路１８に導通接続されている。図２（ａ）は回路基板１
にスルーホール２１を設けると共に外層用回路１８に接
続してスルーホール２１の内周にスルーホールメッキ層
２２を設け、このスルーホール２１に端子ピン２３の頭
部を圧入して取り付けることによって、半導体装置をＰ
ＧＡなどとして作成するようにしたものである。また図
２（ｂ）は外層用回路１５にリードフレーム等のリード
２４を半田付け等して取着することによって、半導体装
置をＱＦＰなどとして作成するようにしたものである。
【００１２】
【発明の効果】上記のように本発明は、回路基板に表裏
に開口する開口部を設け、絶縁基板に半導体素子を実装
して作成した素子実装板を開口部内に取着し、開口部を
覆うように回路基板の表裏両面に絶縁層を積層すると共
に絶縁層の表面に半導体素子を実装するようにしたの
で、回路基板の開口部内に実装する半導体素子と回路基
板の表裏に実装する半導体素子とで３層に半導体素子を
実装することが可能になって、半導体素子の実装密度を
高めることができるものであり、しかも１枚の回路基板
にこのように半導体素子を実装することができるもので
あって、小型化することが可能になるものである。
に開口する開口部を設け、絶縁基板に半導体素子を実装
して作成した素子実装板を開口部内に取着し、開口部を
覆うように回路基板の表裏両面に絶縁層を積層すると共
に絶縁層の表面に半導体素子を実装するようにしたの
で、回路基板の開口部内に実装する半導体素子と回路基
板の表裏に実装する半導体素子とで３層に半導体素子を
実装することが可能になって、半導体素子の実装密度を
高めることができるものであり、しかも１枚の回路基板
にこのように半導体素子を実装することができるもので
あって、小型化することが可能になるものである。
【図１】本発明の一実施例を示すものであり、（ａ）乃
至（ｅ）はそれぞれ製造の各工程部分の一部の断面図、
（ｆ）は半導体装置の一部の断面図である。
至（ｅ）はそれぞれ製造の各工程部分の一部の断面図、
（ｆ）は半導体装置の一部の断面図である。
【図２】同上の完成状態を示すものであり、（ａ），
（ｂ）はそれぞれ断面図である。
（ｂ）はそれぞれ断面図である。
【図３】従来例を示すものであり、（ａ），（ｂ）はそ
れぞれ断面図である。
れぞれ断面図である。
１ 回路基板 ２ 開口部 ３ 絶縁基板 ４ 半導体素子 ５ 素子実装板 ６ 絶縁層
Claims (1)
- 【請求項１】 回路基板に表裏に開口する開口部を設
け、絶縁基板に半導体素子を実装して作成した素子実装
板を開口部内に取着し、開口部を覆うように回路基板の
表裏両面に絶縁層を積層すると共に絶縁層の表面に半導
体素子を実装して成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054072A JPH05259376A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054072A JPH05259376A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259376A true JPH05259376A (ja) | 1993-10-08 |
Family
ID=12960418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054072A Withdrawn JPH05259376A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151702A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | マルチチップモジュール |
| JPH08213543A (ja) * | 1994-10-20 | 1996-08-20 | Hughes Aircraft Co | マルチダイパッケージ装置 |
| JP2015084434A (ja) * | 2010-07-23 | 2015-04-30 | テッセラ，インコーポレイテッド | 組立て後に平坦化される超小型電子素子 |
-
1992
- 1992-03-13 JP JP4054072A patent/JPH05259376A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151702A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | マルチチップモジュール |
| JPH08213543A (ja) * | 1994-10-20 | 1996-08-20 | Hughes Aircraft Co | マルチダイパッケージ装置 |
| JP2015084434A (ja) * | 2010-07-23 | 2015-04-30 | テッセラ，インコーポレイテッド | 組立て後に平坦化される超小型電子素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |