JP2004056115A - 多層配線基板 - Google Patents
多層配線基板 Download PDFInfo
- Publication number
- JP2004056115A JP2004056115A JP2003151748A JP2003151748A JP2004056115A JP 2004056115 A JP2004056115 A JP 2004056115A JP 2003151748 A JP2003151748 A JP 2003151748A JP 2003151748 A JP2003151748 A JP 2003151748A JP 2004056115 A JP2004056115 A JP 2004056115A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- cavity
- layer
- upper insulating
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】ICチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する。
【解決手段】表面6および裏面8を有し且つ複数の絶縁層3,4,5とその間に形成された配線層10,12とを含むベース積層部2と、かかる積層部2の表面6に積層され且つ開口径の小さなキャビティ19を有する上側絶縁層20と、かかる上側絶縁層20の表面21に積層され且つ開口径の大きなキャビティ39を有する上側絶縁層30と、上記ベース積層部2および上側絶縁層20,30間に形成された配線層18,29と、を備えると共に、平面視において露出する上記上側絶縁層20,30の表面21,31および上記ベース積層部2の表面6に、ICチップなどの電子部品との接続端子16,28,38が形成されている、多層配線基板1。
【選択図】 図1
【解決手段】表面6および裏面8を有し且つ複数の絶縁層3,4,5とその間に形成された配線層10,12とを含むベース積層部2と、かかる積層部2の表面6に積層され且つ開口径の小さなキャビティ19を有する上側絶縁層20と、かかる上側絶縁層20の表面21に積層され且つ開口径の大きなキャビティ39を有する上側絶縁層30と、上記ベース積層部2および上側絶縁層20,30間に形成された配線層18,29と、を備えると共に、平面視において露出する上記上側絶縁層20,30の表面21,31および上記ベース積層部2の表面6に、ICチップなどの電子部品との接続端子16,28,38が形成されている、多層配線基板1。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、平面視において複数のキャビティを重複して表面側に配置した多層配線基板に関する。
【0002】
【従来の技術】
複数の絶縁層とこれらの間に形成した複数の配線層とを有する多層配線基板は、その機能を高めるため、かかる多層配線基板の表面上にICチップなどの複数の電子部品を、実装する場合がある。
例えば、図10(A)に断面を示す多層配線基板200は、セラミックからなる複数の絶縁層201〜204と、これらの間に配置した配線層212〜214と、を備えている。かかる配線層212〜214間には、これらを接続するビア導体207,208が配置されている。
【0003】
また、図10(A)に示すように、最上層の配線層212の上から立設するビア導体215の上端には、かかる配線基板200の表面205よりも高く突出する接続端子216が形成されている。更に、最下層の配線層214から垂下するビア導体209の下端には、多層配線基板200の裏面206から突出する接続端子218が形成されている。
図10(B)に示すように、多層配線基板200の表面205上に複数のICチップ220,222をフリップチップ実装する場合、表面205上に突出する接続端子216とICチップ220,222の底面から突出する接続端子221,223とをハンダHを介してそれぞれ接続している(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開2001−203295号公報(第7頁、図6(b))
【0005】
【発明が解決すべき課題】
以上のような多層配線基板200では、ICチップ220,222の配置が同じ表面205において平面的となるため、複数のICチップ220,222を実装する場合、これらの実装に要する表面205の面積が大きくなる。この結果、平面視における多層配線基板200自体の面積、即ち縦×横の寸法を大きくする必要が生じる。このため、近年における多層配線基板の小型化および高性能化の要請に対応できず、しかもコスト高にもつながる、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、ICチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する、ことを課題とする。
【0006】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の電子部品を互いに重複させて多層配線基板の表面に実装する、ことに着想して成されたものである。
即ち、本発明の多層配線基板は、表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、かかるベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、上記複数の上側絶縁層のうち、上記キャビティの開口径が小さい上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きい上側絶縁層は、最上層または最上層寄りに積層されると共に、平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、ことを特徴とする。尚、上記電子部品には、ICチップなどが含まれる。
【0007】
これによれば、複数のキャビティごとにこれに応じたサイズの電子部品を収容でき、且つ当該キャビティの底面を形成する上記ベース積層部の表面または上側絶縁層の表面に位置する接続端子と接続できる。また、最上層の上側絶縁層の表面にも別の電子部品を実装することができる。更に、複数の電子部品の端子同士間に接続される信号配線の長さを短くできるため、信号伝搬遅延時間を短くし、高速動作が可能となる。しかも、各信号配線の長さの差を小さくできるため、各信号配線間の信号伝搬遅延時間の差を小さくし、高クロック周波数帯域における動作も可能となる。従って、複数の電子部品の実装に必要な表面の面積を少なくでき、多層配線基板の小型化および高性能化を図ることが可能となる。
【0008】
また、本発明には、前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、多層配線基板も含まれる。
これによれば、更に多くの配線層を配置できるため、多層配線基板の小型化および高性能化を一層図ることが可能となる。
更に、本発明には、前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、多層配線基板も含まれる。
これによれば、各キャビティの底面や最上層の上側絶縁層の表面に、多数の接続端子をほぼ同じ間隔を置いて高密度に配置することができ、複数の電子部品の端子との接続も容易且つ確実に行うことが可能となる。
【0009】
加えて、本発明には、前記ベース積層部とその上方の単数または複数の前記上側絶縁層との間を貫通し且つ中間で前記配線層と接続するスルーホール導体を更に有している、多層配線基板を含めることも可能である。
尚、前記絶縁層は、シート状にしたセラミックまたは合成樹脂が含まれる。かかるセラミックには、例えば、アルミナ(Al2O3)、窒化アルミニウム(AlN)、チタン酸バリウム(BaTiO3)、ムライト(3Al2O3・2SiO2)などが含まれる。また、上記樹脂には、エポキシ、ポリエステル、ポリイミド、ビスマレイミド・トリアジン、またはPTFEなどのフッ素系樹脂などの樹脂や、これらにシリカフィラやガラスフィラなどの無機フィラ、ガラス繊維、または合成樹脂を含有させた複合材が含まれる。
【0010】
【発明の実施の形態】
以下において、本発明の実施に好適な形態を図面と共に説明する。
図1(A),(B)は、本発明における1形態の多層配線基板1の平面図と垂直断面図である。多層配線基板1は、図1(B)に示すように、ベース積層部2と、かかる積層部2の表面6上に積層され且つ開口径が比較的小さなキャビティ19を有する上側絶縁層20と、かかる絶縁層20の表面21上に積層され開口径が比較的大きなキャビティ39を有する最上層の上側絶縁層30と、を備えている。
ベース積層部2は、図1(A)に示すように、平面視が正方形を呈し、図1(B)に示すように、例えば主にアルミナからなる複数の絶縁層3,4,5と、これらの間に所定パターンで形成された配線層10,12と、を含む。
【0011】
絶縁層3,4,5の厚みは、数10〜数100μm(例えば50〜300μm)で、配線層10,12は、厚みが0.5〜20μmで且つAg、Pd、Ag−Pd、Ni、W、Moなどの金属またはこれらの合金からなる焼結体である。
図1(B)に示すように、ベース積層部2の表面6に形成される配線層18および配線層10,12間には、絶縁層3,4を貫通するビア導体13,14が配置されている。また、配線層12の下には、最下層の絶縁層5を貫通するビア導体15が配置され、その下端にはベース積層部2の裏面8から下側に突出する接続端子17が複数形成されている。かかる接続端子17は、当該配線基板1を図示しないマザーボードなどのプリント基板に実装するために用いられる。
更に、表面6の中央部は、上側絶縁層20のキャビティ19内に露出し、かかるキャビティ19の直下に位置し且つ配線層10上から絶縁層3を貫通するビア導体13の上端には、複数の接続端子16が表面6よりも高く形成されている。
複数の接続端子16は、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ19の形状に沿って配置されている。接続端子16は、半球形状で且つその表面にNiメッキおよびAuメッキが施される。
【0012】
上側絶縁層20も平面視が正方形を呈し、図1(A)に示すように、その中央部には、平面視が正方形のキャビティ19が位置し、その底面にベース積層部2の表面6および複数の接続端子16が露出する。図1(B)に示すように、上側絶縁層20は、前記と同様の素材および厚みからなる絶縁層22,23と、その間に所定パターンで形成された配線層24と、を備えている。かかる上側絶縁層20の表面21には配線層29が形成され、配線層18,24,29間を接続するビア導体26,25が、絶縁層22,23に形成されている。
また、表面21の中央寄りには、隣接する上側絶縁層30のキャビティ39内に露出し、このキャビティ39の直下に位置し且つ配線層24上から絶縁層22を貫通するビア導体25の上端には、複数の接続端子28が表面21よりも高く形成されている。複数の接続端子28も、表面にNiメッキおよびAuメッキが施され、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ19,39に沿って配置されている。
【0013】
最上層の上側絶縁層30も平面視が正方形を呈し、図1(A)に示すように、その中央部には、平面視が正方形のキャビティ39が位置し、その底面に上側絶縁層20の表面21および複数の接続端子28が露出する。
図1(B)に示すように、上側絶縁層30は、前記と同様の素材および厚みからなる絶縁層32,33と、その間に所定パターンで形成された配線層34と、かかる配線層34と下層の配線層29との間を接続するビア導体37と、を含む。
また、配線層34上から絶縁層32を貫通するビア導体36の上端には、かかる絶縁層30の表面31よりも高く突出する複数の接続端子38が形成されている。複数の接続端子38は、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ39に沿って配置されている。かかる接続端子38も、それぞれ表面にNiメッキおよびAuメッキが施される。
【0014】
図1(A)に示すように、キャビティ19,39は、ベース積層部2および上側絶縁層20,30の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ19,39は、同心の位置になるように上側絶縁層20,30に形成される。このため、平面視で露出するベース積層部2の表面6は、正方形であり、多数の接続端子16がキャビティ19に沿って格子模様の交点に配置される。また、平面視で露出する上側絶縁層20の表面21には、キャビティ19,39に沿って3列の格子模様の交点に多数の接続端子28が高密度にして配置される。更に、上側絶縁層30の表面31には、キャビティ39に沿って、その外側に3列の格子模様の交点に多数の接続端子38が高密度にして配置される。
【0015】
図2(A)は、多層配線基板1にICチップ(電子部品)40,44,46を実装する直前の状態を示す。このうち、ICチップ40,44は、図2(A)に示すように、幅(縦×横)および厚みがキャビティ19,39よりもやや小さめで、その上面と底面とには多数の端子41,42,43,45を有している。また、ICチップ46は、キャビティ39よりも大きな幅(縦×横)で且つその底面に多数の端子47を有している。
図2(B)に示すように、先ず、多層配線基板1のキャビティ19内にICチップ40を挿入し、その端子42をキャビティ19内に位置するベース積層部2の表面6の接続端子16と個別にハンダHなどの低融点合金を介して接続する。
【0016】
次に、図2(B)に示すように、キャビティ39内にICチップ44を挿入し、その底面の外周に沿った3列の各端子45を、キャビティ39内に位置する上側絶縁層20の表面21の接続端子28と個別にハンダHを介して接続する。同時に、ICチップ40,44間で対向する端子41,45間を、同様に接続する。
次いで、上側絶縁層30の表面31およびICチップ44の上に、ICチップ46を配置し、その底面の外周に沿った3列の各端子47を、上側絶縁層30の表面31に突出する接続端子38と個別にハンダHを介して接続する。同時に、ICチップ44,46間で対向する端子43,47間を、同様に接続する。
そして、図2(B)に示すように、上側絶縁層30の表面31とICチップ46との間の外周に沿って、アンダーフィル48を充填する。
その結果、多層配線基板1におけるベース積層部2と上側絶縁層20,30との表面6,21,31に、ICチップ40,44,46を互いに重複させてフリップチップ実装することができる。
【0017】
以上のように多層配線基板1によれば、ICチップ40,44,46の実装に必要な表面6,21,31の面積を少なくでき、ICチップ40,44,46の端子42,45,47間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。
尚、前記ベース積層部2は、一対の絶縁層とその間の配線層からなる形態としても良い。また、前記上側絶縁層20,30は、内部の配線層24,34を省略して、単一の絶縁層とし且つビア導体のみを貫通させる形態としても良い。更に、ICチップ40,44,46間における端子41,45や端子43,47を介した直接的な接続は、省略しても良い。
【0018】
以下において、多層配線基板1の製造方法を説明する。
図3(A)は、前記の厚みを有し且つ例えばアルミナを主成分とするグリーンシートSの断面を示す。かかるシートSを複数枚用意する。
次に、図3(B)の下方に示すように、3枚のグリーンシートS1〜S3には、ドリル加工、レーザ加工、またはパンチング加工などにより、所定の位置で厚み方向に沿ってビアホールhを貫通させる。また、図3(B)の中程に示すように、別のグリーンシートS4,S5には、それらの中央部に平面視が正方形で開口径の小さなキャビティ19a,19bをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールhを厚み方向に沿って貫通させる。
更に、図3(B)の上方に示すように、別個のグリーンシートS6,S7には、それらの中央部に平面視が正方形で開口径の大きなキャビティ39a,39bをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールhを厚み方向に沿って貫通させる。
【0019】
次いで、図3(C)に示すように、グリーンシートS1〜S7における各ビアホールh内に、各シートS1〜S7の表面側から図示しないメタルマスクおよびスキージを用いる穴埋め印刷により、Ag、Pd、Ag−Pd、Ni、W、Moなどの金属または合金の粉末を含み且つ所定の流動性を有する導電性ペーストを充填し、ビア導体13〜15,25,26,36,37を形成する。
更に、図4(A)に示すように、シートS1〜S6の表面に、例えばスクリーン印刷により、上記同様の導電性ペーストを所定パターンで印刷することにより、配線層10,12,18,24,29,34を形成する。
尚、先に配線層10,12などを形成してから、その後で前記ビアホールhを形成し、更にビア導体13〜15などを形成するようにしても良い。
【0020】
また、図4(A)に示すように、グリーンシートS1の裏面側には、スクリーン印刷などにより、各ビア導体15と接続する接続端子17が形成される。
同様にして、グリーンシートS3の表面側の中央部に位置する各ビア導体13の上端には、半球形状の接続端子16が形成される。更に、グリーンシートS5の表面側で且つキャビティ19b寄りに3列で位置する各ビア導体25の上端にも、同様の接続端子28が形成される。加えて、グリーンシートS7の表面側で各ビア導体36の上端にも、同様の接続端子38が形成される。
【0021】
そして、以上のグリーンシートS1〜S7を図4(A)に示す順で積層して圧着し、得られた積層体を、図示しない焼成炉中に挿入し、グリーンシートS1〜S7を形成するセラミック(アルミナ)成分および配線層10,12などの金属成分など応じて、800〜1400℃に0.5〜6時間ほど加熱して焼成する。
その結果、前記図1(B)に示したように、ベース積層部2、上側絶縁層20,30、キャビティ19,39、および接続端子16,28,38などを有する前記多層配線基板1を得ることができる。尚、図4(B)に示すように、前記グリーンシートS1〜S3、同シートS4とS5、および同シートS6とS7の3組を先に積層し、ベース積層部2と上側絶縁層20,30とを先に形成してから、これらを互いに積層し且つ焼成する順序にしても良い。
【0022】
図5は、異なる形態の多層配線基板50の垂直断面を示す。
多層配線基板50は、ベース積層部52と、その表面56上に積層され開口径が最も小さなキャビティ79を有する上側絶縁層70と、その表面71上に積層され開口径が中程度の大きさのキャビティ89を有する上側絶縁層80と、その表面81上に積層され開口径が最も大きなキャビティ99を有する最上層の上側絶縁層90と、を備えている。
ベース積層部52は、平面視が正方形を呈し、図5に示すように、前記同様の絶縁層53〜55と、これらの間に形成された配線層60,62と、を含む。
【0023】
ベース積層部52の表面56に形成される配線層68および配線層60,62間には、ビア導体63,64が配置され、配線層62の下には、最下層の絶縁層55を貫通するビア導体65が配置され、その下端にはベース積層部52の裏面58から下側に突出する接続端子67が複数形成されている。接続端子67は、当該配線基板50を図示しないプリント基板に実装する際に用いられる。また、表面56の中央部は、上側絶縁層70のキャビティ79内に露出し、かかるキャビティ79の直下に位置し且つ配線層60上から絶縁層53を貫通するビア導体63の上端には、複数の接続端子66が表面56よりも高く形成されている。
【0024】
上側絶縁層70も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が最も小さなキャビティ79が位置し、その底面に前記ベース積層部52の表面56および複数の接続端子66が露出する。
図5に示すように、上側絶縁層70は、前記同様の絶縁層72,73と、その間に形成された配線層74と、を備えている。かかる上側絶縁層70の表面71には配線層77が形成され、配線層77,74,68間を接続するビア導体75,76が、絶縁層72,73に形成されている。また、表面71の中央寄りは、隣接する上側絶縁層80のキャビティ89内に露出し、かかるキャビティ89の直下に位置し且つ配線層74上から絶縁層72を貫通するビア導体75の上端には、接続端子78が表面71よりも高く形成されている。
【0025】
また、上側絶縁層80も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が中程度のキャビティ89が位置し、その底面に上側絶縁層70の表面71および複数の接続端子78が露出する。
図5に示すように、上側絶縁層80も、前記同様の絶縁層82,83と、その間に形成された配線層84と、を備えている。かかる上側絶縁層80の表面81には配線層87が形成され、配線層87,84,77間を接続するビア導体85,86が、絶縁層82,83に形成されている。
また、表面81の中央寄りは、上側絶縁層90のキャビティ99内に露出すると共に、かかるキャビティ99の直下に位置し且つ配線層84上から立設するビア導体85の上端には、接続端子88が表面81よりも高く形成されている。
【0026】
更に、最上層の上側絶縁層90も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が最も大きなキャビティ99が位置し、その底面に上側絶縁層80の表面81および複数の接続端子88が露出する。
図5に示すように、上側絶縁層90も、前記と同様の素材および厚みからなる絶縁層92,93と、その間に所定パターンで形成された配線層94と、かかる配線層94と下層の配線層87との間を接続するビア導体96と、を含む。
また、配線層94の所定の位置から立設するビア導体95の上端には、上側絶縁層90の表面91よりも高く突出する接続端子98が形成されている。複数の接続端子98は、平面視で互いに格子状に配置され且つキャビティ99の外周に沿って3列にして配置される。
【0027】
また、図5に示すように、多層配線基板50のキャビティ79内に幅狭のICチップ100を挿入し、その底面の各端子102をキャビティ79内に位置するベース積層部52の表面56の接続端子66と各々ハンダHを介して接続する。
次に、上側絶縁層70の表面71およびICチップ100の上に、幅が中程度のICチップ103を配置し、その底面の外周に沿った3列の各端子104を、キャビティ89内に位置する上側絶縁層70の表面71に突出する接続端子78と個別に接続する。次いで、上側絶縁層80の表面81およびICチップ103の上に、幅広のICチップ105を配置し、その底面の外周に沿った3列の各端子106を、上側絶縁層80の表面81に突出する接続端子88と個別に接続する。更に、上側絶縁層90の表面91上に、蓋状のリッド(封着用カバー)108を配置し、その4辺の縦片109を表面91の周辺に密着させる。
【0028】
上記リッド108と上側絶縁層90の表面91との間に位置する空間や、これに連通するキャビティ79,89,99内には、例えばアルゴンなどの不活性ガスを充填して封着することで、ICチップ100などを保護することができる。
これにより、図5に示すように、多層配線基板50のキャビティ79,89,99内にICチップ100,103,105を挿入し且つこれらを接続端子66,78,88と接続してフリップチップ実装することができる。
従って、かかる多層配線基板50によれば、複数のICチップ(電子部品)を比較的少ない実装面積でフリップチップ実装できる共に、複数のICチップ間を接続する通信配線の長さが短くなることで高速動作が可能となるため、小型化および高性能化の要請に充分に応えることが可能となる。尚、上側絶縁層90の表面91上の接続端子98に別のICチップを更に実装することも可能である。
【0029】
図6(A),(B)は、更に異なる形態の多層配線基板110の平面図と垂直断面図である。多層配線基板110は、図6(B)に示すように、ベース積層部111と、その表面116上に積層され開口径が比較的小さなキャビティ139を有する上側絶縁層130と、その表面131上に積層され開口径が比較的大きなキャビティ149を有する最上層の上側絶縁層140と、を備えている。
ベース積層部111は、図6(A)に示すように、平面視が正方形を呈し、図6(B)に示すように、複数の絶縁層112〜114,115と、これらの間に所定パターンで形成された配線層122〜124と、を含む。かかる配線層122などは、厚みが10〜数10μmの銅メッキ膜からなる。尚、図6(A)では、上記積層部111などにおける一点鎖線よりも下側の下辺部分は省略されている。
【0030】
絶縁層112は、例えばビスマレイミド・トリアジンからなり厚み約800μmのコア基板で、その表面と裏面との間を貫通する複数のスルーホール119内には、スルーホール導体120および充填樹脂121がほぼ同心にして形成される。スルーホール導体120の両端は、配線層122,123と接続される。
また、絶縁層113,114は、厚みが数10μmの例えばエポキシ樹脂にシリカフィラなどの無機フィラを含む複合材からなり、最下層の絶縁層115は、同様の素材からなるやや薄肉のソルダーレジスト層である。
更に、絶縁層113,114には、かかるベース積層部111の表面116に形成される配線層126と配線層124との間、配線層122,124間を接続するビア導体(フィルドビア)127,128が所定の位置に形成されている。これらのビア導体127,128も、銅メッキから形成される。
【0031】
加えて、ベース積層部111の表面116の中央部は、上側絶縁層130のキャビティ139内に露出し、かかるキャビティ139の直下に位置し且つ配線層124上から絶縁層114を貫通するビア導体127aの上端には、複数の接続端子129が表面116よりも高く形成されている。これらの接続端子129は、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ139に沿って配置されている。
尚、最下層のソルダーレジスト層115に形成した開口部118には、配線層123が裏面117側に露出し、その表面はNiメッキおよびAuメッキされ、図示しないマザーボードなどのプリント基板との接続端子として活用される。
上側絶縁層130も平面視が正方形を呈し、図6(A)に示すように、その中央部には、平面視が正方形のキャビティ139が位置し、その底面にベース積層部111の表面116および複数の接続端子129が露出する。
【0032】
図6(B)に示すように、上側絶縁層130は、前記同様の素材および厚みからなる絶縁層132,133と、その間に所定パターンで形成された配線層134と、を含む。上側絶縁層130の表面131には配線層145が形成され、配線層145,134,126間を接続するフィルドビア導体136,137が、上記絶縁層133,132に個別に形成されている。
また、表面131の中央寄りは、最上層の上側絶縁層140におけるキャビティ149内に露出し、このキャビティ149の直下に位置し且つ配線層134上から絶縁層133を貫通するビア導体135の上端には、複数の接続端子138が表面131よりも高く形成されている。複数の接続端子138も、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ139,149に沿って配置されている。
【0033】
更に、最上層の上側絶縁層140も平面視が正方形を呈し、図6(A)に示すように、その中央部には、平面視が正方形のキャビティ149が位置し、その底面に上側絶縁層130の表面131および複数の接続端子138が露出する。
図6(B)に示すように、最上層の上側絶縁層140は、前記同様の素材と厚みからなる絶縁層142と、やや薄肉のソルダーレジスト層143と、これらの間に所定パターンで形成された配線層144と、かかる配線層144と下層の配線層145との間を接続するビア導体146と、を含む。また、配線層144上の所定の位置には、ソルダーレジスト層143を貫通し且つ当該上側絶縁層140の表面141よりも高く突出する複数の接続端子148が形成されている。
複数の接続端子148も、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ149の外周に沿って3列にして配置されている。
【0034】
図6(A)に示すように、キャビティ139,149は、ベース積層部111および上側絶縁層130,140の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ139,149は、予め同心の位置になるように上側絶縁層130,140に形成されている。このため、平面視で露出するベース積層部111の表面116は正方形であり、かかる表面116に位置する多数の接続端子129は、キャビティ139に沿って格子模様の交点に配置される。
更に、図6(A)に示すように、平面視において露出する上側絶縁層130の表面131には、キャビティ139,149に沿って3列の格子模様の交点に多数の接続端子138が高密度にして配置される。加えて、上側絶縁層140の表面141には、キャビティ149に沿って、その外側に3列の格子模様の交点に多数の接続端子148が高密度にして配置される。
【0035】
以上のように多層配線基板110によっても、3種類のICチップの実装に必要な表面116,131,141の面積を少なくでき、上記ICチップの端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。尚、前記上側絶縁層130,140は、内部の配線層134,144を省略して単一の絶縁層とし、且つビア導体などを貫通させる形態としても良い。
【0036】
以下において、多層配線基板110の製造方法を説明する。
図7(A)に示すように、コア基板(絶縁層)112の厚み方向に沿って、複数のスルーホール119をドリルまたはレーザ加工により貫通させ、各スルーホール119の内壁に沿ってメッキ触媒を付与してから無電解銅メッキおよび電解銅メッキを施す。この結果、各スルーホール119の内壁に沿ってほぼ円筒形のスルーホール導体120が形成される。それらの内側に充填樹脂121を充填する。
更に、コア基板112の表面と裏面との全面に、上記同様の銅メッキによる銅メッキ膜を形成し、その上に図示しない所定パターンのエッチングレジストを形成した後、エッチング液(現像液)により上記レジストのパターン間から露出する銅メッキ膜の一部をエッチングして除去する。
【0037】
その結果、図7(A)に示すように、コア基板112の表面と裏面には、上記パターンに倣い且つスルーホール導体120の上・下端と接続する配線層122,123が形成される。
次に、図7(B)に示すように、コア基板112の表面および配線層122の上に、例えば樹脂フィルムを貼り付けて絶縁層113を形成し、この絶縁層113の所定の位置にフォトリソグラフィ技術またはレーザ加工により、複数のビアホールを形成する。かかるビアホール内および絶縁層113の表面上に上記同様の銅メッキ膜を形成した後、上記同様のエッチングレジストの形成およびエッチングを行う。
【0038】
その結果、図7(B)に示すように、絶縁層113内には複数のフィルドビア導体128が貫通し、且つ絶縁層113の表面に配線層124が形成される。上記ビア導体128は、その下端で下層の配線層122と接続され、且つ上端で配線層124と接続される。同様にして、図7(C)に示すように、絶縁層113および配線層124の上に絶縁層114を形成し、この絶縁層114の周辺部にビア導体127を形成すると共に、絶縁層114の表面に配線層126を形成する。
図7(C)に示すように、配線層124のうち、中央寄りに位置する部分には、絶縁層114を貫通するビア導体127aと、その上端に位置し且つ表面116よりも高く突出する接続端子129が穴埋め印刷法などにより形成される。この結果、図7(C)の下方に示すように、コア基板112、絶縁層113,114、および接続端子129などを含むベース積層部111の主要部が形成される。
【0039】
図7(C)の上方に示すように、絶縁層132,133も、前記同様の方法によって積層され、これらの間および表面131上に配線層134,145が形成され、且つビア導体136,137が絶縁層132,133を貫通して形成される。この絶縁層132,133の中央部には、例えばプレスによる打ち抜き加工、ルータ加工、レーザ加工、または露光・現像により、平面視が正方形であるキャビティ139が形成される。
かかるキャビティ139の周囲に位置する配線層134上には、図7(C)に示すように、当該キャビティ139に沿って3列のビア導体135が形成され、それらの上端には表面131よりも高く突出する接続端子138が形成される。これにより、上側絶縁層130が得られる。尚、上記キャビティ139を形成する打ち抜き加工またはルータ加工などは、最後に行っても良い。
【0040】
尚、絶縁層114および配線層126の上に、キャビティ139に相当するエリアサイズのダミー板を配置し、かかるダミー板の上に絶縁層132,133を前記同様の方法(樹脂フィルムの貼り付け、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、エッチング)により積層する。次いで、キャビティ139を形成すべき位置の絶縁層132,133およびダミー板を、ルータ加工またはプレスによる打ち抜き加工により除去する。これらの加工は、追って積層する絶縁層142,143の積層後の最後に行っても良い。
【0041】
尚また、前記プレスによる打ち抜き加工およびレーザ加工は、樹脂フィルムに対してキャビティ139に相当するエリアを打ち抜き加工およびレーザによる外形加工により、得られたキャビティ139を有する絶縁層132,133を、絶縁層114および配線層126の上に貼り付ける。上記キャビティ139の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。そして、上記保護テープまたは保護コーティングを剥離することで行うこともできる。かかる剥離は、追って積層する絶縁層142,143の積層後の最後に行っても良い。
【0042】
尚更に、前記露光・現像は、絶縁層114および配線層126の上に、感光性樹脂フィルムを貼り付け、そのキャビティ139に相当するエリアおよび周辺部のビアホールを、露光および現像により開口する。この際、周辺部のビアホールは、レーザ加工により形成しても良い。次に、形成されたキャビティ139の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。最後に、上記保護テープまたは保護コーティングを剥離する。
以上の各加工方法におけるパターンの形成方法は、上述したサブトラクティブ法(銅メッキ膜の形成→エッチングレジストの形成→銅メッキ膜のエッチング)に限らず、セミアデティブ法(無電解銅メッキ膜の形成→メッキレジストの形成→銅メッキ膜の形成→無電解銅メッキ膜のエッチングによる除去)などの公知の手法により行っても良い。
【0043】
更に、図7(D)に示すように、かかる上側絶縁層130の表面131および配線層145の上に、上記と同様な方法で形成した上側絶縁層140を積層する。最後に、ベース積層部111のコア基板112の裏面側に、前記ソルダーレジスト層115および開口部118を形成する。
その結果、前記図6(B)に示した多層配線基板110を得ることができる。
尚、前記図5と同様に、多層配線基板110におけるベース積層部111の表面116上に、幅(縦・横)が大中小の3種類のキャビティを有する上側絶縁層を積層し、これら3種類のキャビティに同様なサイズのICチップを収容してフリップチップ実装することも可能である。
【0044】
図8,9は、前記と異なる製造方法およびこれにより製造される前記配線基板110の応用形態の多層配線基板160に関する。この製造方法は、予め内部配線やビア導体などを形成したベース積層部111、上側絶縁層130、および上側絶縁層140を別途に形成した後、これらを一括して積層する方法である。
図8(A)に示すように、前記同様の方法により、コア基板(絶縁層)112の中央付近にのみスルーホール導体120を形成し、かかるコア基板112の表面と裏面とに所定パターンの配線層122,123を、個別に形成する。
【0045】
次に、図8(B)に示すように、コア基板112の表面および配線層122の上方に絶縁層113を積層し、その中央付近のみに前記同様の方法によりビア導体128および配線層124を形成する。
次いで、図8(C)に示すように、絶縁層113および配線層124の上方に絶縁層116を積層し、その中央付近に前記同様の方法により、ビア導体127aおよび接続端子129を形成することで、ベース積層部111を形成する。
【0046】
一方、図9(A)に示すように、前記と同様の方法により、周辺部の表面上に配線層144を形成した絶縁層142の上にソルダーレジスト層143を積層し、その周辺部に接続端子148およびランド150を形成する。その後、積層した絶縁層142とソルダーレジスト層143との中央部に、プレスによる打ち抜き加工、ルータ加工、レーザ加工などによりキャビティ149を形成することで、図9(A)に示すように、上側絶縁層140を形成する。
また、図9(B)に示すように、前記同様の方法により、周辺部に配線層126,134およびビア導体137を形成した絶縁層132の上に絶縁層133を積層し、その周辺部にビア導体135、接続端子138、および配線層145を形成する。その後、積層した絶縁層132,133の中央部に対し、前記プレスによる打ち抜き加工などを施して、キャビティ139を形成することにより、図9(B)に示すように、上側絶縁層130を形成する。
【0047】
次に、図9(C)に示すように、接着剤層(プリプレグ)を介して、ベース積層部111と上側絶縁層130とを圧力を伴って積層する。また、コア基板112の裏面の配線層123と最上層の絶縁層133の表面131の配線層145との間に、ドリル加工により内径が約150μmのスルーホール153を貫通し、その内壁に沿って厚みが数10μmのスルーホール導体152を形成する。かかるスルーホール導体152は、その中間で配線層122,134と接続され、内側に充填樹脂154を充填された後、その上下端を蓋メッキされる。
【0048】
更に、図9(D)に示すように、接着剤層(プリプレグ)を介して、ベース積層部111および上側絶縁層130と上側絶縁層140とを圧力を伴って積層する。また、コア基板112の裏面の配線層123と、最上層のソルダーレジスト層143の表面141のランド150との間に、ドリル加工によってスルーホール155を貫通し、その内壁に沿ってスルーホール導体156を形成する。かかるスルーホール導体156は、その中間で配線層122,144と接続され、内側に充填樹脂158を充填された後、その上下端を蓋メッキされる。
【0049】
その結果、図9(D)に示すような多層配線基板160が得られる。かかる多層配線基板160は、周辺部に長いスルーホール導体152,156を有するため、厚み方向の導通が迅速且つ安定して取れると共に、内部の構造が簡素になるため、その製造工数も低減することが可能となる。
尚、2枚の接着剤層(プリプレグ)を介して、ベース積層部111と上側絶縁層130と上側絶縁層140との3者を、同時に圧力をかけつつ積層することも可能である。
【0050】
本発明は、以上において説明した各形態に限定されるものではない。
例えば、同じ上側絶縁層に形成するキャビティは、2つ以上としても良い。あるいはキャビティの形状は、前記正方形に限らず、平面視で長方形、六角形、八角形などの多角形を呈する形態としても良い。尚、かかるキャビティ内に実装されるICチップなどの形状も平面視で相似形の形態にする。
また、同じキャビティの底面に位置する多数の接続端子を2分割し、かかるキャビティ内に挿入した2つのICチップなどの端子を個別に接続しても良い。
更に、上層のキャビティの1辺と下層のキャビティの1辺とが、平面視で共通の垂直面を形成する形態とすることも可能である。
加えて、前記電子部品には、前記ICチップに限らず、チップコンデンサ、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、FET、ローノイズアンプ(LNA)などの能動部品も含まれ、あるいはSAWフィルタ、LCフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなども含まれる。
【0051】
【発明の効果】
本発明の多層配線基板によれば、ICチップなどの電子部品の実装に必要な表面の面積を少なくでき、電子部品の端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化が容易となる。
また、上側絶縁層内に別の配線層を有する多層配線基板によれば、より多くの配線層を配置でき、多層配線基板の小型化および高性能化が一層可能となる。
更に、接続端子がキャビティの平面視の形状に沿って配置されている多層配線基板によれば、キャビティの底面や上側絶縁層の表面に多数の接続端子を高密度に配置でき、複数の電子部品との接続も容易に行える。
【図面の簡単な説明】
【図1】(A)は本発明の1形態である多層配線基板の平面図、(B)は(A)中のB−B線に沿った矢視における断面図。
【図2】(A),(B)は図1の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【図3】(A)〜(C)は図1の多層配線基板の製造工程を示す概略図。
【図4】(A),(B)は図3(C)に続く製造工程を示す概略図。
【図5】異なる形態の多層配線基板を示す断面図。
【図6】(A)は更に異なる形態の多層配線基板の部分平面図、(B)は(A)中のB−B線に沿った矢視における断面図。
【図7】(A)〜(D)は図6の多層配線基板の製造工程を示す概略図。
【図8】(A)〜(C)は図7と異なる製造工程を示す概略図。
【図9】(A)〜(D)は図8(C)に続く製造工程を示す概略図またはこれにより得られる図6の多層配線基板の応用形態の多層配線基板を示す断面図。
【図10】(A),(B)は従来の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【符号の説明】
1,50,110,160……………………………多層配線基板
2,52,111………………………………………ベース積層部
3〜5,53〜55,112〜114………………絶縁層
6,21,31,56,71,81,116………表面
8,58,117………………………………………裏面
10,12,18,29,60,62,68,77,87,122〜124,126,145…配線層
16,28,38,66,78,88,98,129,138,148………接続端子
19,39,79,89,99,139,149………キャビティ
40,44,46,100,103,105………ICチップ(電子部品)
【発明の属する技術分野】
本発明は、平面視において複数のキャビティを重複して表面側に配置した多層配線基板に関する。
【0002】
【従来の技術】
複数の絶縁層とこれらの間に形成した複数の配線層とを有する多層配線基板は、その機能を高めるため、かかる多層配線基板の表面上にICチップなどの複数の電子部品を、実装する場合がある。
例えば、図10(A)に断面を示す多層配線基板200は、セラミックからなる複数の絶縁層201〜204と、これらの間に配置した配線層212〜214と、を備えている。かかる配線層212〜214間には、これらを接続するビア導体207,208が配置されている。
【0003】
また、図10(A)に示すように、最上層の配線層212の上から立設するビア導体215の上端には、かかる配線基板200の表面205よりも高く突出する接続端子216が形成されている。更に、最下層の配線層214から垂下するビア導体209の下端には、多層配線基板200の裏面206から突出する接続端子218が形成されている。
図10(B)に示すように、多層配線基板200の表面205上に複数のICチップ220,222をフリップチップ実装する場合、表面205上に突出する接続端子216とICチップ220,222の底面から突出する接続端子221,223とをハンダHを介してそれぞれ接続している(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開2001−203295号公報(第7頁、図6(b))
【0005】
【発明が解決すべき課題】
以上のような多層配線基板200では、ICチップ220,222の配置が同じ表面205において平面的となるため、複数のICチップ220,222を実装する場合、これらの実装に要する表面205の面積が大きくなる。この結果、平面視における多層配線基板200自体の面積、即ち縦×横の寸法を大きくする必要が生じる。このため、近年における多層配線基板の小型化および高性能化の要請に対応できず、しかもコスト高にもつながる、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、ICチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する、ことを課題とする。
【0006】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の電子部品を互いに重複させて多層配線基板の表面に実装する、ことに着想して成されたものである。
即ち、本発明の多層配線基板は、表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、かかるベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、上記複数の上側絶縁層のうち、上記キャビティの開口径が小さい上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きい上側絶縁層は、最上層または最上層寄りに積層されると共に、平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、ことを特徴とする。尚、上記電子部品には、ICチップなどが含まれる。
【0007】
これによれば、複数のキャビティごとにこれに応じたサイズの電子部品を収容でき、且つ当該キャビティの底面を形成する上記ベース積層部の表面または上側絶縁層の表面に位置する接続端子と接続できる。また、最上層の上側絶縁層の表面にも別の電子部品を実装することができる。更に、複数の電子部品の端子同士間に接続される信号配線の長さを短くできるため、信号伝搬遅延時間を短くし、高速動作が可能となる。しかも、各信号配線の長さの差を小さくできるため、各信号配線間の信号伝搬遅延時間の差を小さくし、高クロック周波数帯域における動作も可能となる。従って、複数の電子部品の実装に必要な表面の面積を少なくでき、多層配線基板の小型化および高性能化を図ることが可能となる。
【0008】
また、本発明には、前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、多層配線基板も含まれる。
これによれば、更に多くの配線層を配置できるため、多層配線基板の小型化および高性能化を一層図ることが可能となる。
更に、本発明には、前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、多層配線基板も含まれる。
これによれば、各キャビティの底面や最上層の上側絶縁層の表面に、多数の接続端子をほぼ同じ間隔を置いて高密度に配置することができ、複数の電子部品の端子との接続も容易且つ確実に行うことが可能となる。
【0009】
加えて、本発明には、前記ベース積層部とその上方の単数または複数の前記上側絶縁層との間を貫通し且つ中間で前記配線層と接続するスルーホール導体を更に有している、多層配線基板を含めることも可能である。
尚、前記絶縁層は、シート状にしたセラミックまたは合成樹脂が含まれる。かかるセラミックには、例えば、アルミナ(Al2O3)、窒化アルミニウム(AlN)、チタン酸バリウム(BaTiO3)、ムライト(3Al2O3・2SiO2)などが含まれる。また、上記樹脂には、エポキシ、ポリエステル、ポリイミド、ビスマレイミド・トリアジン、またはPTFEなどのフッ素系樹脂などの樹脂や、これらにシリカフィラやガラスフィラなどの無機フィラ、ガラス繊維、または合成樹脂を含有させた複合材が含まれる。
【0010】
【発明の実施の形態】
以下において、本発明の実施に好適な形態を図面と共に説明する。
図1(A),(B)は、本発明における1形態の多層配線基板1の平面図と垂直断面図である。多層配線基板1は、図1(B)に示すように、ベース積層部2と、かかる積層部2の表面6上に積層され且つ開口径が比較的小さなキャビティ19を有する上側絶縁層20と、かかる絶縁層20の表面21上に積層され開口径が比較的大きなキャビティ39を有する最上層の上側絶縁層30と、を備えている。
ベース積層部2は、図1(A)に示すように、平面視が正方形を呈し、図1(B)に示すように、例えば主にアルミナからなる複数の絶縁層3,4,5と、これらの間に所定パターンで形成された配線層10,12と、を含む。
【0011】
絶縁層3,4,5の厚みは、数10〜数100μm(例えば50〜300μm)で、配線層10,12は、厚みが0.5〜20μmで且つAg、Pd、Ag−Pd、Ni、W、Moなどの金属またはこれらの合金からなる焼結体である。
図1(B)に示すように、ベース積層部2の表面6に形成される配線層18および配線層10,12間には、絶縁層3,4を貫通するビア導体13,14が配置されている。また、配線層12の下には、最下層の絶縁層5を貫通するビア導体15が配置され、その下端にはベース積層部2の裏面8から下側に突出する接続端子17が複数形成されている。かかる接続端子17は、当該配線基板1を図示しないマザーボードなどのプリント基板に実装するために用いられる。
更に、表面6の中央部は、上側絶縁層20のキャビティ19内に露出し、かかるキャビティ19の直下に位置し且つ配線層10上から絶縁層3を貫通するビア導体13の上端には、複数の接続端子16が表面6よりも高く形成されている。
複数の接続端子16は、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ19の形状に沿って配置されている。接続端子16は、半球形状で且つその表面にNiメッキおよびAuメッキが施される。
【0012】
上側絶縁層20も平面視が正方形を呈し、図1(A)に示すように、その中央部には、平面視が正方形のキャビティ19が位置し、その底面にベース積層部2の表面6および複数の接続端子16が露出する。図1(B)に示すように、上側絶縁層20は、前記と同様の素材および厚みからなる絶縁層22,23と、その間に所定パターンで形成された配線層24と、を備えている。かかる上側絶縁層20の表面21には配線層29が形成され、配線層18,24,29間を接続するビア導体26,25が、絶縁層22,23に形成されている。
また、表面21の中央寄りには、隣接する上側絶縁層30のキャビティ39内に露出し、このキャビティ39の直下に位置し且つ配線層24上から絶縁層22を貫通するビア導体25の上端には、複数の接続端子28が表面21よりも高く形成されている。複数の接続端子28も、表面にNiメッキおよびAuメッキが施され、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ19,39に沿って配置されている。
【0013】
最上層の上側絶縁層30も平面視が正方形を呈し、図1(A)に示すように、その中央部には、平面視が正方形のキャビティ39が位置し、その底面に上側絶縁層20の表面21および複数の接続端子28が露出する。
図1(B)に示すように、上側絶縁層30は、前記と同様の素材および厚みからなる絶縁層32,33と、その間に所定パターンで形成された配線層34と、かかる配線層34と下層の配線層29との間を接続するビア導体37と、を含む。
また、配線層34上から絶縁層32を貫通するビア導体36の上端には、かかる絶縁層30の表面31よりも高く突出する複数の接続端子38が形成されている。複数の接続端子38は、図1(A)に示すように、平面視で互いに格子状に配置され且つキャビティ39に沿って配置されている。かかる接続端子38も、それぞれ表面にNiメッキおよびAuメッキが施される。
【0014】
図1(A)に示すように、キャビティ19,39は、ベース積層部2および上側絶縁層20,30の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ19,39は、同心の位置になるように上側絶縁層20,30に形成される。このため、平面視で露出するベース積層部2の表面6は、正方形であり、多数の接続端子16がキャビティ19に沿って格子模様の交点に配置される。また、平面視で露出する上側絶縁層20の表面21には、キャビティ19,39に沿って3列の格子模様の交点に多数の接続端子28が高密度にして配置される。更に、上側絶縁層30の表面31には、キャビティ39に沿って、その外側に3列の格子模様の交点に多数の接続端子38が高密度にして配置される。
【0015】
図2(A)は、多層配線基板1にICチップ(電子部品)40,44,46を実装する直前の状態を示す。このうち、ICチップ40,44は、図2(A)に示すように、幅(縦×横)および厚みがキャビティ19,39よりもやや小さめで、その上面と底面とには多数の端子41,42,43,45を有している。また、ICチップ46は、キャビティ39よりも大きな幅(縦×横)で且つその底面に多数の端子47を有している。
図2(B)に示すように、先ず、多層配線基板1のキャビティ19内にICチップ40を挿入し、その端子42をキャビティ19内に位置するベース積層部2の表面6の接続端子16と個別にハンダHなどの低融点合金を介して接続する。
【0016】
次に、図2(B)に示すように、キャビティ39内にICチップ44を挿入し、その底面の外周に沿った3列の各端子45を、キャビティ39内に位置する上側絶縁層20の表面21の接続端子28と個別にハンダHを介して接続する。同時に、ICチップ40,44間で対向する端子41,45間を、同様に接続する。
次いで、上側絶縁層30の表面31およびICチップ44の上に、ICチップ46を配置し、その底面の外周に沿った3列の各端子47を、上側絶縁層30の表面31に突出する接続端子38と個別にハンダHを介して接続する。同時に、ICチップ44,46間で対向する端子43,47間を、同様に接続する。
そして、図2(B)に示すように、上側絶縁層30の表面31とICチップ46との間の外周に沿って、アンダーフィル48を充填する。
その結果、多層配線基板1におけるベース積層部2と上側絶縁層20,30との表面6,21,31に、ICチップ40,44,46を互いに重複させてフリップチップ実装することができる。
【0017】
以上のように多層配線基板1によれば、ICチップ40,44,46の実装に必要な表面6,21,31の面積を少なくでき、ICチップ40,44,46の端子42,45,47間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。
尚、前記ベース積層部2は、一対の絶縁層とその間の配線層からなる形態としても良い。また、前記上側絶縁層20,30は、内部の配線層24,34を省略して、単一の絶縁層とし且つビア導体のみを貫通させる形態としても良い。更に、ICチップ40,44,46間における端子41,45や端子43,47を介した直接的な接続は、省略しても良い。
【0018】
以下において、多層配線基板1の製造方法を説明する。
図3(A)は、前記の厚みを有し且つ例えばアルミナを主成分とするグリーンシートSの断面を示す。かかるシートSを複数枚用意する。
次に、図3(B)の下方に示すように、3枚のグリーンシートS1〜S3には、ドリル加工、レーザ加工、またはパンチング加工などにより、所定の位置で厚み方向に沿ってビアホールhを貫通させる。また、図3(B)の中程に示すように、別のグリーンシートS4,S5には、それらの中央部に平面視が正方形で開口径の小さなキャビティ19a,19bをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールhを厚み方向に沿って貫通させる。
更に、図3(B)の上方に示すように、別個のグリーンシートS6,S7には、それらの中央部に平面視が正方形で開口径の大きなキャビティ39a,39bをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールhを厚み方向に沿って貫通させる。
【0019】
次いで、図3(C)に示すように、グリーンシートS1〜S7における各ビアホールh内に、各シートS1〜S7の表面側から図示しないメタルマスクおよびスキージを用いる穴埋め印刷により、Ag、Pd、Ag−Pd、Ni、W、Moなどの金属または合金の粉末を含み且つ所定の流動性を有する導電性ペーストを充填し、ビア導体13〜15,25,26,36,37を形成する。
更に、図4(A)に示すように、シートS1〜S6の表面に、例えばスクリーン印刷により、上記同様の導電性ペーストを所定パターンで印刷することにより、配線層10,12,18,24,29,34を形成する。
尚、先に配線層10,12などを形成してから、その後で前記ビアホールhを形成し、更にビア導体13〜15などを形成するようにしても良い。
【0020】
また、図4(A)に示すように、グリーンシートS1の裏面側には、スクリーン印刷などにより、各ビア導体15と接続する接続端子17が形成される。
同様にして、グリーンシートS3の表面側の中央部に位置する各ビア導体13の上端には、半球形状の接続端子16が形成される。更に、グリーンシートS5の表面側で且つキャビティ19b寄りに3列で位置する各ビア導体25の上端にも、同様の接続端子28が形成される。加えて、グリーンシートS7の表面側で各ビア導体36の上端にも、同様の接続端子38が形成される。
【0021】
そして、以上のグリーンシートS1〜S7を図4(A)に示す順で積層して圧着し、得られた積層体を、図示しない焼成炉中に挿入し、グリーンシートS1〜S7を形成するセラミック(アルミナ)成分および配線層10,12などの金属成分など応じて、800〜1400℃に0.5〜6時間ほど加熱して焼成する。
その結果、前記図1(B)に示したように、ベース積層部2、上側絶縁層20,30、キャビティ19,39、および接続端子16,28,38などを有する前記多層配線基板1を得ることができる。尚、図4(B)に示すように、前記グリーンシートS1〜S3、同シートS4とS5、および同シートS6とS7の3組を先に積層し、ベース積層部2と上側絶縁層20,30とを先に形成してから、これらを互いに積層し且つ焼成する順序にしても良い。
【0022】
図5は、異なる形態の多層配線基板50の垂直断面を示す。
多層配線基板50は、ベース積層部52と、その表面56上に積層され開口径が最も小さなキャビティ79を有する上側絶縁層70と、その表面71上に積層され開口径が中程度の大きさのキャビティ89を有する上側絶縁層80と、その表面81上に積層され開口径が最も大きなキャビティ99を有する最上層の上側絶縁層90と、を備えている。
ベース積層部52は、平面視が正方形を呈し、図5に示すように、前記同様の絶縁層53〜55と、これらの間に形成された配線層60,62と、を含む。
【0023】
ベース積層部52の表面56に形成される配線層68および配線層60,62間には、ビア導体63,64が配置され、配線層62の下には、最下層の絶縁層55を貫通するビア導体65が配置され、その下端にはベース積層部52の裏面58から下側に突出する接続端子67が複数形成されている。接続端子67は、当該配線基板50を図示しないプリント基板に実装する際に用いられる。また、表面56の中央部は、上側絶縁層70のキャビティ79内に露出し、かかるキャビティ79の直下に位置し且つ配線層60上から絶縁層53を貫通するビア導体63の上端には、複数の接続端子66が表面56よりも高く形成されている。
【0024】
上側絶縁層70も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が最も小さなキャビティ79が位置し、その底面に前記ベース積層部52の表面56および複数の接続端子66が露出する。
図5に示すように、上側絶縁層70は、前記同様の絶縁層72,73と、その間に形成された配線層74と、を備えている。かかる上側絶縁層70の表面71には配線層77が形成され、配線層77,74,68間を接続するビア導体75,76が、絶縁層72,73に形成されている。また、表面71の中央寄りは、隣接する上側絶縁層80のキャビティ89内に露出し、かかるキャビティ89の直下に位置し且つ配線層74上から絶縁層72を貫通するビア導体75の上端には、接続端子78が表面71よりも高く形成されている。
【0025】
また、上側絶縁層80も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が中程度のキャビティ89が位置し、その底面に上側絶縁層70の表面71および複数の接続端子78が露出する。
図5に示すように、上側絶縁層80も、前記同様の絶縁層82,83と、その間に形成された配線層84と、を備えている。かかる上側絶縁層80の表面81には配線層87が形成され、配線層87,84,77間を接続するビア導体85,86が、絶縁層82,83に形成されている。
また、表面81の中央寄りは、上側絶縁層90のキャビティ99内に露出すると共に、かかるキャビティ99の直下に位置し且つ配線層84上から立設するビア導体85の上端には、接続端子88が表面81よりも高く形成されている。
【0026】
更に、最上層の上側絶縁層90も平面視が正方形を呈し、図5に示すように、その中央部には、平面視が正方形で開口径が最も大きなキャビティ99が位置し、その底面に上側絶縁層80の表面81および複数の接続端子88が露出する。
図5に示すように、上側絶縁層90も、前記と同様の素材および厚みからなる絶縁層92,93と、その間に所定パターンで形成された配線層94と、かかる配線層94と下層の配線層87との間を接続するビア導体96と、を含む。
また、配線層94の所定の位置から立設するビア導体95の上端には、上側絶縁層90の表面91よりも高く突出する接続端子98が形成されている。複数の接続端子98は、平面視で互いに格子状に配置され且つキャビティ99の外周に沿って3列にして配置される。
【0027】
また、図5に示すように、多層配線基板50のキャビティ79内に幅狭のICチップ100を挿入し、その底面の各端子102をキャビティ79内に位置するベース積層部52の表面56の接続端子66と各々ハンダHを介して接続する。
次に、上側絶縁層70の表面71およびICチップ100の上に、幅が中程度のICチップ103を配置し、その底面の外周に沿った3列の各端子104を、キャビティ89内に位置する上側絶縁層70の表面71に突出する接続端子78と個別に接続する。次いで、上側絶縁層80の表面81およびICチップ103の上に、幅広のICチップ105を配置し、その底面の外周に沿った3列の各端子106を、上側絶縁層80の表面81に突出する接続端子88と個別に接続する。更に、上側絶縁層90の表面91上に、蓋状のリッド(封着用カバー)108を配置し、その4辺の縦片109を表面91の周辺に密着させる。
【0028】
上記リッド108と上側絶縁層90の表面91との間に位置する空間や、これに連通するキャビティ79,89,99内には、例えばアルゴンなどの不活性ガスを充填して封着することで、ICチップ100などを保護することができる。
これにより、図5に示すように、多層配線基板50のキャビティ79,89,99内にICチップ100,103,105を挿入し且つこれらを接続端子66,78,88と接続してフリップチップ実装することができる。
従って、かかる多層配線基板50によれば、複数のICチップ(電子部品)を比較的少ない実装面積でフリップチップ実装できる共に、複数のICチップ間を接続する通信配線の長さが短くなることで高速動作が可能となるため、小型化および高性能化の要請に充分に応えることが可能となる。尚、上側絶縁層90の表面91上の接続端子98に別のICチップを更に実装することも可能である。
【0029】
図6(A),(B)は、更に異なる形態の多層配線基板110の平面図と垂直断面図である。多層配線基板110は、図6(B)に示すように、ベース積層部111と、その表面116上に積層され開口径が比較的小さなキャビティ139を有する上側絶縁層130と、その表面131上に積層され開口径が比較的大きなキャビティ149を有する最上層の上側絶縁層140と、を備えている。
ベース積層部111は、図6(A)に示すように、平面視が正方形を呈し、図6(B)に示すように、複数の絶縁層112〜114,115と、これらの間に所定パターンで形成された配線層122〜124と、を含む。かかる配線層122などは、厚みが10〜数10μmの銅メッキ膜からなる。尚、図6(A)では、上記積層部111などにおける一点鎖線よりも下側の下辺部分は省略されている。
【0030】
絶縁層112は、例えばビスマレイミド・トリアジンからなり厚み約800μmのコア基板で、その表面と裏面との間を貫通する複数のスルーホール119内には、スルーホール導体120および充填樹脂121がほぼ同心にして形成される。スルーホール導体120の両端は、配線層122,123と接続される。
また、絶縁層113,114は、厚みが数10μmの例えばエポキシ樹脂にシリカフィラなどの無機フィラを含む複合材からなり、最下層の絶縁層115は、同様の素材からなるやや薄肉のソルダーレジスト層である。
更に、絶縁層113,114には、かかるベース積層部111の表面116に形成される配線層126と配線層124との間、配線層122,124間を接続するビア導体(フィルドビア)127,128が所定の位置に形成されている。これらのビア導体127,128も、銅メッキから形成される。
【0031】
加えて、ベース積層部111の表面116の中央部は、上側絶縁層130のキャビティ139内に露出し、かかるキャビティ139の直下に位置し且つ配線層124上から絶縁層114を貫通するビア導体127aの上端には、複数の接続端子129が表面116よりも高く形成されている。これらの接続端子129は、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ139に沿って配置されている。
尚、最下層のソルダーレジスト層115に形成した開口部118には、配線層123が裏面117側に露出し、その表面はNiメッキおよびAuメッキされ、図示しないマザーボードなどのプリント基板との接続端子として活用される。
上側絶縁層130も平面視が正方形を呈し、図6(A)に示すように、その中央部には、平面視が正方形のキャビティ139が位置し、その底面にベース積層部111の表面116および複数の接続端子129が露出する。
【0032】
図6(B)に示すように、上側絶縁層130は、前記同様の素材および厚みからなる絶縁層132,133と、その間に所定パターンで形成された配線層134と、を含む。上側絶縁層130の表面131には配線層145が形成され、配線層145,134,126間を接続するフィルドビア導体136,137が、上記絶縁層133,132に個別に形成されている。
また、表面131の中央寄りは、最上層の上側絶縁層140におけるキャビティ149内に露出し、このキャビティ149の直下に位置し且つ配線層134上から絶縁層133を貫通するビア導体135の上端には、複数の接続端子138が表面131よりも高く形成されている。複数の接続端子138も、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ139,149に沿って配置されている。
【0033】
更に、最上層の上側絶縁層140も平面視が正方形を呈し、図6(A)に示すように、その中央部には、平面視が正方形のキャビティ149が位置し、その底面に上側絶縁層130の表面131および複数の接続端子138が露出する。
図6(B)に示すように、最上層の上側絶縁層140は、前記同様の素材と厚みからなる絶縁層142と、やや薄肉のソルダーレジスト層143と、これらの間に所定パターンで形成された配線層144と、かかる配線層144と下層の配線層145との間を接続するビア導体146と、を含む。また、配線層144上の所定の位置には、ソルダーレジスト層143を貫通し且つ当該上側絶縁層140の表面141よりも高く突出する複数の接続端子148が形成されている。
複数の接続端子148も、その表面にNiメッキおよびAuメッキが施され、図6(A)に示すように、平面視で互いに格子状に配置され且つキャビティ149の外周に沿って3列にして配置されている。
【0034】
図6(A)に示すように、キャビティ139,149は、ベース積層部111および上側絶縁層130,140の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ139,149は、予め同心の位置になるように上側絶縁層130,140に形成されている。このため、平面視で露出するベース積層部111の表面116は正方形であり、かかる表面116に位置する多数の接続端子129は、キャビティ139に沿って格子模様の交点に配置される。
更に、図6(A)に示すように、平面視において露出する上側絶縁層130の表面131には、キャビティ139,149に沿って3列の格子模様の交点に多数の接続端子138が高密度にして配置される。加えて、上側絶縁層140の表面141には、キャビティ149に沿って、その外側に3列の格子模様の交点に多数の接続端子148が高密度にして配置される。
【0035】
以上のように多層配線基板110によっても、3種類のICチップの実装に必要な表面116,131,141の面積を少なくでき、上記ICチップの端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。尚、前記上側絶縁層130,140は、内部の配線層134,144を省略して単一の絶縁層とし、且つビア導体などを貫通させる形態としても良い。
【0036】
以下において、多層配線基板110の製造方法を説明する。
図7(A)に示すように、コア基板(絶縁層)112の厚み方向に沿って、複数のスルーホール119をドリルまたはレーザ加工により貫通させ、各スルーホール119の内壁に沿ってメッキ触媒を付与してから無電解銅メッキおよび電解銅メッキを施す。この結果、各スルーホール119の内壁に沿ってほぼ円筒形のスルーホール導体120が形成される。それらの内側に充填樹脂121を充填する。
更に、コア基板112の表面と裏面との全面に、上記同様の銅メッキによる銅メッキ膜を形成し、その上に図示しない所定パターンのエッチングレジストを形成した後、エッチング液(現像液)により上記レジストのパターン間から露出する銅メッキ膜の一部をエッチングして除去する。
【0037】
その結果、図7(A)に示すように、コア基板112の表面と裏面には、上記パターンに倣い且つスルーホール導体120の上・下端と接続する配線層122,123が形成される。
次に、図7(B)に示すように、コア基板112の表面および配線層122の上に、例えば樹脂フィルムを貼り付けて絶縁層113を形成し、この絶縁層113の所定の位置にフォトリソグラフィ技術またはレーザ加工により、複数のビアホールを形成する。かかるビアホール内および絶縁層113の表面上に上記同様の銅メッキ膜を形成した後、上記同様のエッチングレジストの形成およびエッチングを行う。
【0038】
その結果、図7(B)に示すように、絶縁層113内には複数のフィルドビア導体128が貫通し、且つ絶縁層113の表面に配線層124が形成される。上記ビア導体128は、その下端で下層の配線層122と接続され、且つ上端で配線層124と接続される。同様にして、図7(C)に示すように、絶縁層113および配線層124の上に絶縁層114を形成し、この絶縁層114の周辺部にビア導体127を形成すると共に、絶縁層114の表面に配線層126を形成する。
図7(C)に示すように、配線層124のうち、中央寄りに位置する部分には、絶縁層114を貫通するビア導体127aと、その上端に位置し且つ表面116よりも高く突出する接続端子129が穴埋め印刷法などにより形成される。この結果、図7(C)の下方に示すように、コア基板112、絶縁層113,114、および接続端子129などを含むベース積層部111の主要部が形成される。
【0039】
図7(C)の上方に示すように、絶縁層132,133も、前記同様の方法によって積層され、これらの間および表面131上に配線層134,145が形成され、且つビア導体136,137が絶縁層132,133を貫通して形成される。この絶縁層132,133の中央部には、例えばプレスによる打ち抜き加工、ルータ加工、レーザ加工、または露光・現像により、平面視が正方形であるキャビティ139が形成される。
かかるキャビティ139の周囲に位置する配線層134上には、図7(C)に示すように、当該キャビティ139に沿って3列のビア導体135が形成され、それらの上端には表面131よりも高く突出する接続端子138が形成される。これにより、上側絶縁層130が得られる。尚、上記キャビティ139を形成する打ち抜き加工またはルータ加工などは、最後に行っても良い。
【0040】
尚、絶縁層114および配線層126の上に、キャビティ139に相当するエリアサイズのダミー板を配置し、かかるダミー板の上に絶縁層132,133を前記同様の方法(樹脂フィルムの貼り付け、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、エッチング)により積層する。次いで、キャビティ139を形成すべき位置の絶縁層132,133およびダミー板を、ルータ加工またはプレスによる打ち抜き加工により除去する。これらの加工は、追って積層する絶縁層142,143の積層後の最後に行っても良い。
【0041】
尚また、前記プレスによる打ち抜き加工およびレーザ加工は、樹脂フィルムに対してキャビティ139に相当するエリアを打ち抜き加工およびレーザによる外形加工により、得られたキャビティ139を有する絶縁層132,133を、絶縁層114および配線層126の上に貼り付ける。上記キャビティ139の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。そして、上記保護テープまたは保護コーティングを剥離することで行うこともできる。かかる剥離は、追って積層する絶縁層142,143の積層後の最後に行っても良い。
【0042】
尚更に、前記露光・現像は、絶縁層114および配線層126の上に、感光性樹脂フィルムを貼り付け、そのキャビティ139に相当するエリアおよび周辺部のビアホールを、露光および現像により開口する。この際、周辺部のビアホールは、レーザ加工により形成しても良い。次に、形成されたキャビティ139の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。最後に、上記保護テープまたは保護コーティングを剥離する。
以上の各加工方法におけるパターンの形成方法は、上述したサブトラクティブ法(銅メッキ膜の形成→エッチングレジストの形成→銅メッキ膜のエッチング)に限らず、セミアデティブ法(無電解銅メッキ膜の形成→メッキレジストの形成→銅メッキ膜の形成→無電解銅メッキ膜のエッチングによる除去)などの公知の手法により行っても良い。
【0043】
更に、図7(D)に示すように、かかる上側絶縁層130の表面131および配線層145の上に、上記と同様な方法で形成した上側絶縁層140を積層する。最後に、ベース積層部111のコア基板112の裏面側に、前記ソルダーレジスト層115および開口部118を形成する。
その結果、前記図6(B)に示した多層配線基板110を得ることができる。
尚、前記図5と同様に、多層配線基板110におけるベース積層部111の表面116上に、幅(縦・横)が大中小の3種類のキャビティを有する上側絶縁層を積層し、これら3種類のキャビティに同様なサイズのICチップを収容してフリップチップ実装することも可能である。
【0044】
図8,9は、前記と異なる製造方法およびこれにより製造される前記配線基板110の応用形態の多層配線基板160に関する。この製造方法は、予め内部配線やビア導体などを形成したベース積層部111、上側絶縁層130、および上側絶縁層140を別途に形成した後、これらを一括して積層する方法である。
図8(A)に示すように、前記同様の方法により、コア基板(絶縁層)112の中央付近にのみスルーホール導体120を形成し、かかるコア基板112の表面と裏面とに所定パターンの配線層122,123を、個別に形成する。
【0045】
次に、図8(B)に示すように、コア基板112の表面および配線層122の上方に絶縁層113を積層し、その中央付近のみに前記同様の方法によりビア導体128および配線層124を形成する。
次いで、図8(C)に示すように、絶縁層113および配線層124の上方に絶縁層116を積層し、その中央付近に前記同様の方法により、ビア導体127aおよび接続端子129を形成することで、ベース積層部111を形成する。
【0046】
一方、図9(A)に示すように、前記と同様の方法により、周辺部の表面上に配線層144を形成した絶縁層142の上にソルダーレジスト層143を積層し、その周辺部に接続端子148およびランド150を形成する。その後、積層した絶縁層142とソルダーレジスト層143との中央部に、プレスによる打ち抜き加工、ルータ加工、レーザ加工などによりキャビティ149を形成することで、図9(A)に示すように、上側絶縁層140を形成する。
また、図9(B)に示すように、前記同様の方法により、周辺部に配線層126,134およびビア導体137を形成した絶縁層132の上に絶縁層133を積層し、その周辺部にビア導体135、接続端子138、および配線層145を形成する。その後、積層した絶縁層132,133の中央部に対し、前記プレスによる打ち抜き加工などを施して、キャビティ139を形成することにより、図9(B)に示すように、上側絶縁層130を形成する。
【0047】
次に、図9(C)に示すように、接着剤層(プリプレグ)を介して、ベース積層部111と上側絶縁層130とを圧力を伴って積層する。また、コア基板112の裏面の配線層123と最上層の絶縁層133の表面131の配線層145との間に、ドリル加工により内径が約150μmのスルーホール153を貫通し、その内壁に沿って厚みが数10μmのスルーホール導体152を形成する。かかるスルーホール導体152は、その中間で配線層122,134と接続され、内側に充填樹脂154を充填された後、その上下端を蓋メッキされる。
【0048】
更に、図9(D)に示すように、接着剤層(プリプレグ)を介して、ベース積層部111および上側絶縁層130と上側絶縁層140とを圧力を伴って積層する。また、コア基板112の裏面の配線層123と、最上層のソルダーレジスト層143の表面141のランド150との間に、ドリル加工によってスルーホール155を貫通し、その内壁に沿ってスルーホール導体156を形成する。かかるスルーホール導体156は、その中間で配線層122,144と接続され、内側に充填樹脂158を充填された後、その上下端を蓋メッキされる。
【0049】
その結果、図9(D)に示すような多層配線基板160が得られる。かかる多層配線基板160は、周辺部に長いスルーホール導体152,156を有するため、厚み方向の導通が迅速且つ安定して取れると共に、内部の構造が簡素になるため、その製造工数も低減することが可能となる。
尚、2枚の接着剤層(プリプレグ)を介して、ベース積層部111と上側絶縁層130と上側絶縁層140との3者を、同時に圧力をかけつつ積層することも可能である。
【0050】
本発明は、以上において説明した各形態に限定されるものではない。
例えば、同じ上側絶縁層に形成するキャビティは、2つ以上としても良い。あるいはキャビティの形状は、前記正方形に限らず、平面視で長方形、六角形、八角形などの多角形を呈する形態としても良い。尚、かかるキャビティ内に実装されるICチップなどの形状も平面視で相似形の形態にする。
また、同じキャビティの底面に位置する多数の接続端子を2分割し、かかるキャビティ内に挿入した2つのICチップなどの端子を個別に接続しても良い。
更に、上層のキャビティの1辺と下層のキャビティの1辺とが、平面視で共通の垂直面を形成する形態とすることも可能である。
加えて、前記電子部品には、前記ICチップに限らず、チップコンデンサ、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、FET、ローノイズアンプ(LNA)などの能動部品も含まれ、あるいはSAWフィルタ、LCフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなども含まれる。
【0051】
【発明の効果】
本発明の多層配線基板によれば、ICチップなどの電子部品の実装に必要な表面の面積を少なくでき、電子部品の端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化が容易となる。
また、上側絶縁層内に別の配線層を有する多層配線基板によれば、より多くの配線層を配置でき、多層配線基板の小型化および高性能化が一層可能となる。
更に、接続端子がキャビティの平面視の形状に沿って配置されている多層配線基板によれば、キャビティの底面や上側絶縁層の表面に多数の接続端子を高密度に配置でき、複数の電子部品との接続も容易に行える。
【図面の簡単な説明】
【図1】(A)は本発明の1形態である多層配線基板の平面図、(B)は(A)中のB−B線に沿った矢視における断面図。
【図2】(A),(B)は図1の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【図3】(A)〜(C)は図1の多層配線基板の製造工程を示す概略図。
【図4】(A),(B)は図3(C)に続く製造工程を示す概略図。
【図5】異なる形態の多層配線基板を示す断面図。
【図6】(A)は更に異なる形態の多層配線基板の部分平面図、(B)は(A)中のB−B線に沿った矢視における断面図。
【図7】(A)〜(D)は図6の多層配線基板の製造工程を示す概略図。
【図8】(A)〜(C)は図7と異なる製造工程を示す概略図。
【図9】(A)〜(D)は図8(C)に続く製造工程を示す概略図またはこれにより得られる図6の多層配線基板の応用形態の多層配線基板を示す断面図。
【図10】(A),(B)は従来の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【符号の説明】
1,50,110,160……………………………多層配線基板
2,52,111………………………………………ベース積層部
3〜5,53〜55,112〜114………………絶縁層
6,21,31,56,71,81,116………表面
8,58,117………………………………………裏面
10,12,18,29,60,62,68,77,87,122〜124,126,145…配線層
16,28,38,66,78,88,98,129,138,148………接続端子
19,39,79,89,99,139,149………キャビティ
40,44,46,100,103,105………ICチップ(電子部品)
Claims (3)
- 表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、
上記ベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、
上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、
上記複数の上側絶縁層のうち、上記キャビティの開口径が小さな上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きな上側絶縁層は、最上層または最上層寄りに積層されると共に、
平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、
ことを特徴とする多層配線基板。 - 前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、ことを特徴とする請求項1に記載の多層配線基板。
- 前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、ことを特徴とする請求項1または2に記載の多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003151748A JP2004056115A (ja) | 2002-05-31 | 2003-05-29 | 多層配線基板 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002159650 | 2002-05-31 | ||
JP2003151748A JP2004056115A (ja) | 2002-05-31 | 2003-05-29 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004056115A true JP2004056115A (ja) | 2004-02-19 |
Family
ID=31949173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003151748A Pending JP2004056115A (ja) | 2002-05-31 | 2003-05-29 | 多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004056115A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009031588A1 (ja) * | 2007-09-06 | 2009-03-12 | Murata Manufacturing Co., Ltd. | 回路基板、回路モジュール及び回路基板の製造方法 |
JP2010069620A (ja) * | 2008-09-16 | 2010-04-02 | Ngk Spark Plug Co Ltd | セラミック部品の製造方法 |
JP2010238923A (ja) * | 2009-03-31 | 2010-10-21 | Tdk Corp | 電子部品内蔵モジュール |
JP2010283021A (ja) * | 2009-06-02 | 2010-12-16 | Fujikura Ltd | 半導体センサ装置 |
JP2011233915A (ja) * | 2011-07-06 | 2011-11-17 | Panasonic Corp | 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法 |
JP2016092196A (ja) * | 2014-11-04 | 2016-05-23 | 日本特殊陶業株式会社 | 配線基板 |
JP2016103520A (ja) * | 2014-11-27 | 2016-06-02 | 京セラ株式会社 | 電子部品実装用パッケージおよび電子装置 |
KR20220131493A (ko) * | 2021-03-19 | 2022-09-28 | 난통 엑세스 세미컨덕터 컴퍼니 리미티드 | 임베디드 패키지 구조 및 그 제조 방법 |
-
2003
- 2003-05-29 JP JP2003151748A patent/JP2004056115A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130008586A1 (en) * | 2007-09-06 | 2013-01-10 | Murata Manufacturing Co., Ltd. | Circuit substrate, circuit module and method for manufacturing the circuit substrate |
WO2009031588A1 (ja) * | 2007-09-06 | 2009-03-12 | Murata Manufacturing Co., Ltd. | 回路基板、回路モジュール及び回路基板の製造方法 |
US9185805B2 (en) * | 2007-09-06 | 2015-11-10 | Murata Manufacturing Co., Ltd. | Method of manufacturing a circuit substrate |
JP2010069620A (ja) * | 2008-09-16 | 2010-04-02 | Ngk Spark Plug Co Ltd | セラミック部品の製造方法 |
JP2010238923A (ja) * | 2009-03-31 | 2010-10-21 | Tdk Corp | 電子部品内蔵モジュール |
JP2010283021A (ja) * | 2009-06-02 | 2010-12-16 | Fujikura Ltd | 半導体センサ装置 |
JP2011233915A (ja) * | 2011-07-06 | 2011-11-17 | Panasonic Corp | 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法 |
JP2016092196A (ja) * | 2014-11-04 | 2016-05-23 | 日本特殊陶業株式会社 | 配線基板 |
JP2016103520A (ja) * | 2014-11-27 | 2016-06-02 | 京セラ株式会社 | 電子部品実装用パッケージおよび電子装置 |
KR20220131493A (ko) * | 2021-03-19 | 2022-09-28 | 난통 엑세스 세미컨덕터 컴퍼니 리미티드 | 임베디드 패키지 구조 및 그 제조 방법 |
JP2022145598A (ja) * | 2021-03-19 | 2022-10-04 | ナントン アクセス セミコンダクター シーオー.,エルティーディー | 埋め込みパッケージ構造及びその製造方法 |
TWI819506B (zh) * | 2021-03-19 | 2023-10-21 | 大陸商南通越亞半導體有限公司 | 一種嵌埋封裝結構及其製造方法 |
JP7405888B2 (ja) | 2021-03-19 | 2023-12-26 | ナントン アクセス セミコンダクター シーオー.,エルティーディー | 埋め込みパッケージ構造及びその製造方法 |
KR102643331B1 (ko) * | 2021-03-19 | 2024-03-08 | 난통 엑세스 세미컨덕터 컴퍼니 리미티드 | 임베디드 패키지 구조 및 그 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4453702B2 (ja) | 複合型電子部品及びその製造方法 | |
KR100395862B1 (ko) | 플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법 | |
JPH06291216A (ja) | 基板及びセラミックパッケージ | |
JP2006019368A (ja) | インターポーザ及びその製造方法並びに半導体装置 | |
JP2003031719A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP2001267453A (ja) | 積層型セラミック電子部品およびその製造方法ならびに電子装置 | |
JP2009267310A (ja) | キャパシタ部品およびその製造方法ならびに半導体パッケージ | |
KR20150102504A (ko) | 임베디드 기판 및 임베디드 기판의 제조 방법 | |
JP2003188314A (ja) | 素子内蔵基板の製造方法および素子内蔵基板 | |
JP2002076637A (ja) | チップ部品内蔵基板及びその製造方法 | |
TW201536130A (zh) | 內建零件的配線基板及其製造方法 | |
EP1776002B1 (en) | Composite electronic component and method for manufacturing the same | |
JP2004056115A (ja) | 多層配線基板 | |
JP2006128229A (ja) | 複合多層基板 | |
US6776862B2 (en) | Multilayered ceramic board, method for fabricating the same, and electronic device using multilayered ceramic board | |
JP2008270778A (ja) | 部品内蔵配線基板の製造方法 | |
JP2006196857A (ja) | ケース付き複合回路基板及びその製造方法 | |
JP2001345559A (ja) | 配線基板及びその製造方法 | |
KR100704911B1 (ko) | 전자소자 내장형 인쇄회로기판 및 그 제조방법 | |
WO2005101934A1 (ja) | 複合型電子部品及びその製造方法 | |
KR100882101B1 (ko) | 무수축 세라믹 기판의 제조방법 | |
KR100649683B1 (ko) | 무선고주파용 인쇄회로기판 및 그 제조방법 | |
JP4814129B2 (ja) | 部品内蔵配線基板、配線基板内蔵用部品 | |
JP2006173389A (ja) | 表面実装部品を搭載した回路基板の製造方法 | |
KR100653247B1 (ko) | 내장된 전기소자를 구비한 인쇄회로기판 및 그 제작방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040712 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |