JPH05250887A - 電源切換回路 - Google Patents
電源切換回路Info
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- JPH05250887A JPH05250887A JP4742892A JP4742892A JPH05250887A JP H05250887 A JPH05250887 A JP H05250887A JP 4742892 A JP4742892 A JP 4742892A JP 4742892 A JP4742892 A JP 4742892A JP H05250887 A JPH05250887 A JP H05250887A
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Abstract
(57)【要約】
【目的】高電圧と低電圧とを夫々第１、第２ＭＯＳトラ
ンジスタを用いて択一選択的に供給させる電源切換回路
において、その高電圧側のスイッチングを行う第１ＭＯ
Ｓトランジスタのゲート耐圧を補償する。 【構成】ソースが高電圧電源ライン２に接続された第１
ＭＯＳトランジスタ１と、ソースが低電圧電源ライン４
に接続された第２ＭＯＳトランジスタ３と、前記第１、
第２ＭＯＳトランジスタ１、３のドレインに接続された
電圧供給ライン５と、前記第１、第２ＭＯＳトランジス
タ１、３のゲートにスイッチング電圧を与えて前記第
１、第２ＭＯＳトランジスタ１、３を択一選択的にＯＮ
させる切換駆動回路６とから成る電源切換回路におい
て、前記第１ＭＯＳトランジスタ１のゲートとソース間
にゲート耐圧用のツェナーダイオード１４を接続する。
ンジスタを用いて択一選択的に供給させる電源切換回路
において、その高電圧側のスイッチングを行う第１ＭＯ
Ｓトランジスタのゲート耐圧を補償する。 【構成】ソースが高電圧電源ライン２に接続された第１
ＭＯＳトランジスタ１と、ソースが低電圧電源ライン４
に接続された第２ＭＯＳトランジスタ３と、前記第１、
第２ＭＯＳトランジスタ１、３のドレインに接続された
電圧供給ライン５と、前記第１、第２ＭＯＳトランジス
タ１、３のゲートにスイッチング電圧を与えて前記第
１、第２ＭＯＳトランジスタ１、３を択一選択的にＯＮ
させる切換駆動回路６とから成る電源切換回路におい
て、前記第１ＭＯＳトランジスタ１のゲートとソース間
にゲート耐圧用のツェナーダイオード１４を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧供給ラインに高電
圧電源ラインからの高電圧と低電圧電源ラインからの低
電圧とを択一選択的に供給させる電源切換回路に関する
もので、例えばＥＰＲＯＭやＥ2ＰＲＯＭの電源切換に
用いて好適なものである。
圧電源ラインからの高電圧と低電圧電源ラインからの低
電圧とを択一選択的に供給させる電源切換回路に関する
もので、例えばＥＰＲＯＭやＥ2ＰＲＯＭの電源切換に
用いて好適なものである。
【０００２】
【従来の技術】従来、例えばＥＰＲＯＭやＥ2ＰＲＯＭ
等の不揮発性メモリはその記憶素子としてＭＮＯＳトラ
ンジスタが使用されており、このＭＮＯＳトランジスタ
の性質から基板とゲート間にデータの読み出し時には低
い電圧を印加して動作させ、データの書き換え時には高
い電圧を印加するようになっている。従って、このよう
なＭＮＯＳトランジスタで構成されたメモリにデータの
書き込みと読み出しを行うために図３に示すような電源
切換回路が必要となる。即ち、１はソースが高電圧電源
ライン２に接続されたＰチャンネルの第１ＭＯＳトラン
ジスタ、３はソースが低電圧電源ライン４に接続された
Ｐチャンネルの第２ＭＯＳトランジスタ、５は第１、第
２ＭＯＳトランジスタ１、３のドレインに接続された電
圧供給ライン、６は制御端子７に印加されるＨレベルか
Ｌレベルかの制御信号に応じたスイッチング電圧を第
１、第２ＭＯＳトランジスタ１、３のゲートに与えて第
１、第２ＭＯＳトランジスタ１、３を択一選択的にＯＮ
させる切換駆動回路で、該切換駆動回路６は第１、第２
遅延素子（例えば、コンデンサ等）８、９と第１、第２
インバータ１０、１１とＮＡＮＤ回路１２とで構成され
ており、ＮＡＮＤ回路１２からの出力をスイッチング電
圧として第１ＭＯＳトランジスタ１のゲートに供給する
ようになっていると共に、第１インバータ１０からの出
力をスイッチング電圧として第２ＭＯＳトランジスタ３
のゲートに供給するようになっている。ここで、第１、
第２遅延素子８、９はスイッチング電圧の切換時に第
１、第２ＭＯＳトランジスタ１、３が同時にオンして両
電源ライン２、４がショートするのを防止するためのも
ので、第１遅延素子８はＮＡＮＤ回路１２からのスイッ
チング電圧をＨレベルにした後に第１インバータ１０の
出力をＬレベルにし、第２遅延素子９は第１インバータ
１０の出力をＨレベルにした後ＮＡＮＤ回路１２のスイ
ッチング電圧をＬレベルにするようになっている。そし
て、１３は電圧供給ライン５に接続されて高電圧電源ラ
イン２或いは低電圧電源ライン４からの何れかの電圧が
供給されるＥＰＲＯＭやＥ2ＰＲＯＭ等の不揮発性メモ
リで、該不揮発性メモリ１３は第２ＭＯＳトランジスタ
３と電圧供給ライン５を通して低電圧電源ライン４から
低電圧ＶＣＣが供給されるとスタンバイ或いはデータの
読み出しモードとなり、逆に第１ＭＯＳトランジスタ１
と電圧供給ライン５を通して高電圧電源ライン２から高
電圧ＶＰＰが供給されるとデータ書き換えモードとな
る。尚、この図３の回路全体は１つのＩＣチップ内に形
成されている。
等の不揮発性メモリはその記憶素子としてＭＮＯＳトラ
ンジスタが使用されており、このＭＮＯＳトランジスタ
の性質から基板とゲート間にデータの読み出し時には低
い電圧を印加して動作させ、データの書き換え時には高
い電圧を印加するようになっている。従って、このよう
なＭＮＯＳトランジスタで構成されたメモリにデータの
書き込みと読み出しを行うために図３に示すような電源
切換回路が必要となる。即ち、１はソースが高電圧電源
ライン２に接続されたＰチャンネルの第１ＭＯＳトラン
ジスタ、３はソースが低電圧電源ライン４に接続された
Ｐチャンネルの第２ＭＯＳトランジスタ、５は第１、第
２ＭＯＳトランジスタ１、３のドレインに接続された電
圧供給ライン、６は制御端子７に印加されるＨレベルか
Ｌレベルかの制御信号に応じたスイッチング電圧を第
１、第２ＭＯＳトランジスタ１、３のゲートに与えて第
１、第２ＭＯＳトランジスタ１、３を択一選択的にＯＮ
させる切換駆動回路で、該切換駆動回路６は第１、第２
遅延素子（例えば、コンデンサ等）８、９と第１、第２
インバータ１０、１１とＮＡＮＤ回路１２とで構成され
ており、ＮＡＮＤ回路１２からの出力をスイッチング電
圧として第１ＭＯＳトランジスタ１のゲートに供給する
ようになっていると共に、第１インバータ１０からの出
力をスイッチング電圧として第２ＭＯＳトランジスタ３
のゲートに供給するようになっている。ここで、第１、
第２遅延素子８、９はスイッチング電圧の切換時に第
１、第２ＭＯＳトランジスタ１、３が同時にオンして両
電源ライン２、４がショートするのを防止するためのも
ので、第１遅延素子８はＮＡＮＤ回路１２からのスイッ
チング電圧をＨレベルにした後に第１インバータ１０の
出力をＬレベルにし、第２遅延素子９は第１インバータ
１０の出力をＨレベルにした後ＮＡＮＤ回路１２のスイ
ッチング電圧をＬレベルにするようになっている。そし
て、１３は電圧供給ライン５に接続されて高電圧電源ラ
イン２或いは低電圧電源ライン４からの何れかの電圧が
供給されるＥＰＲＯＭやＥ2ＰＲＯＭ等の不揮発性メモ
リで、該不揮発性メモリ１３は第２ＭＯＳトランジスタ
３と電圧供給ライン５を通して低電圧電源ライン４から
低電圧ＶＣＣが供給されるとスタンバイ或いはデータの
読み出しモードとなり、逆に第１ＭＯＳトランジスタ１
と電圧供給ライン５を通して高電圧電源ライン２から高
電圧ＶＰＰが供給されるとデータ書き換えモードとな
る。尚、この図３の回路全体は１つのＩＣチップ内に形
成されている。
【０００３】
【発明が解決しようとする課題】ところで、この不揮発
性メモリ１３がＥＰＲＯＭの場合にはチップ内に、Ｌレ
ベルのスイッチング電圧を第１ＭＯＳトランジスタ１の
ゲートに印加してから高電圧を高電圧電源ライン２に印
加する回路が内蔵されているので、第１ＭＯＳトランジ
スタ１のゲート耐圧は左程問題とならない。一方、不揮
発性メモリ１３がＥ2ＰＲＯＭの場合は昇圧回路をチッ
プ内に内蔵する形式のものと、内蔵していない形式のも
のが存在し、前者の場合は第１ＭＯＳトランジスタ１の
ゲートにＬレベルのスイッチング電圧を印加してから昇
圧回路により高電圧電源ライン２の電圧を徐々に上昇す
るようにしているので、第１ＭＯＳトランジスタ１のゲ
ート耐圧は左程問題とならないが、後者の場合は高電圧
電源ライン２に高電圧を印加した状態で、第１ＭＯＳト
ランジスタ１のゲートにＬレベルのスイッチング電圧を
印加するため、そのゲート耐圧が問題となる。
性メモリ１３がＥＰＲＯＭの場合にはチップ内に、Ｌレ
ベルのスイッチング電圧を第１ＭＯＳトランジスタ１の
ゲートに印加してから高電圧を高電圧電源ライン２に印
加する回路が内蔵されているので、第１ＭＯＳトランジ
スタ１のゲート耐圧は左程問題とならない。一方、不揮
発性メモリ１３がＥ2ＰＲＯＭの場合は昇圧回路をチッ
プ内に内蔵する形式のものと、内蔵していない形式のも
のが存在し、前者の場合は第１ＭＯＳトランジスタ１の
ゲートにＬレベルのスイッチング電圧を印加してから昇
圧回路により高電圧電源ライン２の電圧を徐々に上昇す
るようにしているので、第１ＭＯＳトランジスタ１のゲ
ート耐圧は左程問題とならないが、後者の場合は高電圧
電源ライン２に高電圧を印加した状態で、第１ＭＯＳト
ランジスタ１のゲートにＬレベルのスイッチング電圧を
印加するため、そのゲート耐圧が問題となる。
【０００４】本発明はこのような点に鑑み成されたもの
であって、高電圧電源ラインに高電圧を印加した状態
で、その高電圧側のスイッチングを行う第１ＭＯＳトラ
ンジスタのゲート耐圧を補償するようにした電源切換回
路を提供することを目的とするものである。
であって、高電圧電源ラインに高電圧を印加した状態
で、その高電圧側のスイッチングを行う第１ＭＯＳトラ
ンジスタのゲート耐圧を補償するようにした電源切換回
路を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】上述した目的を達成する
ため本発明では、ソース又はドレインが高電圧電源ライ
ンに接続された第１ＭＯＳトランジスタと、ソース又は
ドレインが低電圧電源ラインに接続された第２ＭＯＳト
ランジスタと、前記第１、第２ＭＯＳトランジスタのド
レイン又はソースに接続された電圧供給ラインと、前記
第１、第２ＭＯＳトランジスタのゲートにスイッチング
電圧を与えて前記第１、第２ＭＯＳトランジスタを択一
選択的にＯＮさせる切換駆動回路とから成る電源切換回
路において、前記第１ＭＯＳトランジスタのゲートとソ
ース間にゲート耐圧用の素子を接続したものである。具
体的に、前記ゲート耐圧用の素子は、ツェナーダイオー
ドであり、前記電圧供給ラインにＥ2ＰＲＯＭが接続さ
れ、前記電圧供給ラインの電圧は前記Ｅ2ＰＲＯＭのデ
ータの書き換え、読み出しに使用されるものである。
ため本発明では、ソース又はドレインが高電圧電源ライ
ンに接続された第１ＭＯＳトランジスタと、ソース又は
ドレインが低電圧電源ラインに接続された第２ＭＯＳト
ランジスタと、前記第１、第２ＭＯＳトランジスタのド
レイン又はソースに接続された電圧供給ラインと、前記
第１、第２ＭＯＳトランジスタのゲートにスイッチング
電圧を与えて前記第１、第２ＭＯＳトランジスタを択一
選択的にＯＮさせる切換駆動回路とから成る電源切換回
路において、前記第１ＭＯＳトランジスタのゲートとソ
ース間にゲート耐圧用の素子を接続したものである。具
体的に、前記ゲート耐圧用の素子は、ツェナーダイオー
ドであり、前記電圧供給ラインにＥ2ＰＲＯＭが接続さ
れ、前記電圧供給ラインの電圧は前記Ｅ2ＰＲＯＭのデ
ータの書き換え、読み出しに使用されるものである。
【０００６】
【作用】このような構成によると、高電圧電源ライン側
にソース又はドレインが接続された第１ＭＯＳトランジ
スタをＯＮする際に、ツェナーダイオードがＯＮしてそ
のゲート・ソース間電圧を下げることになり、そのゲー
ト耐圧が補償されることになる。
にソース又はドレインが接続された第１ＭＯＳトランジ
スタをＯＮする際に、ツェナーダイオードがＯＮしてそ
のゲート・ソース間電圧を下げることになり、そのゲー
ト耐圧が補償されることになる。
【０００７】
【実施例】以下、本発明の一実施例について図面と共に
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では第１ＭＯＳ
トランジスタ１のゲートとソース間にゲート耐圧用の素
子を接続するようにしたものであり、具体的には図１に
示すようにツェナーダイオード１４を接続したものであ
る。尚、この場合電圧供給ライン５にはＥ2ＰＲＯＭを
素子とする不揮発性メモリ１３が接続され、この電圧供
給ライン５の電圧はＥ2ＰＲＯＭのデータの書き換え、
読み出しに使用されるようになっている。
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では第１ＭＯＳ
トランジスタ１のゲートとソース間にゲート耐圧用の素
子を接続するようにしたものであり、具体的には図１に
示すようにツェナーダイオード１４を接続したものであ
る。尚、この場合電圧供給ライン５にはＥ2ＰＲＯＭを
素子とする不揮発性メモリ１３が接続され、この電圧供
給ライン５の電圧はＥ2ＰＲＯＭのデータの書き換え、
読み出しに使用されるようになっている。
【０００８】従って、このような構成ではその制御端子
７にＨレベルの制御信号が印加されると、第１遅延素子
８により先ずＮＡＮＤ回路１２より出力されるスイッチ
ング電圧がＨレベル（例えば、１５Ｖ）になった後に第
１インバータ１０より出力されるスイッチング電圧がＬ
レベル（例えば、０Ｖ）となる。そのため、第１ＭＯＳ
トランジスタ１がＯＦＦとなった後に第２ＭＯＳトラン
ジスタ３がＯＮとなって、低電圧電源ライン４からの低
電圧ＶＣＣ（例えば、５Ｖ）が第２ＭＯＳトランジスタ
３のソース・ドレイン、そして電圧供給ライン５を通し
て不揮発性メモリ１３に供給されることになり、不揮発
性メモリ１３はスタンバイ或いはデータの読み出しモー
ドとなる。
７にＨレベルの制御信号が印加されると、第１遅延素子
８により先ずＮＡＮＤ回路１２より出力されるスイッチ
ング電圧がＨレベル（例えば、１５Ｖ）になった後に第
１インバータ１０より出力されるスイッチング電圧がＬ
レベル（例えば、０Ｖ）となる。そのため、第１ＭＯＳ
トランジスタ１がＯＦＦとなった後に第２ＭＯＳトラン
ジスタ３がＯＮとなって、低電圧電源ライン４からの低
電圧ＶＣＣ（例えば、５Ｖ）が第２ＭＯＳトランジスタ
３のソース・ドレイン、そして電圧供給ライン５を通し
て不揮発性メモリ１３に供給されることになり、不揮発
性メモリ１３はスタンバイ或いはデータの読み出しモー
ドとなる。
【０００９】次に、制御端子７にＬレベルの制御信号が
印加されると、第２遅延素子９により先ず第１インバー
タ１０より出力されるスイッチング電圧がＨレベルにな
った後、ＮＡＮＤ回路１２より出力されるスイッチング
電圧がＬレベルとなる。そのため、第２ＭＯＳトランジ
スタ３がＯＦＦとなった後に第１ＭＯＳトランジスタ１
がＯＮとなって、高電圧電源ライン２からの高電圧ＶＰ
Ｐ（例えば、１２〜１５Ｖ）が第１ＭＯＳトランジスタ
１のソース・ドレイン、そして電圧供給ライン５を通し
て不揮発性メモリ１３に供給されることになり、不揮発
性メモリ１３はデータの書き換えモードとなる。そし
て、ＮＡＮＤ回路１２より出力されるＬレベルのスイッ
チング電圧を第１ＭＯＳトランジスタ１のゲートに供給
した時に、ツェナーダイオード１４がＯＮとなって、そ
のゲート・ソース間電圧を下げることになり、例えば高
電圧ＶＰＰが１５Ｖでツェナーダイオード１４の順方向
電圧降下が０．７Ｖであるとするとそのゲート電圧は１
４．３Ｖとなってゲート・ソース間電圧を下げることに
なり、そのゲート耐圧が補償されることになる。
印加されると、第２遅延素子９により先ず第１インバー
タ１０より出力されるスイッチング電圧がＨレベルにな
った後、ＮＡＮＤ回路１２より出力されるスイッチング
電圧がＬレベルとなる。そのため、第２ＭＯＳトランジ
スタ３がＯＦＦとなった後に第１ＭＯＳトランジスタ１
がＯＮとなって、高電圧電源ライン２からの高電圧ＶＰ
Ｐ（例えば、１２〜１５Ｖ）が第１ＭＯＳトランジスタ
１のソース・ドレイン、そして電圧供給ライン５を通し
て不揮発性メモリ１３に供給されることになり、不揮発
性メモリ１３はデータの書き換えモードとなる。そし
て、ＮＡＮＤ回路１２より出力されるＬレベルのスイッ
チング電圧を第１ＭＯＳトランジスタ１のゲートに供給
した時に、ツェナーダイオード１４がＯＮとなって、そ
のゲート・ソース間電圧を下げることになり、例えば高
電圧ＶＰＰが１５Ｖでツェナーダイオード１４の順方向
電圧降下が０．７Ｖであるとするとそのゲート電圧は１
４．３Ｖとなってゲート・ソース間電圧を下げることに
なり、そのゲート耐圧が補償されることになる。
【００１０】図２は、高電圧電源ライン２からの高電圧
ＶＰＰと低電圧電源ライン４からの低電圧ＶＣＣとを夫
々Ｎチャンネルの第１、第２ＭＯＳトランジスタ１５、
１６を用いて択一選択的に供給させるようにした他の実
施例を示し、この場合もＰチャンネルの第１、第２ＭＯ
Ｓトランジスタ１、３を用いた場合と同様、その第１Ｍ
ＯＳトランジスタ１５のゲートとソース間にツェナーダ
イオード１７を接続してそのゲート耐圧を補償するよう
になっている。
ＶＰＰと低電圧電源ライン４からの低電圧ＶＣＣとを夫
々Ｎチャンネルの第１、第２ＭＯＳトランジスタ１５、
１６を用いて択一選択的に供給させるようにした他の実
施例を示し、この場合もＰチャンネルの第１、第２ＭＯ
Ｓトランジスタ１、３を用いた場合と同様、その第１Ｍ
ＯＳトランジスタ１５のゲートとソース間にツェナーダ
イオード１７を接続してそのゲート耐圧を補償するよう
になっている。
【００１１】以上、本実施例では不揮発性メモリとして
Ｅ2ＰＲＯＭへの電源供給の場合について述べたが、Ｅ
ＰＲＯＭであっても良く、また不揮発性メモリ以外への
電源切換に用いるようにしても良い。
Ｅ2ＰＲＯＭへの電源供給の場合について述べたが、Ｅ
ＰＲＯＭであっても良く、また不揮発性メモリ以外への
電源切換に用いるようにしても良い。
【００１２】
【発明の効果】上述した如く本発明に依れば、高電圧電
源ラインからの高電圧と低電圧電源ラインからの低電圧
とを夫々第１、第２ＭＯＳトランジスタを用いて択一選
択的に供給させる電源切換回路において、その高電圧側
のスイッチングを行う第１ＭＯＳトランジスタのゲート
耐圧を補償して十分確保できるようにしているので、例
えばこのような電源切換回路をＥＰＲＯＭやＥ2ＰＲＯ
Ｍ等の不揮発性メモリの電源切換としてその不揮発性メ
モリと共に同一のＩＣチップ内に組み込んだ場合に、信
頼性の高いＩＣチップを実現することができる。
源ラインからの高電圧と低電圧電源ラインからの低電圧
とを夫々第１、第２ＭＯＳトランジスタを用いて択一選
択的に供給させる電源切換回路において、その高電圧側
のスイッチングを行う第１ＭＯＳトランジスタのゲート
耐圧を補償して十分確保できるようにしているので、例
えばこのような電源切換回路をＥＰＲＯＭやＥ2ＰＲＯ
Ｍ等の不揮発性メモリの電源切換としてその不揮発性メ
モリと共に同一のＩＣチップ内に組み込んだ場合に、信
頼性の高いＩＣチップを実現することができる。
【図１】 本発明の一実施例を示す図。
【図２】 その他の実施例を示す図。
【図３】 従来の構成例を示す図。
１、３ 第１、第２ＭＯＳトランジスタ ２、４ 高電圧、低電圧電源ライン ５ 電圧供給ライン ６ 切換駆動回路 １３ 不揮発性メモリ １４ ツェナーダイオード
Claims (3)
- 【請求項１】ソース又はドレインが高電圧電源ラインに
接続された第１ＭＯＳトランジスタと、ソース又はドレ
インが低電圧電源ラインに接続された第２ＭＯＳトラン
ジスタと、前記第１、第２ＭＯＳトランジスタのドレイ
ン又はソースに接続された電圧供給ラインと、前記第
１、第２ＭＯＳトランジスタのゲートにスイッチング電
圧を与えて前記第１、第２ＭＯＳトランジスタを択一選
択的にＯＮさせる切換駆動回路とから成る電源切換回路
において、前記第１ＭＯＳトランジスタのゲートとソー
ス間にゲート耐圧用の素子を接続したことを特徴とする
電源切換回路。 - 【請求項２】前記ゲート耐圧用の素子は、ツェナーダイ
オードであることを特徴とする請求項１に記載の電源切
換回路。 - 【請求項３】前記電圧供給ラインにＥ2ＰＲＯＭが接続
され、前記電圧供給ラインの電圧は前記Ｅ2ＰＲＯＭの
データの書き換え、読み出しに使用されることを特徴と
する請求項１に記載の電源切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4742892A JPH05250887A (ja) | 1992-03-05 | 1992-03-05 | 電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4742892A JPH05250887A (ja) | 1992-03-05 | 1992-03-05 | 電源切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250887A true JPH05250887A (ja) | 1993-09-28 |
Family
ID=12774884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4742892A Pending JPH05250887A (ja) | 1992-03-05 | 1992-03-05 | 電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111464A (ja) * | 2000-09-29 | 2002-04-12 | Mitsumi Electric Co Ltd | 電圧切換回路 |
-
1992
- 1992-03-05 JP JP4742892A patent/JPH05250887A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111464A (ja) * | 2000-09-29 | 2002-04-12 | Mitsumi Electric Co Ltd | 電圧切換回路 |
| JP4552304B2 (ja) * | 2000-09-29 | 2010-09-29 | ミツミ電機株式会社 | 電圧切換回路 |
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