JPH05256897A - Ｉｃテストシステム - Google Patents
ＩｃテストシステムInfo
- Publication number
- JPH05256897A JPH05256897A JP4052106A JP5210692A JPH05256897A JP H05256897 A JPH05256897 A JP H05256897A JP 4052106 A JP4052106 A JP 4052106A JP 5210692 A JP5210692 A JP 5210692A JP H05256897 A JPH05256897 A JP H05256897A
- Authority
- JP
- Japan
- Prior art keywords
- test
- dut
- auto
- information
- test board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31912—Tester/user interface
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Human Computer Interaction (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】選別の信頼度の高いＩＣテストシステムを提供
する事にある。 【構成】テスタ２と、４個のＤＵＴ２０ａ〜２０ｄを供
試部４ａ〜４ｄのソケットにそれぞれセットするテスト
ボード１と、ＤＵＴ２０ａ〜２０ｄを着脱するオートハ
ンドル部８ａ〜８ｄを有するオートハンドラ３とを有し
ている。テストボード１をオ−トハンドラ３に装着する
と、発光ダイオード９ａ〜９ｄはテストボード１上のフ
ォトトランジスタランジスタ５ａ〜５ｄとそれぞれ１対
１で対応し、又フォトトランジスタ１０ａ〜１０ｄはテ
ストボード１上の発光ダイオード６ａ〜６ｄとそれぞれ
１対１で対応して光結合する。
する事にある。 【構成】テスタ２と、４個のＤＵＴ２０ａ〜２０ｄを供
試部４ａ〜４ｄのソケットにそれぞれセットするテスト
ボード１と、ＤＵＴ２０ａ〜２０ｄを着脱するオートハ
ンドル部８ａ〜８ｄを有するオートハンドラ３とを有し
ている。テストボード１をオ−トハンドラ３に装着する
と、発光ダイオード９ａ〜９ｄはテストボード１上のフ
ォトトランジスタランジスタ５ａ〜５ｄとそれぞれ１対
１で対応し、又フォトトランジスタ１０ａ〜１０ｄはテ
ストボード１上の発光ダイオード６ａ〜６ｄとそれぞれ
１対１で対応して光結合する。
Description
【０００１】
【産業上の利用分野】本発明はＩＣテストシステムに関
する。特にＩＣテスタからの電気的特性の測定結果情報
に基づきオートハンドラを用いて被測定ＩＣデバイスの
分類収納を行なうＩＣテストシステムに関する。
する。特にＩＣテスタからの電気的特性の測定結果情報
に基づきオートハンドラを用いて被測定ＩＣデバイスの
分類収納を行なうＩＣテストシステムに関する。
【０００２】
【従来の技術】ＩＣテストシステムを構成するＩＣテス
タ（以下テスタという）と、被測定ＩＣデバイス（以
後、ＤＵＴと略す）をソケットにセットするテストボー
ドと、それを装着するオ−トハンドラとの間では、通常
は以下に示す情報の授受を行なってＤＵＴの自動選別を
行なっている。
タ（以下テスタという）と、被測定ＩＣデバイス（以
後、ＤＵＴと略す）をソケットにセットするテストボー
ドと、それを装着するオ−トハンドラとの間では、通常
は以下に示す情報の授受を行なってＤＵＴの自動選別を
行なっている。
【０００３】まず、オ−トハンドラのオートハンドル部
がＤＵＴをテストボード上の供試部のソケットにセット
する。この状態でオ−トハンドラからテスタへ送信され
る情報がＤＵＴ有無情報ＳＤＵＴである。この情報は、
ＤＵＴがセットされているか、否かを各供試部毎に表し
たものである。
がＤＵＴをテストボード上の供試部のソケットにセット
する。この状態でオ−トハンドラからテスタへ送信され
る情報がＤＵＴ有無情報ＳＤＵＴである。この情報は、
ＤＵＴがセットされているか、否かを各供試部毎に表し
たものである。
【０００４】次にテスタではＤＵＴ有無情報ＳＤＵＴに
基づき、複数個の供試部の内ＤＵＴがセットされている
供試部について電気的測定を実施する。その電気的測定
が終了すると、テスタからインターフェースケーブルを
介してオ−トハンドラへ測定結果情報ＳＪが送信され
る。この情報ＳＪは各供試部毎に対応した測定結果を表
したものである。
基づき、複数個の供試部の内ＤＵＴがセットされている
供試部について電気的測定を実施する。その電気的測定
が終了すると、テスタからインターフェースケーブルを
介してオ−トハンドラへ測定結果情報ＳＪが送信され
る。この情報ＳＪは各供試部毎に対応した測定結果を表
したものである。
【０００５】オ−トハンドラでは測定結果情報ＳＪに基
づき、測定終了したＤＵＴの分類・収納動作を行なう。
その他に幾つかの情報の遣り取りや、各種同期取りの為
の信号類が存在するが、本質的には上記ＤＵＴ有無情報
ＳＤＵＴ及び測定結果情報ＳＪの授受を交互に繰り返し
を行なうことでＩＣの選別を行なう。
づき、測定終了したＤＵＴの分類・収納動作を行なう。
その他に幾つかの情報の遣り取りや、各種同期取りの為
の信号類が存在するが、本質的には上記ＤＵＴ有無情報
ＳＤＵＴ及び測定結果情報ＳＪの授受を交互に繰り返し
を行なうことでＩＣの選別を行なう。
【０００６】一般に同時に測定出来るＤＵＴの数が多い
ＩＣテストシステム、特に最近のメモリＩＣテストシス
テムに於いては、限られた信号線で同時に複数個の情報
授受を実現する等の目的の為、テスタ・オ−トハンドラ
間の情報伝達方式としてGP-IBを採用している。
ＩＣテストシステム、特に最近のメモリＩＣテストシス
テムに於いては、限られた信号線で同時に複数個の情報
授受を実現する等の目的の為、テスタ・オ−トハンドラ
間の情報伝達方式としてGP-IBを採用している。
【０００７】従来技術の問題点の原因として、GP-IBを
採用していること自体は関係無いのであるが、以下の説
明では、GP-IB方式での伝達を採用した複数並列テスト
システムを例に説明する。
採用していること自体は関係無いのであるが、以下の説
明では、GP-IB方式での伝達を採用した複数並列テスト
システムを例に説明する。
【０００８】従来の伝達方法では、ＤＵＴ有無情報ＳＤ
ＵＴにしても、測定結果情報ＳＪにしてもテストボード
上に配列されたｎ個の供試部のシーケンス番号（以下、
ＤＵＴNO.とする）を予め決定しておく必要があった。こ
れはＤＵＴ１からＤＵＴｎまで設定され、オ−トハンド
ラのオートハンドル部の位置とにそれぞれ一致させるべ
きシーケンスNO.である。
ＵＴにしても、測定結果情報ＳＪにしてもテストボード
上に配列されたｎ個の供試部のシーケンス番号（以下、
ＤＵＴNO.とする）を予め決定しておく必要があった。こ
れはＤＵＴ１からＤＵＴｎまで設定され、オ−トハンド
ラのオートハンドル部の位置とにそれぞれ一致させるべ
きシーケンスNO.である。
【０００９】次にＤＵＴ有無情報ＳＤＵＴの授受方法を
説明する。テストボードの供試部にＤＵＴがセットされ
ると、全供試部のうち実際にＤＵＴがセットされた供試
部を表す為に、例えば図４に示すようなビット構成の情
報がテスタに送信される。ここでは並列測定数は８個、
又テストボード上の供試部及びそれに対応するオ−トハ
ンドル部のＤＵＴNO.は図５に示す通り実際にテストボ
ード１の供試部にセットされたＤＵＴ１，ＤＵＴ２，Ｄ
ＵＴ４，ＤＵＴ５，ＤＵＴ７，ＤＵＴ８に対応する分だ
けとする。
説明する。テストボードの供試部にＤＵＴがセットされ
ると、全供試部のうち実際にＤＵＴがセットされた供試
部を表す為に、例えば図４に示すようなビット構成の情
報がテスタに送信される。ここでは並列測定数は８個、
又テストボード上の供試部及びそれに対応するオ−トハ
ンドル部のＤＵＴNO.は図５に示す通り実際にテストボ
ード１の供試部にセットされたＤＵＴ１，ＤＵＴ２，Ｄ
ＵＴ４，ＤＵＴ５，ＤＵＴ７，ＤＵＴ８に対応する分だ
けとする。
【００１０】GP-IB(IEEE-488)のデータビットは８ビッ
トでかつ通常下位４ビットでデータ内容を表現する為、
８個分のＤＵＴ有無情報ＳＤＵＴを表すのに３バイト必
要とする。図４はその表現方法の一例であるが、１バイ
ト目で以下のデータがＤＵＴ有無情報ＳＤＵＴであるこ
とを宣言し、２バイト目、３バイト目で計８個分のＤＵ
Ｔ有無情報ＳＤＵＴを表す。テスタでは図４の情報を受
信すると、予め取り決めたフォーマットに基づき８個の
供試部に於けるＤＵＴの有無情報ＳＤＵＴを認識し、テ
ストボード１のＤＵＴ“有”に対応する供試部の電気的
測定を開始する。次に測定結果情報ＳＪの授受方法を説
明する。テスタで存在が確認されたＤＵＴの電気的測定
が終了すると、図６に示す様な測定結果情報ＳＪがオ−
トハンドラに送信される。１バイト目で以下のデータが
測定結果情報ＳＪであることを宣言し、２から９バイト
目で８個分の測定結果（ＤＵＴ有無も含め）を表す。こ
の例では各供試部の測定結果情報を４ビットで表す為、
測定結果情報を１６通りにカテゴライズ出来る。
トでかつ通常下位４ビットでデータ内容を表現する為、
８個分のＤＵＴ有無情報ＳＤＵＴを表すのに３バイト必
要とする。図４はその表現方法の一例であるが、１バイ
ト目で以下のデータがＤＵＴ有無情報ＳＤＵＴであるこ
とを宣言し、２バイト目、３バイト目で計８個分のＤＵ
Ｔ有無情報ＳＤＵＴを表す。テスタでは図４の情報を受
信すると、予め取り決めたフォーマットに基づき８個の
供試部に於けるＤＵＴの有無情報ＳＤＵＴを認識し、テ
ストボード１のＤＵＴ“有”に対応する供試部の電気的
測定を開始する。次に測定結果情報ＳＪの授受方法を説
明する。テスタで存在が確認されたＤＵＴの電気的測定
が終了すると、図６に示す様な測定結果情報ＳＪがオ−
トハンドラに送信される。１バイト目で以下のデータが
測定結果情報ＳＪであることを宣言し、２から９バイト
目で８個分の測定結果（ＤＵＴ有無も含め）を表す。こ
の例では各供試部の測定結果情報を４ビットで表す為、
測定結果情報を１６通りにカテゴライズ出来る。
【００１１】オ−トハンドラでは図６の測定結果情報を
受信すると、予め取り決めたフォーマットに基づき、各
ＤＵＴ番号の測定結果ＳＪａ，ＳＪｂ・・・を認識し、
オ−トハンドル部を用いてＤＵＴの分類収納動作を開始
する。
受信すると、予め取り決めたフォーマットに基づき、各
ＤＵＴ番号の測定結果ＳＪａ，ＳＪｂ・・・を認識し、
オ−トハンドル部を用いてＤＵＴの分類収納動作を開始
する。
【００１２】
【発明が解決しようとする課題】このように従来のＩＣ
テストシステムは、ＤＵＴの並列測定をする場合に、テ
スタ・オ−トハンドラ間の情報伝達手段として全てイン
ターフェースケーブルを介するので、テストボード上の
各供試部にＤＵＴNO.を定義付けし、一方オ−トハンド
ル部にもそれと一致させたＤＵＴNO.を定義付けする必
要が有った。
テストシステムは、ＤＵＴの並列測定をする場合に、テ
スタ・オ−トハンドラ間の情報伝達手段として全てイン
ターフェースケーブルを介するので、テストボード上の
各供試部にＤＵＴNO.を定義付けし、一方オ−トハンド
ル部にもそれと一致させたＤＵＴNO.を定義付けする必
要が有った。
【００１３】この為、仕様決定時の指定ミス、或いはテ
ストボード組配時の配線ミス等により上記両ＤＵＴNO.
に不一致が有ると、間違った測定結果に基づき分類収納
動作を行なうという重大事故が発生してしまう、更にそ
の不具合の発生そのものの発見が容易で無いというう問
題が有った。
ストボード組配時の配線ミス等により上記両ＤＵＴNO.
に不一致が有ると、間違った測定結果に基づき分類収納
動作を行なうという重大事故が発生してしまう、更にそ
の不具合の発生そのものの発見が容易で無いというう問
題が有った。
【００１４】本発明の目的は、少い信号線を用いて選別
信頼度の高いＩＣテストシステムを提供する事にある。
信頼度の高いＩＣテストシステムを提供する事にある。
【００１５】
【課題を解決するための手段】本発明のＩＣテストシス
テムは、複数ソケットにセットされた被測定デバイスを
それぞれ接続する供試部を有するテストボードと、前記
ソケットに前記被測定デバイスを着脱するオートハンド
ル部を有するオートハンドラと、前記供試部に信号線を
介して情報の授受を行うテスト実行部を有するＩＣテス
タとを有するＩＣテストシステムにおいて、前記テスト
ボードからの受信信号或いは前記テストボードへの発信
信号と同期して対応する前記供試部の被測定デバイス有
無情報，或いは前記被測定デバイスの測定結果情報を前
記オートハンドラとの間で授受する情報伝達手段をそれ
ぞれ前記テストボードと前記オ−トハンドラに付加して
構成されている。
テムは、複数ソケットにセットされた被測定デバイスを
それぞれ接続する供試部を有するテストボードと、前記
ソケットに前記被測定デバイスを着脱するオートハンド
ル部を有するオートハンドラと、前記供試部に信号線を
介して情報の授受を行うテスト実行部を有するＩＣテス
タとを有するＩＣテストシステムにおいて、前記テスト
ボードからの受信信号或いは前記テストボードへの発信
信号と同期して対応する前記供試部の被測定デバイス有
無情報，或いは前記被測定デバイスの測定結果情報を前
記オートハンドラとの間で授受する情報伝達手段をそれ
ぞれ前記テストボードと前記オ−トハンドラに付加して
構成されている。
【００１６】また本発明の情報伝達手段は、発光および
受光素子を用いた光伝達回路を有して構成されている。
受光素子を用いた光伝達回路を有して構成されている。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
本実施例のＩＣテストシステムは、テスタ２と、４個の
ＤＵＴ２０ａ〜２０ｄを供試部４ａ〜４ｄのソケットに
それぞれセットするテストボード１と、ＤＵＴ２０ａ〜
２０ｄをソケットに着脱するオートハンドル部８ａ〜８
ｄを有するオートハンドラ３とを有している。
る。図１は本発明の第１の実施例のブロック図である。
本実施例のＩＣテストシステムは、テスタ２と、４個の
ＤＵＴ２０ａ〜２０ｄを供試部４ａ〜４ｄのソケットに
それぞれセットするテストボード１と、ＤＵＴ２０ａ〜
２０ｄをソケットに着脱するオートハンドル部８ａ〜８
ｄを有するオートハンドラ３とを有している。
【００１８】テストボード１上には４個の供試部４ａ〜
４ｄが有り、それぞれの横にフォトトランジスタ５ａ〜
５ｄ及び発光ダイオード６ａ〜６ｄが取付けられてい
る。各供試部４ａ〜４ｄはソケットと測定信号線１４ａ
〜１４ｄを介してテスタ２内のテスト実行部１５ａ〜１
５ｄにそれぞれ対対応してＤＵＴ２０ａ〜２０ｄを接続
している。
４ｄが有り、それぞれの横にフォトトランジスタ５ａ〜
５ｄ及び発光ダイオード６ａ〜６ｄが取付けられてい
る。各供試部４ａ〜４ｄはソケットと測定信号線１４ａ
〜１４ｄを介してテスタ２内のテスト実行部１５ａ〜１
５ｄにそれぞれ対対応してＤＵＴ２０ａ〜２０ｄを接続
している。
【００１９】又、フォトトランジスタ５ａと発光ダイオ
ード６ａは、テストシーケンスに対応してリレー７ａに
より切換られ、その出力信号或いは入力信号はテスタ２
内のテスト実行部１５ａに授受される。
ード６ａは、テストシーケンスに対応してリレー７ａに
より切換られ、その出力信号或いは入力信号はテスタ２
内のテスト実行部１５ａに授受される。
【００２０】この入出力信号線は測定信号線１４ａと同
系列に対応してａグループとしてまとめて結束処理され
テスト実行部１５ａに接続される。他のテスト実行部１
５ｂ〜１５ｄについても、それぞれ同様である。又、本
システム図中には各フォトトランジスタ、各発光ダイオ
ード、各リレーの駆動回路等は省略している。
系列に対応してａグループとしてまとめて結束処理され
テスト実行部１５ａに接続される。他のテスト実行部１
５ｂ〜１５ｄについても、それぞれ同様である。又、本
システム図中には各フォトトランジスタ、各発光ダイオ
ード、各リレーの駆動回路等は省略している。
【００２１】一方、オ−トハンドラ３内のオートハンド
ル部８ａ〜８ｄ近傍にも、それぞれ発光ダイオード９ａ
〜９ｄ，フォトトランジスタ１０ａ〜１０ｄ，リレー１
１ａ〜１１ｄが、テストボード１上のそれらと同様にか
つ対応した位置に取付けられている。
ル部８ａ〜８ｄ近傍にも、それぞれ発光ダイオード９ａ
〜９ｄ，フォトトランジスタ１０ａ〜１０ｄ，リレー１
１ａ〜１１ｄが、テストボード１上のそれらと同様にか
つ対応した位置に取付けられている。
【００２２】すなわちテストボード１をオ−トハンドラ
３に装着すると、発光ダイオード９ａ〜９ｄはテストボ
ード１上のフォトトランジスタランジスタ５ａ〜５ｄと
それぞれ１対１で対応し、又フォトトランジスタ１０ａ
〜１０ｄはテストボード１上の発光ダイオード６ａ〜６
ｄとそれぞれ１対１で対応して光結合する。
３に装着すると、発光ダイオード９ａ〜９ｄはテストボ
ード１上のフォトトランジスタランジスタ５ａ〜５ｄと
それぞれ１対１で対応し、又フォトトランジスタ１０ａ
〜１０ｄはテストボード１上の発光ダイオード６ａ〜６
ｄとそれぞれ１対１で対応して光結合する。
【００２３】リレー１１ａ〜１１ｄの入出力信号は、オ
−トハンドラインターフェース制御部１３に入力され
る。テスタ２内のテスタインターフェース制御部１６と
オ−トハンドラ３内のオ−トハンドラインターフェース
制御部１３とはインターフェースケーブル１７で接続さ
れている。
−トハンドラインターフェース制御部１３に入力され
る。テスタ２内のテスタインターフェース制御部１６と
オ−トハンドラ３内のオ−トハンドラインターフェース
制御部１３とはインターフェースケーブル１７で接続さ
れている。
【００２４】次にその動作を説明する。まずＤＵＴ有無
情報ＳＤＵＴの授受即ち、オ−トハンドラ３からテスタ
２へのＤＵＴ有無情報ＳＤＵＴの送出について説明す
る。オ−トハンドラ３内のオートハンドル部８ａによっ
て供試部４ａのＤＵＴ２０ａがセットされると、オ−ト
ハンドル部８ａ〜８ｄのうち実際に存在するＤＵＴ２０
ａに対応するハンドル部８ａ近傍の発光ダイオード９ａ
のみが点灯する。
情報ＳＤＵＴの授受即ち、オ−トハンドラ３からテスタ
２へのＤＵＴ有無情報ＳＤＵＴの送出について説明す
る。オ−トハンドラ３内のオートハンドル部８ａによっ
て供試部４ａのＤＵＴ２０ａがセットされると、オ−ト
ハンドル部８ａ〜８ｄのうち実際に存在するＤＵＴ２０
ａに対応するハンドル部８ａ近傍の発光ダイオード９ａ
のみが点灯する。
【００２５】一方、テストボード１上の供試部４ａ〜４
ｄにあるフォトトランジスタ５ａ〜５ｄは、それを受光
しその信号ＳＤＵＴａをテスト実行部１５ａを経由して
テスタインターフェース制御部１６にＤＵＴ有無情報Ｓ
ＤＵＴａを送る。この動作は、並列測定数分同時に行な
われる。
ｄにあるフォトトランジスタ５ａ〜５ｄは、それを受光
しその信号ＳＤＵＴａをテスト実行部１５ａを経由して
テスタインターフェース制御部１６にＤＵＴ有無情報Ｓ
ＤＵＴａを送る。この動作は、並列測定数分同時に行な
われる。
【００２６】次に測定結果情報ＳＪの授受、即ちテスタ
２からオ−トハンドラ３への測定結果情報ＳＪの送出に
ついて説明する。テスタ２に於いて供試部４ａ〜４ｄに
実際にセットされている全ＤＵＴの電気的測定が終了す
ると、テスト実行部１５ａ〜１５ｄにはそれぞれの測定
結果情報ＳＪａが生成されるが、その情報ＳＪａはテス
タインタフェース制御部１６に送られる。
２からオ−トハンドラ３への測定結果情報ＳＪの送出に
ついて説明する。テスタ２に於いて供試部４ａ〜４ｄに
実際にセットされている全ＤＵＴの電気的測定が終了す
ると、テスト実行部１５ａ〜１５ｄにはそれぞれの測定
結果情報ＳＪａが生成されるが、その情報ＳＪａはテス
タインタフェース制御部１６に送られる。
【００２７】テスタインターフェース制御部１６では、
基準クロックＣＫに同期させ、インタフェースケーブル
１７上には供試部４ａ〜４ｄの内、例えば供試部４ａの
測定結果情報ＳＪａを送出し、同時にそのハンドル部８
ａに対応するテスト実行部１５ａに発光ダイオード駆動
信号ＳＰＤａを送出し、テスト実行部１５ａからテスト
ボード１上の対応する供試部４ａの発光ダイオード６ａ
を動作させる。
基準クロックＣＫに同期させ、インタフェースケーブル
１７上には供試部４ａ〜４ｄの内、例えば供試部４ａの
測定結果情報ＳＪａを送出し、同時にそのハンドル部８
ａに対応するテスト実行部１５ａに発光ダイオード駆動
信号ＳＰＤａを送出し、テスト実行部１５ａからテスト
ボード１上の対応する供試部４ａの発光ダイオード６ａ
を動作させる。
【００２８】一方、オートハンドル部８ａ〜８ｄではテ
ストボード１上の発光ダイオード６ａの発光をフォトト
ランジスタ１０ａで受光し、その信号Ｓａをオ−トハン
ドラインターフェース制御部１３に入力する。
ストボード１上の発光ダイオード６ａの発光をフォトト
ランジスタ１０ａで受光し、その信号Ｓａをオ−トハン
ドラインターフェース制御部１３に入力する。
【００２９】オ−トハンドラインターフェース制御部１
３では、この情報Ｓａと、インターフェースケーブル１
７を通してテスタインターフェース制御部１６からの測
定結果情報ＳＪａにより、特定のオ−トハンドル部８ａ
に対応するＤＵＴ２０ａの測定結果情報ＳＪａを得る。
３では、この情報Ｓａと、インターフェースケーブル１
７を通してテスタインターフェース制御部１６からの測
定結果情報ＳＪａにより、特定のオ−トハンドル部８ａ
に対応するＤＵＴ２０ａの測定結果情報ＳＪａを得る。
【００３０】この動作を４サイクル実行することで測定
結果情報ＳＪａ〜ＳＪｄの授受が完了するがこのサイク
ルの実施順序は、ランダムでも構わない。オ−トハンド
ラインターフェース制御部１３からは全てのＤＵＴの測
定結果が分類動作制御部１２に送られ、この情報に基づ
き図示しない分類収納機構部を動作させ、ＤＵＴの分類
収納作業を実施する。
結果情報ＳＪａ〜ＳＪｄの授受が完了するがこのサイク
ルの実施順序は、ランダムでも構わない。オ−トハンド
ラインターフェース制御部１３からは全てのＤＵＴの測
定結果が分類動作制御部１２に送られ、この情報に基づ
き図示しない分類収納機構部を動作させ、ＤＵＴの分類
収納作業を実施する。
【００３１】図３は本発明の第２の実施例のブロック図
である。なお、図では並列測定数分の内の一つの供試部
について説明するが、他の供試部についても全く同様で
ある。
である。なお、図では並列測定数分の内の一つの供試部
について説明するが、他の供試部についても全く同様で
ある。
【００３２】本実施例では、図１に示した第１の実施例
の発光ダイオード６ａやフォトトランジスタ５ａの代わ
りに、１組のコネクタ１８ａが取付けられる。テストボ
ード１Ａをオ−トハンドラ３Ａに取付けることで、コネ
クタ１８ａが接続される。
の発光ダイオード６ａやフォトトランジスタ５ａの代わ
りに、１組のコネクタ１８ａが取付けられる。テストボ
ード１Ａをオ−トハンドラ３Ａに取付けることで、コネ
クタ１８ａが接続される。
【００３３】テスト実行部１５ａ及びオ−トハンドライ
ンターフェース制御部１３ともコネクタ１８ａからの信
号線接続部はＩ／Ｏ端子となっており、テストシーケン
スにより入力と出力信号方向を切換える。
ンターフェース制御部１３ともコネクタ１８ａからの信
号線接続部はＩ／Ｏ端子となっており、テストシーケン
スにより入力と出力信号方向を切換える。
【００３４】又コネクタ１８ａからの信号線は、テスト
ボード１Ａ上に取付けられたアンド回路１９ａの端子Ｎ
Ｃに接続される。端子ＮＡには、測定信号線４ａ中の特
定の信号線、例えばバイアス電源線からの分岐線が接続
される。
ボード１Ａ上に取付けられたアンド回路１９ａの端子Ｎ
Ｃに接続される。端子ＮＡには、測定信号線４ａ中の特
定の信号線、例えばバイアス電源線からの分岐線が接続
される。
【００３５】端子ＮＢはテスト実行部１５ａのＩ／Ｏ端
子と接続される。端子ＮＡとＮＣはＩ／Ｏ端子となって
おり、テストシーケンスにより切り換えられる。即ち、
ＤＵＴ有無情報ＳＤＵＴの授受時には端子ＮＣは入力端
子となり、端子ＮＢとのアンドが端子ＮＡに出力され
る。又、測定結果情報ＳＪの授受時には端子ＮＡが入力
端子となり、端子ＮＢとのアンドが端子ＮＣに出力され
る。
子と接続される。端子ＮＡとＮＣはＩ／Ｏ端子となって
おり、テストシーケンスにより切り換えられる。即ち、
ＤＵＴ有無情報ＳＤＵＴの授受時には端子ＮＣは入力端
子となり、端子ＮＢとのアンドが端子ＮＡに出力され
る。又、測定結果情報ＳＪの授受時には端子ＮＡが入力
端子となり、端子ＮＢとのアンドが端子ＮＣに出力され
る。
【００３６】まずＤＵＴ有無情報ＳＤＵＴの授受方法に
ついて説明する。供試部４ａにＤＵＴがセットされると
オ−トハンドラインターフェース制御部１３からコネク
タ１８ａを介して、アンド回路１９ａの端子ＮＣにアク
ティブ信号が入力される。
ついて説明する。供試部４ａにＤＵＴがセットされると
オ−トハンドラインターフェース制御部１３からコネク
タ１８ａを介して、アンド回路１９ａの端子ＮＣにアク
ティブ信号が入力される。
【００３７】一方、テストボード１Ａ上の端子ＮＢには
常にアクティブ信号を入力しておけば、端子ＮＡには供
試部４ａにＤＵＴ２０ａが存在する時のみ、アクティブ
信号が出力される。この動作は並列測定数分同時に行な
われ、全テスト実行部１５ａ〜１５ｄはそれぞれの供試
部４ａ〜４ｄのＤＵＴ有無を認識する。
常にアクティブ信号を入力しておけば、端子ＮＡには供
試部４ａにＤＵＴ２０ａが存在する時のみ、アクティブ
信号が出力される。この動作は並列測定数分同時に行な
われ、全テスト実行部１５ａ〜１５ｄはそれぞれの供試
部４ａ〜４ｄのＤＵＴ有無を認識する。
【００３８】次に測定結果情報ＳＪの授受について説明
する。ＤＵＴの電気的測定が終了するとテスト実行部１
５ａはテスタインターフェース制御部１６に供試部４ａ
の測定結果情報ＳＪａを送り、同時にアンド回路１９ａ
の端子ＮＡ及び測定信号線１４ａを介し端子ＮＢにアク
ティブ信号を入力する。
する。ＤＵＴの電気的測定が終了するとテスト実行部１
５ａはテスタインターフェース制御部１６に供試部４ａ
の測定結果情報ＳＪａを送り、同時にアンド回路１９ａ
の端子ＮＡ及び測定信号線１４ａを介し端子ＮＢにアク
ティブ信号を入力する。
【００３９】その結果アンド回路１９ａの端子ＮＣから
はアクティブ信号がコネクタ１８ａを介して、オ−トハ
ンドラインターフェース制御部１３に出力される。一
方、オ−トハンドラインターフェース制御部１３ではこ
のアクティブ信号により、テスタインターフェース制御
部１６からの測定結果情報ＳＪａが、オ−トハンドル部
８ａに対応するＤＵＴ２０ａの情報だと認識する。
はアクティブ信号がコネクタ１８ａを介して、オ−トハ
ンドラインターフェース制御部１３に出力される。一
方、オ−トハンドラインターフェース制御部１３ではこ
のアクティブ信号により、テスタインターフェース制御
部１６からの測定結果情報ＳＪａが、オ−トハンドル部
８ａに対応するＤＵＴ２０ａの情報だと認識する。
【００４０】この動作を並列測定数分繰り返すことで測
定結果情報ＳＪａの授受が完了する。この時もテスト実
行部１５ａ，１５ｂ・・・から測定結果情報ＳＪａ，Ｓ
Ｊｂ・・・を出力する順序はランダムでも構わない。
定結果情報ＳＪａの授受が完了する。この時もテスト実
行部１５ａ，１５ｂ・・・から測定結果情報ＳＪａ，Ｓ
Ｊｂ・・・を出力する順序はランダムでも構わない。
【００４１】本実施例では、アンド回路をテストボード
上各供試部の近くに設置し、テスト実行部からの出力信
号と測定信号線経由の信号とをアンド回路へ入力したこ
とで、万が一、テスト実行部からの出力信号線が対応し
ない供試部に配線されても異常検出が可能である。
上各供試部の近くに設置し、テスト実行部からの出力信
号と測定信号線経由の信号とをアンド回路へ入力したこ
とで、万が一、テスト実行部からの出力信号線が対応し
ない供試部に配線されても異常検出が可能である。
【００４２】また、ＤＵＴNO.の認識が無いのであるか
ら、テストボード上のどの供試部の測定信号線をどのテ
スト実行部に配線しても良いのであり、この結果配線長
の制約を満たし易い、かつ配線作業が容易な為配線ミス
を起こし難い。
ら、テストボード上のどの供試部の測定信号線をどのテ
スト実行部に配線しても良いのであり、この結果配線長
の制約を満たし易い、かつ配線作業が容易な為配線ミス
を起こし難い。
【００４３】
【発明の効果】以上説明した様に本発明のＩＣテストシ
ステムは、テスタ・オートハンドラ間の情報伝達手段と
してテストボードを介する手段を付加したので、テスト
ボード上にセットされたＤＵＴNO.を認識する必要が無
い為、少い信号線の使用で以下に起因するＩＣ選別の誤
分類という重大品質事故を未然に防ぐ効果がる。
ステムは、テスタ・オートハンドラ間の情報伝達手段と
してテストボードを介する手段を付加したので、テスト
ボード上にセットされたＤＵＴNO.を認識する必要が無
い為、少い信号線の使用で以下に起因するＩＣ選別の誤
分類という重大品質事故を未然に防ぐ効果がる。
【００４４】一つはテストボードとオ−トハンドル部と
のＤＵＴNO.の指定ミスによる不一致、もう一つはテス
トボード上の配線ミスによるＤＵＴNO.とテスト実行部
の不一致である。
のＤＵＴNO.の指定ミスによる不一致、もう一つはテス
トボード上の配線ミスによるＤＵＴNO.とテスト実行部
の不一致である。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するための各信号
のタイミングチャートである。
のタイミングチャートである。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来のＩＣテストシステムの一例のＤＵＴ有無
情報を説明するためのＤＵＴ情報ビット構成図である。
情報を説明するためのＤＵＴ情報ビット構成図である。
【図５】図４の例の動作を説明するためのＤＵＴ配列図
である。
である。
【図６】従来のＩＣテストシステムの測定結果情報を説
明するためのＤＵＴ情報ビット構成図である。
明するためのＤＵＴ情報ビット構成図である。
１，１Ａ テストボード ２ テスタ ３ オ−トハンドラ ４ａ〜４ｄ 供試部 ５ａ〜５ｄ フォトトランジスタ ６ａ〜６ｄ 発光ダイオード ７ａ〜７ｄ リレー ８ａ〜８ｄ オ−トハンドル部 ９ａ〜９ｄ 発光ダイオード １０ａ〜１０ｄ フォトトランジスタ １１ａ〜１１ｄ リレー １２ 分類動作制御部 １３ オ−トハンドラインターフェース制御部 １４ａ〜１４ｄ 測定信号線 １５ａ〜１５ｄ テスト実行部 １６ テスタインターフェース制御部 １７ インターフェースケーブル １８ａ〜１８ｄ コネクタ １９ａ〜１９ｄ アンド回路 ２０ａ〜２０ｄ ＤＵＴ
Claims (2)
- 【請求項１】 複数ソケットにセットされた被測定デバ
イスをそれぞれ接続する供試部を有するテストボード
と、前記ソケットに前記被測定デバイスを着脱するオー
トハンドル部を有するオートハンドラと、前記供試部に
信号線を介して情報の授受を行うテスト実行部を有する
ＩＣテスタとを有するＩＣテストシステムにおいて、前
記テストボードからの受信信号或いは前記テストボード
への発信信号と同期して対応する前記供試部の被測定デ
バイス有無情報，或いは前記被測定デバイスの測定結果
情報を前記オートハンドラとの間で授受する情報伝達手
段をそれぞれ前記テストボードと前記オ−トハンドラに
付加したことを特徴とするＩＣテストシステム。 - 【請求項２】 前記情報伝達手段は、発光および受光素
子を用いた光伝達回路であることを特徴とするＩＣテス
トシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052106A JPH05256897A (ja) | 1992-03-11 | 1992-03-11 | Ｉｃテストシステム |
| US08/027,239 US5465850A (en) | 1992-03-11 | 1993-03-05 | Integrated circuit test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052106A JPH05256897A (ja) | 1992-03-11 | 1992-03-11 | Ｉｃテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256897A true JPH05256897A (ja) | 1993-10-08 |
Family
ID=12905609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052106A Withdrawn JPH05256897A (ja) | 1992-03-11 | 1992-03-11 | Ｉｃテストシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5465850A (ja) |
| JP (1) | JPH05256897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020016560A (ja) * | 2018-07-26 | 2020-01-30 | 株式会社アドバンテスト | ロードボード及び電子部品試験装置 |
| CN110794277A (zh) * | 2018-07-26 | 2020-02-14 | 株式会社爱德万测试 | 电子部件处理装置及电子部件测试装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG90713A1 (en) * | 1995-07-28 | 2002-08-20 | Advantest Corp | Semiconductor device testing apparatus and semiconductor device testing system having a plurality of semiconductor device testing apparatus |
| US5742526A (en) * | 1996-01-03 | 1998-04-21 | Micron Technology, Inc. | Apparatus and method for identifying an integrated device |
| KR100187727B1 (ko) * | 1996-02-29 | 1999-06-01 | 윤종용 | 처리기 접촉 불량을 확인할 수 있는 접촉 점검 장치 및 이를 내장한 집적회로 소자 검사 시스템 |
| JP3417528B2 (ja) * | 1996-04-05 | 2003-06-16 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US5867505A (en) | 1996-08-07 | 1999-02-02 | Micron Technology, Inc. | Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit |
| KR100245795B1 (ko) * | 1997-06-30 | 2000-03-02 | 윤종용 | 테스트의 동작 오류 검사 방법 |
| US5940466A (en) * | 1997-10-29 | 1999-08-17 | Micron Electronics, Inc. | Apparatus for counting parts in a tray |
| US5998751A (en) * | 1998-02-20 | 1999-12-07 | Micron Electronics, Inc. | Sorting system for computer chips |
| US5996996A (en) * | 1998-02-20 | 1999-12-07 | Micron Electronics, Inc. | Method of sorting computer chips |
| JP3805888B2 (ja) * | 1998-03-20 | 2006-08-09 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US6563070B2 (en) | 1999-03-30 | 2003-05-13 | Micron Technology, Inc. | Enhanced grading and sorting of semiconductor devices using modular “plug-in” sort algorithms |
| DE19951048C2 (de) * | 1999-10-22 | 2002-11-21 | Infineon Technologies Ag | Verfahren zur Identifizierung einer integrierten Schaltung |
| KR100496861B1 (ko) * | 2002-09-26 | 2005-06-22 | 삼성전자주식회사 | 하나의 핸들러에 2개 이상의 테스트 보드를 갖는 테스트장비 및 그 테스트 방법 |
| DE10326338A1 (de) * | 2003-06-05 | 2004-12-30 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Verfahren, sowie Test-System zum Testen von Halbleiter-Bauelementen |
| DE10328709A1 (de) * | 2003-06-24 | 2005-01-27 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Verfahren, sowie Test-System zum Testen von Halbleiter-Bauelementen |
| RU2572290C1 (ru) * | 2014-12-01 | 2016-01-10 | Открытое акционерное общество "Объединенная ракетно-космическая корпорация" (ОАО "ОРКК") | Способ декорпусирования интегральных микросхем |
| CN106443406B (zh) * | 2016-08-09 | 2018-12-18 | 北京航空航天大学 | 一种模拟集成电路加速试验数据自动采集与分析评估*** |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4517512A (en) * | 1982-05-24 | 1985-05-14 | Micro Component Technology, Inc. | Integrated circuit test apparatus test head |
| US5032789A (en) * | 1989-06-19 | 1991-07-16 | Hewlett-Packard Company | Modular/concurrent board tester |
| US4997522A (en) * | 1989-08-18 | 1991-03-05 | Bell Communications Research, Inc. | Wet chemical etchant and method for etching high temperature superconductive films |
| KR0138754B1 (ko) * | 1990-08-06 | 1998-06-15 | 이노우에 아키라 | 전기회로측정용 탐침의 접촉검지장치 및 이 접촉검지장치를 이용한 전기회로 측정장치 |
| JP3093264B2 (ja) * | 1990-09-24 | 2000-10-03 | エトリウム・インコーポレーテッド | 電子デバイス試験の制御装置 |
| US5151650A (en) * | 1991-09-03 | 1992-09-29 | Motorola, Inc. | Packaged semiconductor device handler |
| US5227717A (en) * | 1991-12-03 | 1993-07-13 | Sym-Tek Systems, Inc. | Contact assembly for automatic test handler |
-
1992
- 1992-03-11 JP JP4052106A patent/JPH05256897A/ja not_active Withdrawn
-
1993
- 1993-03-05 US US08/027,239 patent/US5465850A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020016560A (ja) * | 2018-07-26 | 2020-01-30 | 株式会社アドバンテスト | ロードボード及び電子部品試験装置 |
| CN110794277A (zh) * | 2018-07-26 | 2020-02-14 | 株式会社爱德万测试 | 电子部件处理装置及电子部件测试装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5465850A (en) | 1995-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05256897A (ja) | Ｉｃテストシステム | |
| CN100549711C (zh) | 远程集成电路测试方法和装置 | |
| US4196386A (en) | Method and portable apparatus for testing digital printed circuit boards | |
| CN101141317B (zh) | 用于多jtag链的自动测试装置及方法 | |
| EP0987632B1 (en) | Boundary scan element and communication device made by using the same | |
| CN110268277A (zh) | 用于印刷电路板的功能性测试器，以及相关的***和方法 | |
| JPH02268281A (ja) | 多数ピン集積回路の試験方法及び試験装置 | |
| US8185788B2 (en) | Semiconductor device test system with test interface means | |
| EP0560500A1 (en) | Method and apparatus for testing edge connector I/O connections for circuit boards using boundary scan | |
| US20070136631A1 (en) | Method and system for testing backplanes utilizing a boundary scan protocol | |
| US6466885B2 (en) | Line tester | |
| US7148676B2 (en) | Ancillary equipment for testing semiconductor integrated circuit | |
| KR100683041B1 (ko) | 다수의 테스트될 반도체 소자를 동시에 테스트하는 반도체소자 실장 테스트 장치 | |
| KR20030046801A (ko) | 다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리ｉｃ수선장치 | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| CN112462246A (zh) | 边界扫描测试***及其方法 | |
| JPH09505187A (ja) | 電気スイッチングアセンブリ | |
| JPH1164450A (ja) | 半導体試験装置 | |
| JP3659007B2 (ja) | 試験治具の検査方法 | |
| KR200143922Y1 (ko) | 입출력 보드의 오프라인 검사장치 | |
| JP3487810B2 (ja) | バウンダリスキャン回路およびその方法 | |
| JPH11231022A (ja) | 半導体装置の検査方法および検査装置 | |
| JP3279404B2 (ja) | 電子装置の試験方法及び装置 | |
| KR100351060B1 (ko) | 피씨 기반 입출력 카드의 고장진단 시스템 구조에서의 고장진단 시험신호 발생방법 | |
| JPH05333083A (ja) | ケーブル自動検査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |