JPH0525409B2 - - Google Patents
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- JPH0525409B2 JPH0525409B2 JP60025319A JP2531985A JPH0525409B2 JP H0525409 B2 JPH0525409 B2 JP H0525409B2 JP 60025319 A JP60025319 A JP 60025319A JP 2531985 A JP2531985 A JP 2531985A JP H0525409 B2 JPH0525409 B2 JP H0525409B2
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- 238000006243 chemical reaction Methods 0.000 claims description 49
- 230000004044 response Effects 0.000 claims description 6
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 238000013139 quantization Methods 0.000 description 3
- 239000013643 reference control Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000015607 signal release Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(発明の背景)
本発明は電気アナログ信号を対応するデジタル
信号に変換する装置、特に対応するデジタル表現
に変換すべきアナログ信号電圧を受信する入力端
子と、第1及び第2出力電流ラインを有する切換
可能電流源と、前記切換可能電流源の出力電流ラ
インに結合され、入力電圧信号レンジを複数個の
電圧サブレンジに分割する複数個の基準電圧を発
生する抵抗チエーン分圧器と、基準電圧源を前記
切換可能電流源と前記抵抗チエーン分圧器に結合
する手段と、前記抵抗チエーン分圧器の複数個の
基準電圧を前記入力端子のアナログ信号電圧と比
較して該アナログ入力信号を含む電圧サブレンジ
を表す複数個の制御信号を取り出す比較手段と、
前記取り出された制御信号に応答して前記入力端
子のアナログ入力電圧に対応するデジタル信号の
第1及び第2デジツトを表す少なくとも第1及び
第2の2進制御信号を発生するデコーダと、前記
デコーダからの第1及び第2の2進制御信号に応
答して前記切換可能電流源を制御して前記出力ラ
インの電流を前記第1及び第2の2進制御信号に
より決まる値に再調整して前記抵抗チエーン分圧
器が前記入力端子のアナログ入力電圧を含む第2
の幅の狭い電圧サブレンジを表す第2の複数個の
基準電圧を発生するようにする制御手段と、前記
第1及び第2の2進制御信号をストアする手段
と、前記制御手段に結合され、スタート信号に応
答して当該A/D変換器の変換サイクルを開始さ
せると共に前記制御手段にその動作を制御する制
御パルスを供給する制御ロジツク装置とを具える
逐次比較(近似)型A/D変換器に関するもので
ある。
信号に変換する装置、特に対応するデジタル表現
に変換すべきアナログ信号電圧を受信する入力端
子と、第1及び第2出力電流ラインを有する切換
可能電流源と、前記切換可能電流源の出力電流ラ
インに結合され、入力電圧信号レンジを複数個の
電圧サブレンジに分割する複数個の基準電圧を発
生する抵抗チエーン分圧器と、基準電圧源を前記
切換可能電流源と前記抵抗チエーン分圧器に結合
する手段と、前記抵抗チエーン分圧器の複数個の
基準電圧を前記入力端子のアナログ信号電圧と比
較して該アナログ入力信号を含む電圧サブレンジ
を表す複数個の制御信号を取り出す比較手段と、
前記取り出された制御信号に応答して前記入力端
子のアナログ入力電圧に対応するデジタル信号の
第1及び第2デジツトを表す少なくとも第1及び
第2の2進制御信号を発生するデコーダと、前記
デコーダからの第1及び第2の2進制御信号に応
答して前記切換可能電流源を制御して前記出力ラ
インの電流を前記第1及び第2の2進制御信号に
より決まる値に再調整して前記抵抗チエーン分圧
器が前記入力端子のアナログ入力電圧を含む第2
の幅の狭い電圧サブレンジを表す第2の複数個の
基準電圧を発生するようにする制御手段と、前記
第1及び第2の2進制御信号をストアする手段
と、前記制御手段に結合され、スタート信号に応
答して当該A/D変換器の変換サイクルを開始さ
せると共に前記制御手段にその動作を制御する制
御パルスを供給する制御ロジツク装置とを具える
逐次比較(近似)型A/D変換器に関するもので
ある。
このようなタイプのA/D変換器は米国特許第
3298014号明細書から既知である。
3298014号明細書から既知である。
アナログ量を対応するデジタル量に変換するの
に有用な装置が多数存在する。初期のA/D変換
技術の一例として全並列型A/D変換器があり、
この変換器では変換すべきデジタル入力信号を複
数個の比較器に並列に供給し、各比較器によりこ
の信号を等しい値の複数個の抵抗を含み基準電圧
を分圧して各量子化レベルに対応する基準レベル
を発生する抵抗チエーンから得られる電位と比較
する。任意のレベルのアナログ入力信号に対し、
入力信号レベルより低い量子化レベルに関連する
全ての比較器は駆動されるが、入力信号レベルよ
り高い量子化レベルに関連する比較器は駆動され
ない。全ての比較器の出力はアナログデコーダに
供給され、これにより対応する並列出力デジタル
信号が発生される。このタイプの変換器は極めて
高速であるが、nビツト変換器に対して2n−1個
の比較器と比較的大型で複雑なデコーダを必要と
するために極めて費用がかかること明らかであ
る。10ビツトA/D変換器は1023個の比較器を必
要とする。他の欠点は電力消費が極めて大きく且
つ入力端子に接続される多数の比較器のために大
きな入力キヤパシタンスを示す点にある。
に有用な装置が多数存在する。初期のA/D変換
技術の一例として全並列型A/D変換器があり、
この変換器では変換すべきデジタル入力信号を複
数個の比較器に並列に供給し、各比較器によりこ
の信号を等しい値の複数個の抵抗を含み基準電圧
を分圧して各量子化レベルに対応する基準レベル
を発生する抵抗チエーンから得られる電位と比較
する。任意のレベルのアナログ入力信号に対し、
入力信号レベルより低い量子化レベルに関連する
全ての比較器は駆動されるが、入力信号レベルよ
り高い量子化レベルに関連する比較器は駆動され
ない。全ての比較器の出力はアナログデコーダに
供給され、これにより対応する並列出力デジタル
信号が発生される。このタイプの変換器は極めて
高速であるが、nビツト変換器に対して2n−1個
の比較器と比較的大型で複雑なデコーダを必要と
するために極めて費用がかかること明らかであ
る。10ビツトA/D変換器は1023個の比較器を必
要とする。他の欠点は電力消費が極めて大きく且
つ入力端子に接続される多数の比較器のために大
きな入力キヤパシタンスを示す点にある。
A/D変換問題の他のアプローチとして逐次比
較(近似)型アナログ/デジタル変換器があり、
その基本理論は「IEEE Transactions on
Circuits and Systems」Vol.CAS−25 No.7,
July 1978,の第407−408頁に開示されている。
逐次比較レジスタ(SAR)法においては、アナ
ログ入力電圧を電流に変換することができ、各ク
ロツクサイクル毎にこの電流を比較器においてデ
ジタル/アナログ変換器(DAC)からのビツト
電流と、最上位ビツト(MSB)の電流から出発
して逐次比較する。比較器出力はA/D変換器の
対応する出力ビツトを表わす。これがため、アナ
ログ入力信号はnクロツクサイクルでnビツトデ
ジタル信号に変換される。このアプローチの利点
は変換器が必要とする素子が少くてすみ、例えば
比較器を1個必要とするのみであること及び電力
消費が全並列法よりも著しく小さくなることにあ
る。しかし、この方法の大きな欠点は比較プロセ
スが極めて遅く、nビツトデジタル信号出力を得
るのに少くともnクロツクサイクルを必要とする
点にある。
較(近似)型アナログ/デジタル変換器があり、
その基本理論は「IEEE Transactions on
Circuits and Systems」Vol.CAS−25 No.7,
July 1978,の第407−408頁に開示されている。
逐次比較レジスタ(SAR)法においては、アナ
ログ入力電圧を電流に変換することができ、各ク
ロツクサイクル毎にこの電流を比較器においてデ
ジタル/アナログ変換器(DAC)からのビツト
電流と、最上位ビツト(MSB)の電流から出発
して逐次比較する。比較器出力はA/D変換器の
対応する出力ビツトを表わす。これがため、アナ
ログ入力信号はnクロツクサイクルでnビツトデ
ジタル信号に変換される。このアプローチの利点
は変換器が必要とする素子が少くてすみ、例えば
比較器を1個必要とするのみであること及び電力
消費が全並列法よりも著しく小さくなることにあ
る。しかし、この方法の大きな欠点は比較プロセ
スが極めて遅く、nビツトデジタル信号出力を得
るのに少くともnクロツクサイクルを必要とする
点にある。
SAR法の変形としてサブレンジ型A/D変換
器がある。このタイプの変換器の理論は
「Analog−Digital Conversion Handbook」
Digital Equipment Corp.発行、1964年の第20〜
22頁に開示されている。このハンドブツクの第1
8図には抵抗チエーンと一連の比較器を含むサブ
レンジ型変換器が開示されている。各比較器の一
方の入力端子はアナログ信号入力端子に接続さ
れ、他方の入力端子は抵抗チエーンの等間隔口出
しタツプにそれぞれ接続される。この変換器は抵
抗チエーンの上端及び下端にそれぞれ接続された
第1及び第2のDACと、全比較器の出力端子に
結合された並列デコーダも含んでいる。サブレン
ジ法は全入力アナログレンジを複数個のサブレン
ジに分割し、適切なサブレンジを比較器と抵抗チ
エーンにより選択し、次いでこのサブレンジを前
よりもつと細かいサブレンジに分割し、所望の分
解能が達成されるまでこの処理をくり返すもので
ある。
器がある。このタイプの変換器の理論は
「Analog−Digital Conversion Handbook」
Digital Equipment Corp.発行、1964年の第20〜
22頁に開示されている。このハンドブツクの第1
8図には抵抗チエーンと一連の比較器を含むサブ
レンジ型変換器が開示されている。各比較器の一
方の入力端子はアナログ信号入力端子に接続さ
れ、他方の入力端子は抵抗チエーンの等間隔口出
しタツプにそれぞれ接続される。この変換器は抵
抗チエーンの上端及び下端にそれぞれ接続された
第1及び第2のDACと、全比較器の出力端子に
結合された並列デコーダも含んでいる。サブレン
ジ法は全入力アナログレンジを複数個のサブレン
ジに分割し、適切なサブレンジを比較器と抵抗チ
エーンにより選択し、次いでこのサブレンジを前
よりもつと細かいサブレンジに分割し、所望の分
解能が達成されるまでこの処理をくり返すもので
ある。
第1クロツクサイクル中、第1DACが最大電圧
にセツトされ、第2DACが零にセツトされる。一
連の比較器の出力は入力信号がどのサブレンジに
あるかを示し、例えば2個の隣接比較器CK及び
CK+1に供給される基準電圧間にあることを示す。
次のクロツクサイクル中、比較器CKの基準電圧
が第2DACに供給され、比較器CK+1の基準電圧が
第1DACに供給されて比較器CK及びCK+1の基準電
圧値間に第2セツトのサブレンジが発生される。
この動作が所望の分解能が得られるまでくり返さ
れる。もつと精巧なサブレンジ型A/D変換器が
頭書に記載した米国特許第3298014号明細書から
既知である。この変換器ではサブレンジを第1及
び第2の2進制御信号に応答して2個のDACに
より決定している。これらのサブレンジ型A/D
変換器の大きな欠点は2個のデジタル/アナログ
変換器(DAC)を必要とし、これにより装置の
サイズとコストが増大する点及び2個のDACを
精密に整合させなければならないという追加の問
題が生ずる点にある。
にセツトされ、第2DACが零にセツトされる。一
連の比較器の出力は入力信号がどのサブレンジに
あるかを示し、例えば2個の隣接比較器CK及び
CK+1に供給される基準電圧間にあることを示す。
次のクロツクサイクル中、比較器CKの基準電圧
が第2DACに供給され、比較器CK+1の基準電圧が
第1DACに供給されて比較器CK及びCK+1の基準電
圧値間に第2セツトのサブレンジが発生される。
この動作が所望の分解能が得られるまでくり返さ
れる。もつと精巧なサブレンジ型A/D変換器が
頭書に記載した米国特許第3298014号明細書から
既知である。この変換器ではサブレンジを第1及
び第2の2進制御信号に応答して2個のDACに
より決定している。これらのサブレンジ型A/D
変換器の大きな欠点は2個のデジタル/アナログ
変換器(DAC)を必要とし、これにより装置の
サイズとコストが増大する点及び2個のDACを
精密に整合させなければならないという追加の問
題が生ずる点にある。
(発明の概要)
以上から、本発明の目的は上述した既知の変換
器の欠点を克服したアナログ/デジタル変換器を
提供することにある。
器の欠点を克服したアナログ/デジタル変換器を
提供することにある。
本発明の他の目的はただ1個のDACを使用し
てアナログ入力をデジタル出力に変換するサブレ
ンジ型A/D変換器を提供することにある。
てアナログ入力をデジタル出力に変換するサブレ
ンジ型A/D変換器を提供することにある。
本発明の更に他の目的は基準電圧源の負荷を一
定に維持するようにした一層小型で一層効率のよ
いA/D変換器を提供することにある。
定に維持するようにした一層小型で一層効率のよ
いA/D変換器を提供することにある。
本発明の更に他の目的はマルチステツプ並列変
換法を使用する汎用高速度高分解能A/D変換器
を提供することにある。
換法を使用する汎用高速度高分解能A/D変換器
を提供することにある。
本発明は頭書に記載したタイプの逐次比較型
A/D変換器において、前記切換可能電流源は前
記第1及び第2電流出力ラインと第3出力電流ラ
インを有する単一の3位置切換可能電流出力デジ
タル−アナログ変換器を具え、前記抵抗チエーン
は前記基準電圧源と前記第1出力電流ラインにそ
れぞれ結合された第1及び第2終端子を有する少
くとも3個の直列接続の等値抵抗を含み、前記第
2及び第3出力電流ラインは前記抵抗チエーンの
中間タツプ点及び電源端子にそれぞれ結合し、前
記抵抗チエーンは前記基準電圧が発生する少くと
も3個のタツプ点を有し、前記デジタル−アナロ
グ変換器は各別の3位置半導体制御スイツチに結
合された複数個の電流源を具え、前記3位置スイ
ツチがそれぞれの電流源を前記第1、第2及び第
3電流出力ラインに選択的に結合して変換サイク
ルの各ステツプ毎に前記抵抗チエーンを流れる電
流を再調整して変換サイクルのステツプ毎に新し
い一組の基準電圧を発生させて電圧サブレンジを
前記制御手段に供給される前記デコーダの第1及
び第2の2進制御信号の関数として変換サイクル
のステツプ毎に順次幅狭にするようにしたことを
特徴とする。
A/D変換器において、前記切換可能電流源は前
記第1及び第2電流出力ラインと第3出力電流ラ
インを有する単一の3位置切換可能電流出力デジ
タル−アナログ変換器を具え、前記抵抗チエーン
は前記基準電圧源と前記第1出力電流ラインにそ
れぞれ結合された第1及び第2終端子を有する少
くとも3個の直列接続の等値抵抗を含み、前記第
2及び第3出力電流ラインは前記抵抗チエーンの
中間タツプ点及び電源端子にそれぞれ結合し、前
記抵抗チエーンは前記基準電圧が発生する少くと
も3個のタツプ点を有し、前記デジタル−アナロ
グ変換器は各別の3位置半導体制御スイツチに結
合された複数個の電流源を具え、前記3位置スイ
ツチがそれぞれの電流源を前記第1、第2及び第
3電流出力ラインに選択的に結合して変換サイク
ルの各ステツプ毎に前記抵抗チエーンを流れる電
流を再調整して変換サイクルのステツプ毎に新し
い一組の基準電圧を発生させて電圧サブレンジを
前記制御手段に供給される前記デコーダの第1及
び第2の2進制御信号の関数として変換サイクル
のステツプ毎に順次幅狭にするようにしたことを
特徴とする。
本発明の好適実施例では並列エンコーダによつ
て各クロツクサイクルごとに2ビツトづつ量子化
することによりアナログ量を対応するデジタル量
に変換する。
て各クロツクサイクルごとに2ビツトづつ量子化
することによりアナログ量を対応するデジタル量
に変換する。
(好適実施例の説明)
第1図は単一の3位置切換可能電流出力DAC
を使用する新規なマルチステツプ並列A/D変換
器のブロツク図を示す。入力端子1は対応するデ
ジタル信号(例えば10ビツトデジタル表現)に変
換すべきアナログ入力電圧を受信する。第1、第
2及び第3比較器2,3及び4は入力端子1に接
続された非反転入力端子(+)を有する。3個の
等値抵抗5,6及び7から成る抵抗チエーン(分
圧器)の一端を基準電圧Vrefを受信する端子8に
接続する。
を使用する新規なマルチステツプ並列A/D変換
器のブロツク図を示す。入力端子1は対応するデ
ジタル信号(例えば10ビツトデジタル表現)に変
換すべきアナログ入力電圧を受信する。第1、第
2及び第3比較器2,3及び4は入力端子1に接
続された非反転入力端子(+)を有する。3個の
等値抵抗5,6及び7から成る抵抗チエーン(分
圧器)の一端を基準電圧Vrefを受信する端子8に
接続する。
抵抗チエーン5−7は比較器2,3及び4の反
転入力端子(−)にそれぞれ接続されたタツプ点
9,10及び11を有する。10ビツト用の3位置
切換可能電流出力デジタル/アナログ変換器
(DAC)12は抵抗5と端子8との接続点に接続
された第1端子を有し、この端子において電流O
をスイツチし得る。DAC12は抵抗チエーンの
タツプ点9に接続されたスイツチ可能電流IO2の
ための第2端子及びタツプ点11に接続されたス
イツチ可能電流IO1のための第3端子を有する。
これにより基準電圧源の負荷を一定に維持する。
転入力端子(−)にそれぞれ接続されたタツプ点
9,10及び11を有する。10ビツト用の3位置
切換可能電流出力デジタル/アナログ変換器
(DAC)12は抵抗5と端子8との接続点に接続
された第1端子を有し、この端子において電流O
をスイツチし得る。DAC12は抵抗チエーンの
タツプ点9に接続されたスイツチ可能電流IO2の
ための第2端子及びタツプ点11に接続されたス
イツチ可能電流IO1のための第3端子を有する。
これにより基準電圧源の負荷を一定に維持する。
比較器2,3及び4はデコーダ13の入力端子
に接続された出力ラインを有する。このデコーダ
は比較器出力をD10及びD9で示す2個のMSBか
ら出発して2ビツトづつ逐次変換して10ビツトデ
ジタル表現に変換する。これがため、アナログ入
力信号は変換サイクルの各ステツプ中並列デコー
ダ13において逐次2ビツトづつ量子化される。
各ビツト対はDD1及びDD2で示すデコーダ出
力ラインに現われる。
に接続された出力ラインを有する。このデコーダ
は比較器出力をD10及びD9で示す2個のMSBか
ら出発して2ビツトづつ逐次変換して10ビツトデ
ジタル表現に変換する。これがため、アナログ入
力信号は変換サイクルの各ステツプ中並列デコー
ダ13において逐次2ビツトづつ量子化される。
各ビツト対はDD1及びDD2で示すデコーダ出
力ラインに現われる。
本例では各ステツプにおいて全入力信号レンジ
を4個のサブレンジに分割し、出力ラインDD1
及びDD2に2個のデータビツトを発生させる。
これがため、アナログ入力電圧は5ステツプの変
換サイクルでそのデジタル表現に変換される。各
ステツプにおいて入力電圧を含むサブレンジが選
択される。順次の各ステツプにおいて選択された
サブレンジは所望の分解能が達成されるまで更に
小さいサブレンジに分割される。
を4個のサブレンジに分割し、出力ラインDD1
及びDD2に2個のデータビツトを発生させる。
これがため、アナログ入力電圧は5ステツプの変
換サイクルでそのデジタル表現に変換される。各
ステツプにおいて入力電圧を含むサブレンジが選
択される。順次の各ステツプにおいて選択された
サブレンジは所望の分解能が達成されるまで更に
小さいサブレンジに分割される。
デコーダ出力ラインDD1及びDD2上の2個
のデータビツトは逐次比較レジスタ(SAR)1
4に供給される(その動作は後に詳述する)。
SAR14は慣例のSAR型A/D変換器に使用さ
れているものを変更したものである。SAR14
はシフトレジスタと、データラツチと、デコーダ
回路とを含む。SAR14内のシフトレジスタは
デコーダ18からのデータをデータラツチにラツ
チする適正なタイミング順序を与え、これらラツ
チが出力バツフア15を直接駆動する。シフトレ
ジスタ及びデータラツチの出力はANDゲートに
よりデコードされてDAC12内のスイツチを制
御する。デジタル出力信号は出力バツフア15の
出力端子に現われる。図には10個の出力端子のう
ちの2個、即ちMSB(D10)用の端子16及び
LSB(D1)用の端子17のみを示してある。もう
一つの出力端子18は変換サイクルの終了を信号
する論理信号を出力する。
のデータビツトは逐次比較レジスタ(SAR)1
4に供給される(その動作は後に詳述する)。
SAR14は慣例のSAR型A/D変換器に使用さ
れているものを変更したものである。SAR14
はシフトレジスタと、データラツチと、デコーダ
回路とを含む。SAR14内のシフトレジスタは
デコーダ18からのデータをデータラツチにラツ
チする適正なタイミング順序を与え、これらラツ
チが出力バツフア15を直接駆動する。シフトレ
ジスタ及びデータラツチの出力はANDゲートに
よりデコードされてDAC12内のスイツチを制
御する。デジタル出力信号は出力バツフア15の
出力端子に現われる。図には10個の出力端子のう
ちの2個、即ちMSB(D10)用の端子16及び
LSB(D1)用の端子17のみを示してある。もう
一つの出力端子18は変換サイクルの終了を信号
する論理信号を出力する。
アナログ/デジタル変換器の動作は制御ロジツ
クモジユール19により制御され、このモジユー
ル19はマイクロプロセツサから導出される4個
のデジタル入力制御信号CLK,,及
びにより制御される。CLK入力は変換器の
種々の素子を同期させるシステムクロツクであ
る。変換器の動作はパルスにより開始さ
れる。即ち、このパルスの負縁が変換サイクルを
開始させる。入力の高レベルはシステムが
STARTパルスに応答するのを禁止する。入
力の低レベルは出力バツフアをエネーブルし、高
レベルは出力バツフアをスリーステート(高イン
ピーダンス)状態にせしめる。制御ロジツク19
は1対の制御信号SPA及びSPBを発生し、これ
ら信号は制御ライン20を経てSAR14に供給
され変換サイクルを開始させる。制御ロジツク1
9は更にSAR14からライン21を経て信号を
受信すると共にライン22を経て出力バツフア1
5のバツフア段に信号を供給して変換サイ
クルの終了を指示する。
クモジユール19により制御され、このモジユー
ル19はマイクロプロセツサから導出される4個
のデジタル入力制御信号CLK,,及
びにより制御される。CLK入力は変換器の
種々の素子を同期させるシステムクロツクであ
る。変換器の動作はパルスにより開始さ
れる。即ち、このパルスの負縁が変換サイクルを
開始させる。入力の高レベルはシステムが
STARTパルスに応答するのを禁止する。入
力の低レベルは出力バツフアをエネーブルし、高
レベルは出力バツフアをスリーステート(高イン
ピーダンス)状態にせしめる。制御ロジツク19
は1対の制御信号SPA及びSPBを発生し、これ
ら信号は制御ライン20を経てSAR14に供給
され変換サイクルを開始させる。制御ロジツク1
9は更にSAR14からライン21を経て信号を
受信すると共にライン22を経て出力バツフア1
5のバツフア段に信号を供給して変換サイ
クルの終了を指示する。
本発明の一実施例では、+5Vと−5VのDC電源
電圧と、2.5Vの基準電圧Vrefを使用する。外部
START信号の受信時に制御ロジツク19はA/
D変換器を初期状態にリセツトする。抵抗5,6
及び7は等しい値(R)を有する。初期状態、即ちリ
セツト状態では、DAC12の2個のMSB電流
(ビツト10及び9)が電流ライン0にスイツチ
され、DAC12のラインI01の電流はI01=Vref/4Rに なり、ラインI02=0になる(これら電流の導出
を個々のシステムモジユールと関連して後に詳細
に説明する)。このとき抵抗チエーン5−7を流
れる電流は等しい値の各抵抗間に電圧降下を発生
し、タツプ点9,10及び11の電圧レベルはそ
れぞれV1=3Vref/4,V2=Vref/2,V3=Vref/4に
な る。換言すれば抵抗チエーンを流れる電流は各抵
抗間にA/D変換器の全レンジの1/4の電圧を発
生する。即ち、Vref/4の電圧降下が抵抗5〜7
の各々の両端間に発生する。
電圧と、2.5Vの基準電圧Vrefを使用する。外部
START信号の受信時に制御ロジツク19はA/
D変換器を初期状態にリセツトする。抵抗5,6
及び7は等しい値(R)を有する。初期状態、即ちリ
セツト状態では、DAC12の2個のMSB電流
(ビツト10及び9)が電流ライン0にスイツチ
され、DAC12のラインI01の電流はI01=Vref/4Rに なり、ラインI02=0になる(これら電流の導出
を個々のシステムモジユールと関連して後に詳細
に説明する)。このとき抵抗チエーン5−7を流
れる電流は等しい値の各抵抗間に電圧降下を発生
し、タツプ点9,10及び11の電圧レベルはそ
れぞれV1=3Vref/4,V2=Vref/2,V3=Vref/4に
な る。換言すれば抵抗チエーンを流れる電流は各抵
抗間にA/D変換器の全レンジの1/4の電圧を発
生する。即ち、Vref/4の電圧降下が抵抗5〜7
の各々の両端間に発生する。
今、入力端子1の入力アナログ電圧Vioが下記
の表に示すように基準電圧レベルV1及びV2間の
レベルにあるものと仮定する。例えばVioは
1.761Vであるものとする。基準電圧Vref=2.5Vの
場合、抵抗チエーン分圧器のタツプ点9の基準電
圧レベルV1=3(2.5)/4=1.875V、タツプ点10 の基準電圧レベルV2=2.5/2=1.25V、タツプ点1 1の基準電圧レベルV3=2.5/4=0.625Vになる。
の表に示すように基準電圧レベルV1及びV2間の
レベルにあるものと仮定する。例えばVioは
1.761Vであるものとする。基準電圧Vref=2.5Vの
場合、抵抗チエーン分圧器のタツプ点9の基準電
圧レベルV1=3(2.5)/4=1.875V、タツプ点10 の基準電圧レベルV2=2.5/2=1.25V、タツプ点1 1の基準電圧レベルV3=2.5/4=0.625Vになる。
抵抗5〜7の各々の抵抗値Rは625オームである。
アナログ入力電圧Vioはラツチ形比較器2〜4
(正縁トリガ)によりこれら3つの電圧レベルと
比較される。次いでデコーダ13がこれら比較器
の出力を第1の2データビツト、即ち2個の
MSB D10及びD9に変換し、デコーダの出力ライ
ンDD1及びDD2に出力する。変換サイクルの
この第1ステツプ中、入力電圧は4個のサブレン
ジのうちの一つの中に位置し、即ちVioはOVと
V3(Vref/4)との間、V3とV2(Vref/2)との間、V2 とV1(3Vref/4)との間、又はV1とVrefとの間の何 れかに位置する。上述の仮定の例では表に示すよ
うにVioは電圧レベルV1とV2との間、即ち3Vref/4 とVref/2との間のサブレンジに位置している。こ の場合、2進“1”信号がデコーダ出力ライン
DD1に発生し、2進の“0”信号がデコーダ出
力ラインDD2に発生する。これら2個のMSBデ
ータビツトはクロツク信号の次の負縁で逐次比較
レジスタ14にラツチされる。斯くして第1変換
ステツプは4個のサブレンジの1つを選択し終え
る。同時に、SARは斯くして得られた2個の
MSBビツトD10及びD9を出力バツフア15のD10
及びD9バツフアユニツトに転送する。
(正縁トリガ)によりこれら3つの電圧レベルと
比較される。次いでデコーダ13がこれら比較器
の出力を第1の2データビツト、即ち2個の
MSB D10及びD9に変換し、デコーダの出力ライ
ンDD1及びDD2に出力する。変換サイクルの
この第1ステツプ中、入力電圧は4個のサブレン
ジのうちの一つの中に位置し、即ちVioはOVと
V3(Vref/4)との間、V3とV2(Vref/2)との間、V2 とV1(3Vref/4)との間、又はV1とVrefとの間の何 れかに位置する。上述の仮定の例では表に示すよ
うにVioは電圧レベルV1とV2との間、即ち3Vref/4 とVref/2との間のサブレンジに位置している。こ の場合、2進“1”信号がデコーダ出力ライン
DD1に発生し、2進の“0”信号がデコーダ出
力ラインDD2に発生する。これら2個のMSBデ
ータビツトはクロツク信号の次の負縁で逐次比較
レジスタ14にラツチされる。斯くして第1変換
ステツプは4個のサブレンジの1つを選択し終え
る。同時に、SARは斯くして得られた2個の
MSBビツトD10及びD9を出力バツフア15のD10
及びD9バツフアユニツトに転送する。
デジタル信号の次の2ビツト(D8及びD7)を
決定するためには、先に決定したサブレンジを先
に決定した電圧レベルV1とV2との間を等間隔の
電圧レベルで分割した4個の更に小さいサブレン
ジに拡大する必要がある。変換サイクルの次の
(第2)ステツプ中、DAC12内のスイツチが
SAR14により制御されてDAC12のビツト8
及び7の電流を電流ラインI01から電流ライン0に
スイツチせしめ、I01をVref/16Rに、即ち第1ス
テツプ中の値の1/4の値に減少させる。これによ
り抵抗5〜7の各々の両端間の電圧降下はVref/
16になる。
決定するためには、先に決定したサブレンジを先
に決定した電圧レベルV1とV2との間を等間隔の
電圧レベルで分割した4個の更に小さいサブレン
ジに拡大する必要がある。変換サイクルの次の
(第2)ステツプ中、DAC12内のスイツチが
SAR14により制御されてDAC12のビツト8
及び7の電流を電流ラインI01から電流ライン0に
スイツチせしめ、I01をVref/16Rに、即ち第1ス
テツプ中の値の1/4の値に減少させる。これによ
り抵抗5〜7の各々の両端間の電圧降下はVref/
16になる。
更に、第1ステツプにおいて決定されたデータ
ビツトD10及びD9の補数をDAC12の電流ライン
I02にスイツチする。即ち、I02=10×I10+9×I9
であり、上述の例ではD10=1及びD9=0が決定
されているためI02=0×I10+1×I9=I9=Vref/
4Rになる。この電流I02は抵抗5の両端間に
Vref/4Rの追加の電圧降下を生ずる。
ビツトD10及びD9の補数をDAC12の電流ライン
I02にスイツチする。即ち、I02=10×I10+9×I9
であり、上述の例ではD10=1及びD9=0が決定
されているためI02=0×I10+1×I9=I9=Vref/
4Rになる。この電流I02は抵抗5の両端間に
Vref/4Rの追加の電圧降下を生ずる。
I01とI02の合成効果はタツプ点9の電圧V1をV1
=Vref−Vref/16−Vref/4=11Vref/16の値、
即ち選択されたサブレンジの上限値からVref/16
の値だけ低い値にセツトすることになる。I01に
より抵抗6及び7間に発生するVref/16の電圧降
下はタツプ点10及び11にそれぞれV2=
11Vref/16−Vref/16=10Vref/16及びV3=
10Vref/16−Vref/16=9Vref/16の電圧を発生す
る。換言すれば、Vref/2と3Vref/4で限界さ
れた先決サブレンジが、タツプ点9,10及び1
1の電圧をV1=11Vref/16、V2=10Vref/16及び
V3=9Vref/16に設定することにより4個の更に
小さいサブレンジに分割されたことになる。
=Vref−Vref/16−Vref/4=11Vref/16の値、
即ち選択されたサブレンジの上限値からVref/16
の値だけ低い値にセツトすることになる。I01に
より抵抗6及び7間に発生するVref/16の電圧降
下はタツプ点10及び11にそれぞれV2=
11Vref/16−Vref/16=10Vref/16及びV3=
10Vref/16−Vref/16=9Vref/16の電圧を発生す
る。換言すれば、Vref/2と3Vref/4で限界さ
れた先決サブレンジが、タツプ点9,10及び1
1の電圧をV1=11Vref/16、V2=10Vref/16及び
V3=9Vref/16に設定することにより4個の更に
小さいサブレンジに分割されたことになる。
ステツプ1と同様に、比較器2〜4及びデコー
ダ13はアナログ入力電圧Vioに対応するデジタ
ル出力信号の次の2データビツトD8及びD7を決
定する。ステツプ2の終了時に、先に仮定した値
のVioに対してはデコーダ出力ラインDD1及び
DD2の各々に2進“1”信号が発生する。
ダ13はアナログ入力電圧Vioに対応するデジタ
ル出力信号の次の2データビツトD8及びD7を決
定する。ステツプ2の終了時に、先に仮定した値
のVioに対してはデコーダ出力ラインDD1及び
DD2の各々に2進“1”信号が発生する。
この処理はステツプ3,4及び5においてくり
返されて残りのデータビツトD6及びD5(ステツプ
3)、D4及びD3(ステツプ4)及びD2及びD1(ス
テツプ5)を決定する。Vioに向かつて連続的に
収れんするよう順次の各ステツプにおいて前のサ
ブレンジより小さいサブレンジが選択される。前
記の表は先に仮定した値のVioに対する変換サイ
クルの最初の3ステツプを示すもので、DAC1
2の出力電流と、抵抗チエーンのタツプ点の電圧
(V1,V2,V3)と、デコーダ13の出力データ
ビツト(DD1及びDD2)とを示してある。電
流ライン0の電流は: 0=IFS−I01−I02 であり、ここでDAC12のIFS(即ち、フルスケー
ル電流)はVref/Rである。
返されて残りのデータビツトD6及びD5(ステツプ
3)、D4及びD3(ステツプ4)及びD2及びD1(ス
テツプ5)を決定する。Vioに向かつて連続的に
収れんするよう順次の各ステツプにおいて前のサ
ブレンジより小さいサブレンジが選択される。前
記の表は先に仮定した値のVioに対する変換サイ
クルの最初の3ステツプを示すもので、DAC1
2の出力電流と、抵抗チエーンのタツプ点の電圧
(V1,V2,V3)と、デコーダ13の出力データ
ビツト(DD1及びDD2)とを示してある。電
流ライン0の電流は: 0=IFS−I01−I02 であり、ここでDAC12のIFS(即ち、フルスケー
ル電流)はVref/Rである。
次にデジタル/アナログ変換器(DAC)12
を第2図につき詳細に説明する。このDACは6
個のMSB D10−D5を発生する2レベルの交互配
置等値電流源から成る。電流源を交互配置する技
術を用いて素子整合によるエラーを総計的に平均
化して精度を改善する。第1レベルは8個のトラ
ンジスタQAを具え、第2レベルは7個のトラン
ジスタQBを具える。トランジスタQAは4:2:
1の比に接続した7個の交互配置等値電流源を構
成してDACの3個のMSB電流I10,I9及びI8を発
生する。第8電流源(トランジスタ32)を第2
レベルの同じく7:2:1の比に接続した7個の
交互配置等値電流源(トランジスタQB)に接続
して次の3個のビツト電流I7,I6及びI5を発生さ
せる。DACの最後の4ビツト電流I4−I1は4個の
トランジスタQD1〜QD4及び抵抗RBのラダー回路
網を含むいわゆるR/2Rラダー回路により発生
される。個々のビツト電流は、SAR14から制
御ライン24を経て受信される信号の制御の下で
オン状態とオフ状態との間をスイツチされる差動
増幅器23から成る3位置スイツチによつて3個
の出力電流ラインI01,I02及び0に選択的に接続
される。
を第2図につき詳細に説明する。このDACは6
個のMSB D10−D5を発生する2レベルの交互配
置等値電流源から成る。電流源を交互配置する技
術を用いて素子整合によるエラーを総計的に平均
化して精度を改善する。第1レベルは8個のトラ
ンジスタQAを具え、第2レベルは7個のトラン
ジスタQBを具える。トランジスタQAは4:2:
1の比に接続した7個の交互配置等値電流源を構
成してDACの3個のMSB電流I10,I9及びI8を発
生する。第8電流源(トランジスタ32)を第2
レベルの同じく7:2:1の比に接続した7個の
交互配置等値電流源(トランジスタQB)に接続
して次の3個のビツト電流I7,I6及びI5を発生さ
せる。DACの最後の4ビツト電流I4−I1は4個の
トランジスタQD1〜QD4及び抵抗RBのラダー回路
網を含むいわゆるR/2Rラダー回路により発生
される。個々のビツト電流は、SAR14から制
御ライン24を経て受信される信号の制御の下で
オン状態とオフ状態との間をスイツチされる差動
増幅器23から成る3位置スイツチによつて3個
の出力電流ラインI01,I02及び0に選択的に接続
される。
DAC12は電圧レベルをシフトして電流源の
トランジスタQA,QB及びQD1−QD5に所要のベー
ス電圧を供給する回路を具える。この回路は基準
制御増幅器25(例えばμA741のような慣例の演
算増幅器)を含み、その反転入力端子(−)は大
地に接続し、その非反転入力端子(+)を抵抗
Rref(=4R)を経て電圧Vrefの入力端子26に結
合する。トランジスタQC,QR1及びQR2は基準制
御増幅器25の出力端子とその非反転入力端子と
の間の負帰還ループを構成する。バイアス電流源
27は種々のトランジスタ、例えばトランジスタ
QC,QB等のバイアス電流を供給する。
トランジスタQA,QB及びQD1−QD5に所要のベー
ス電圧を供給する回路を具える。この回路は基準
制御増幅器25(例えばμA741のような慣例の演
算増幅器)を含み、その反転入力端子(−)は大
地に接続し、その非反転入力端子(+)を抵抗
Rref(=4R)を経て電圧Vrefの入力端子26に結
合する。トランジスタQC,QR1及びQR2は基準制
御増幅器25の出力端子とその非反転入力端子と
の間の負帰還ループを構成する。バイアス電流源
27は種々のトランジスタ、例えばトランジスタ
QC,QB等のバイアス電流を供給する。
定常状態においては増幅器25の負帰還ループ
はその正(非反転)入力端子をその負(反転)入
力端子に極めて近い電位(大地電位)にせしめ
る。これがため抵抗Rrefを流れる電流はVref/Rrefであ る。増幅器の入力バイアス電流は無視し得るほど
小さいため、トランジスタQCのコレクタ電流も
Vref/Rrefになる。ベース電流を無視すればトランジ スタQR1及びQR2の各々のコレクタ電流はVref/2Rrefに 等しくなる。これがため、基準制御増幅器25は
トランジスタQR1及びQR2のベースをそれらのコ
レクタ電流がVref/2Rrefに等しくなるように駆動する ものであると言うことができる。
はその正(非反転)入力端子をその負(反転)入
力端子に極めて近い電位(大地電位)にせしめ
る。これがため抵抗Rrefを流れる電流はVref/Rrefであ る。増幅器の入力バイアス電流は無視し得るほど
小さいため、トランジスタQCのコレクタ電流も
Vref/Rrefになる。ベース電流を無視すればトランジ スタQR1及びQR2の各々のコレクタ電流はVref/2Rrefに 等しくなる。これがため、基準制御増幅器25は
トランジスタQR1及びQR2のベースをそれらのコ
レクタ電流がVref/2Rrefに等しくなるように駆動する ものであると言うことができる。
トランジスタQAは全てトランジスタQR1及び
QR2と同一であり、且つ各トランジスタはそのエ
ミツタリードに等しい値の抵抗RAを有している。
そしてこれらトランジスタQAも同一のベース電
位で駆動されるため、これらの各トランジスタの
エミツタ電流もVref/2Rrefに等しくなる。
QR2と同一であり、且つ各トランジスタはそのエ
ミツタリードに等しい値の抵抗RAを有している。
そしてこれらトランジスタQAも同一のベース電
位で駆動されるため、これらの各トランジスタの
エミツタ電流もVref/2Rrefに等しくなる。
これらトランジスタQAの4個のコレクタを相
互接続してライン28に4×Vref/2Rref=2Vref/Rref
に等 しい電流I10を供給する電流源を構成する。この
電流I10はMSB(ビツト10)電流源を構成する。
互接続してライン28に4×Vref/2Rref=2Vref/Rref
に等 しい電流I10を供給する電流源を構成する。この
電流I10はMSB(ビツト10)電流源を構成する。
同様に、2個のQAトランジスタ29及び30
を相互接続して次のMSB(ビツト9)電流源I9=
Vref/Rrefを構成する。単一トランジスタ31は第 3MSB(ビツト8)電流源I8=Vref/2Rrefを構成する。
を相互接続して次のMSB(ビツト9)電流源I9=
Vref/Rrefを構成する。単一トランジスタ31は第 3MSB(ビツト8)電流源I8=Vref/2Rrefを構成する。
残りのQAトランジスタ32の電流は並列に接続
されたトランジスタQBと、R/2Rラダー回路網
に供給される。
されたトランジスタQBと、R/2Rラダー回路網
に供給される。
図中に33及び34で示す回路点の右側にあ
る、5個のトランジスタQD1〜QD5と抵抗RBのラ
ダー回路網を含む回路網はエミツタリードに抵抗
RBが接続された1個のトランジスタQBに等価で
あるものとみなすことができる。これがため第2
レベルの全回路は各々エミツタ抵抗RBを有する
8個のトランジスタQBに等価である。これがた
め、各トランジスタQBを流れるコレクタ電流は
QAトランジスタ32のコレクタ電流の8分の1
になる。従つて、各トランジスタQBのコレクタ
電流はVref/16Rrefに等しい。
る、5個のトランジスタQD1〜QD5と抵抗RBのラ
ダー回路網を含む回路網はエミツタリードに抵抗
RBが接続された1個のトランジスタQBに等価で
あるものとみなすことができる。これがため第2
レベルの全回路は各々エミツタ抵抗RBを有する
8個のトランジスタQBに等価である。これがた
め、各トランジスタQBを流れるコレクタ電流は
QAトランジスタ32のコレクタ電流の8分の1
になる。従つて、各トランジスタQBのコレクタ
電流はVref/16Rrefに等しい。
これらトランジスタQBの4個のコレクタを相
互接続して第4MSB(ビツト7)電流源I7=
4Vref/16Rref=Vref/4Rrefを構成する。同様に、2個
のQB トランジスタ35及び36を相互接続してビツト
6の電流源I6=Vref/8Rrefを構成する。単一QBトラン ジスタ37はビツト5の電流源I5=Vref/16Rrefを構成 する。
互接続して第4MSB(ビツト7)電流源I7=
4Vref/16Rref=Vref/4Rrefを構成する。同様に、2個
のQB トランジスタ35及び36を相互接続してビツト
6の電流源I6=Vref/8Rrefを構成する。単一QBトラン ジスタ37はビツト5の電流源I5=Vref/16Rrefを構成 する。
回路点34及び35の右側に示す回路網は多く
のA/D変換器に使用されている代表的なR−
2Rラダー回路網である。ノード34に流れ込む
電流は各トランジスタに2進分配される。
のA/D変換器に使用されている代表的なR−
2Rラダー回路網である。ノード34に流れ込む
電流は各トランジスタに2進分配される。
これがため、トランジスタQD1−QD5のコレク
タ回路には次の電流が流れる。
タ回路には次の電流が流れる。
ビツト4=QD1のコレクタ電流
=I4=Vref/32Rref
ビツト3=QD2のコレクタ電流
=I3=Vref/64Rref
ビツト2=QD3のコレクタ電流
=I2=Vref/128Rref
ビツト1=QD4のコレクタ電流
=I1=Vref/256Rref
Iternioatipo=QD5のコレクタ電流
=IT=Vref/256Rref
トランジスタQD1〜QD5はトランジスタQBと同
一である。トランジスタQD1〜QD5を流れるコレ
クタ電流はトランジスタQBを流れる電流と同一
でない。これらのトランジスタを流れる電流の比
は次の通りである。
一である。トランジスタQD1〜QD5を流れるコレ
クタ電流はトランジスタQBを流れる電流と同一
でない。これらのトランジスタを流れる電流の比
は次の通りである。
IC(QB)/IC(QD1)=IC(QD1)/IC(QD2)=IC(QD2
)/IC(QD3)=IC(QD3)/IC(QD4)=2 これらトランジスタの電流密度は2倍づつ相違
するため、これらのコレクタ電流のベース/エミ
ツタ電圧VBEはKTlog2/q倍づつ相違する。これは 電流の2進加重にエラーを生起し得る。この問題
の一つの解決策は第2図に示すようにこれらトラ
ンジスタのベース回路に抵抗RCを挿入すること
である。この場合、これらトランジスタのベース
間の抵抗RCの両端間にKTlog2/qの電圧降下が発 生する。これにより電流密度が2倍づつ相違する
ことによるVBEの差が補償される。即ち、KT/q log2/RCに等しい電流をこれらの抵抗に流せば、
トランジスタQD1〜QD5のベース間にKTlog2/qに 等しい電圧降下が生じ、これらトランジスタの不
等電流密度によるVBEの不等が補正される。
)/IC(QD3)=IC(QD3)/IC(QD4)=2 これらトランジスタの電流密度は2倍づつ相違
するため、これらのコレクタ電流のベース/エミ
ツタ電圧VBEはKTlog2/q倍づつ相違する。これは 電流の2進加重にエラーを生起し得る。この問題
の一つの解決策は第2図に示すようにこれらトラ
ンジスタのベース回路に抵抗RCを挿入すること
である。この場合、これらトランジスタのベース
間の抵抗RCの両端間にKTlog2/qの電圧降下が発 生する。これにより電流密度が2倍づつ相違する
ことによるVBEの差が補償される。即ち、KT/q log2/RCに等しい電流をこれらの抵抗に流せば、
トランジスタQD1〜QD5のベース間にKTlog2/qに 等しい電圧降下が生じ、これらトランジスタの不
等電流密度によるVBEの不等が補正される。
KT/qlog2/RCの電流を発生する回路をトラン
ジスタQE,QFと2個の同一トランジスタQGとで
構成する。トランジスタQFのエミツタ面積をト
ランジスタQEのエミツタ面積の2倍にする。従
つて、トランジスタQFの飽和電流はトランジス
タQEの飽和電流の2倍になる(即ち、IS(QF)=
2IS(QE))。ベース電流を無視すれば2個の同一ト
ランジスタQGのコレクタ電流は同一である。こ
れがため、それらのVBEは同一である。キルヒホ
ツフの電圧法則を適用すると、 VBE(QE)+VBE(QG)=IFRC+VBE(QF)+VBE(QG) VBE(QE)−VBE(QF)=IFRC QE及びQFのコレクタ電流は同一であるため、 KT/qlogIC(QE)/IS(QE)−KT/qlogIC(QF)/IS
(QF)=IFRC KT/qlogIC(QE)/IS(QE)×IS(QF)/IC(QF)=I
FRC KT/qlogIS(QF)/IS(QE)=IFRC KT/qlog2=IFRC 従つて、 IF=KT/qlog2/RC が得られる。
構成する。トランジスタQFのエミツタ面積をト
ランジスタQEのエミツタ面積の2倍にする。従
つて、トランジスタQFの飽和電流はトランジス
タQEの飽和電流の2倍になる(即ち、IS(QF)=
2IS(QE))。ベース電流を無視すれば2個の同一ト
ランジスタQGのコレクタ電流は同一である。こ
れがため、それらのVBEは同一である。キルヒホ
ツフの電圧法則を適用すると、 VBE(QE)+VBE(QG)=IFRC+VBE(QF)+VBE(QG) VBE(QE)−VBE(QF)=IFRC QE及びQFのコレクタ電流は同一であるため、 KT/qlogIC(QE)/IS(QE)−KT/qlogIC(QF)/IS
(QF)=IFRC KT/qlogIC(QE)/IS(QE)×IS(QF)/IC(QF)=I
FRC KT/qlogIS(QF)/IS(QE)=IFRC KT/qlog2=IFRC 従つて、 IF=KT/qlog2/RC が得られる。
下記の表は個々のビツト電流を要約して示すも
のである。表の値は基準電圧Vref=2.5V及びRref
=2.5KΩ(Rref=4R)の場合に対応する。
のである。表の値は基準電圧Vref=2.5V及びRref
=2.5KΩ(Rref=4R)の場合に対応する。
ビツト電流値の表
Iref=基準電流=Vref/Rref=1mA
I10=ビツト10電流=2Vref/Rref=2mA
I9=ビツト9電流=Vref/Rref=1mA
I8=ビツト8電流=Vref/2Rref=0.5mA
I7=ビツト7電流=Vref/4Rref=0.25mA
I6=ビツト6電流
=Vref/8Rref=0.125mA
I5=ビツト5電流
=Vref/16Rref=0.0625mA
I4=ビツト4電流
=Vref/32Rref=0.03125mA
I3=ビツト3電流
=Vref/64Rref=0.01625mA
I2=ビツト2電流
=Vref/128Rref=0.0078125mA
I1=ビツト1電流
=Vref/256Rref=0.00390625mA
IT=R−2R終端電流=Vref/256Rref=0.00390625mA
ビツト電流I10,I9及びびI2+I1は2個のトラン
ジスタ23から成る各別のトランジスタ群のエミ
ツタにそれぞれ接続する。他のビツト電流I3〜I8
は3個のトランジスタ23から成る各別のトラン
ジスタ群のエミツタにそれぞれ接続する。これら
トランジスタ23はSAR14から制御ライン2
4及び入力端子38を経てそれらのベース電極に
供給される信号の制御の下でスイツチとして機能
する。これらトランジスタ23はビツト電流を
SAR14の制御の下でDAC12の出力ライン0,
I01,及びI02に選択的に供給し、これら電流は次
いで抵抗チエーン、比較器及びデコーダ13によ
り制御される。変換サイクルのどのステツプにお
いてもトランジスタ23の全アレーのうちの9群
のトランジスタがターンオンするが、9群のトラ
ンジスタの各群の1個のトランジスタ23のみが
ターンオンする。例えば、ビツト8電流ラインI8
の中央トランジスタ23がターンオンする場合に
はラインI8に接続された他の2個のトランジスタ
はカツトオフするため、ビツト8電流I8は出力ラ
インI02にのみ流れる。
ジスタ23から成る各別のトランジスタ群のエミ
ツタにそれぞれ接続する。他のビツト電流I3〜I8
は3個のトランジスタ23から成る各別のトラン
ジスタ群のエミツタにそれぞれ接続する。これら
トランジスタ23はSAR14から制御ライン2
4及び入力端子38を経てそれらのベース電極に
供給される信号の制御の下でスイツチとして機能
する。これらトランジスタ23はビツト電流を
SAR14の制御の下でDAC12の出力ライン0,
I01,及びI02に選択的に供給し、これら電流は次
いで抵抗チエーン、比較器及びデコーダ13によ
り制御される。変換サイクルのどのステツプにお
いてもトランジスタ23の全アレーのうちの9群
のトランジスタがターンオンするが、9群のトラ
ンジスタの各群の1個のトランジスタ23のみが
ターンオンする。例えば、ビツト8電流ラインI8
の中央トランジスタ23がターンオンする場合に
はラインI8に接続された他の2個のトランジスタ
はカツトオフするため、ビツト8電流I8は出力ラ
インI02にのみ流れる。
変換サイクルの第1ステツプにおいてはビツト
電流I10及びI9の左側トランジスタ23がターンオ
ンされるため、出力ライン0が電流0=I9+I10=
1mA+2mA=3mAを流す(Vref=2.5V及びRref
=2.5KΩの場合)。同時にビツト電流ラインI3〜
I8に接続された各3個のトランジスタ群の右側ト
ランジスタ23がターンオンされるため、ビツト
電流I3〜I8は出力ラインI01に流れる。同様に、ビ
ツト電流ラインI2+I1に接続されたトランジスタ
対の右側のトランジスタがターンオンされるた
め、この電流も出力ラインI01に流れる。トラン
ジスタQD5からの終端電流Itも出力ラインI01に流
れる。出力ラインI02は変換サイクルのステツプ
1においては何の電流も流さない。これにより分
圧器5,6及び7のタツプ点にはそれぞれ次の電
圧: V1=3Vref/4,V2=Vref/2,V3=Vref/4 が設定される。
電流I10及びI9の左側トランジスタ23がターンオ
ンされるため、出力ライン0が電流0=I9+I10=
1mA+2mA=3mAを流す(Vref=2.5V及びRref
=2.5KΩの場合)。同時にビツト電流ラインI3〜
I8に接続された各3個のトランジスタ群の右側ト
ランジスタ23がターンオンされるため、ビツト
電流I3〜I8は出力ラインI01に流れる。同様に、ビ
ツト電流ラインI2+I1に接続されたトランジスタ
対の右側のトランジスタがターンオンされるた
め、この電流も出力ラインI01に流れる。トラン
ジスタQD5からの終端電流Itも出力ラインI01に流
れる。出力ラインI02は変換サイクルのステツプ
1においては何の電流も流さない。これにより分
圧器5,6及び7のタツプ点にはそれぞれ次の電
圧: V1=3Vref/4,V2=Vref/2,V3=Vref/4 が設定される。
これらの値の場合、A/D変換器はアナログ入
力電圧に対応するデジタル信号の2個のMSB(ビ
ツト10及び9)を決定する。先に仮定したアナ
ログ入力値の場合D10=1及びD9=0になる。
力電圧に対応するデジタル信号の2個のMSB(ビ
ツト10及び9)を決定する。先に仮定したアナ
ログ入力値の場合D10=1及びD9=0になる。
A/D変換プロセスの第1ステツプで2個の
MSBが決定されたら、分圧器の電圧V1,V2及び
V3を新しい値にステツプ変化させてデジタル信
号の次の2ビツト(ビツト8及び7)を決定する
必要がある。先のアナログ入力電圧の場合には、
アナログ入力電圧は3/4Vrefと1/2Vrefとの間にあ るため、これらの新しい電圧はV1=11/16Vref,V2 =10/16Vref及びV3=9/16Vrefにする。変換サイクル の第2ステツプにおける抵抗チエーンの抵抗6及
び7の電圧降下はアナログ入力電圧値と無関係に
Vref/16、即ち前のステツプ(ステツプ1)中の電 圧降下の1/4にする。
MSBが決定されたら、分圧器の電圧V1,V2及び
V3を新しい値にステツプ変化させてデジタル信
号の次の2ビツト(ビツト8及び7)を決定する
必要がある。先のアナログ入力電圧の場合には、
アナログ入力電圧は3/4Vrefと1/2Vrefとの間にあ るため、これらの新しい電圧はV1=11/16Vref,V2 =10/16Vref及びV3=9/16Vrefにする。変換サイクル の第2ステツプにおける抵抗チエーンの抵抗6及
び7の電圧降下はアナログ入力電圧値と無関係に
Vref/16、即ち前のステツプ(ステツプ1)中の電 圧降下の1/4にする。
第1図につき述べたように、第2ステツプ中は
SAR14がDACのビツト電流I8及びI7を出力ライ
ンI01から出力ライン0にスイツチしてI01をVref/16R に減少させ、これにより抵抗チエーンの各抵抗の
電圧降下を上記のVref/16にせしめる。即ち、ステ ツプ2においてはSAR14がビツト電流ラインI8
及びI7に接続された各3個のトランジスタ群の右
側トランジスタをターンオフし、左側トランジス
タをターンオンするため、ビツト電流I8及びI7が
出力ライン0に流れる。この場合、出力ライン0
の電流は0=D10×I10+D9×I9+I8+I7=1×I10+
0×I9+I8+I7=I10+I8+I7=2+0.5+0.25=
2.75mAになる。ビツト電流ラインI10に接続され
た1対のトランジスタ23の左側トランジスタは
オンしたままであり、その右側トランジスタはオ
フしたままである。
SAR14がDACのビツト電流I8及びI7を出力ライ
ンI01から出力ライン0にスイツチしてI01をVref/16R に減少させ、これにより抵抗チエーンの各抵抗の
電圧降下を上記のVref/16にせしめる。即ち、ステ ツプ2においてはSAR14がビツト電流ラインI8
及びI7に接続された各3個のトランジスタ群の右
側トランジスタをターンオフし、左側トランジス
タをターンオンするため、ビツト電流I8及びI7が
出力ライン0に流れる。この場合、出力ライン0
の電流は0=D10×I10+D9×I9+I8+I7=1×I10+
0×I9+I8+I7=I10+I8+I7=2+0.5+0.25=
2.75mAになる。ビツト電流ラインI10に接続され
た1対のトランジスタ23の左側トランジスタは
オンしたままであり、その右側トランジスタはオ
フしたままである。
同時に、ステツプ1で決定されたビツトD10及
びD9の補数が出力ラインI02にスイツチされ、I02
=10×I10+9×I9=0×I10+1×I9=Vref/4R(
即 ち2.5V/2.5KΩ=1mA)になる。これがため、ビツト 電流ラインI9に接続された1対のトランジスタ2
3の右側トランジスタがターンオンされ、その左
側のトランジスタがスイツチオフされる。更に、
この場合には出力電流ラインI01はビツト電流I1〜
I6+ITを流す(I01=I1+I2+……+I6+TT)。ステ
ツプ1と同様に、ビツト電流ラインI3〜I6に接続
された各3個のトランジスタ群の右側トランジス
タはオンのままであり、ビツト電流ラインI2+I1
に接続されたトランジスタ対の右側トランジスタ
もオンのままである。
びD9の補数が出力ラインI02にスイツチされ、I02
=10×I10+9×I9=0×I10+1×I9=Vref/4R(
即 ち2.5V/2.5KΩ=1mA)になる。これがため、ビツト 電流ラインI9に接続された1対のトランジスタ2
3の右側トランジスタがターンオンされ、その左
側のトランジスタがスイツチオフされる。更に、
この場合には出力電流ラインI01はビツト電流I1〜
I6+ITを流す(I01=I1+I2+……+I6+TT)。ステ
ツプ1と同様に、ビツト電流ラインI3〜I6に接続
された各3個のトランジスタ群の右側トランジス
タはオンのままであり、ビツト電流ラインI2+I1
に接続されたトランジスタ対の右側トランジスタ
もオンのままである。
要するに、ステツプ2においては0=I10+I8+
I7;I01=I1+I2……+I6+IT及びI02=I9になる。第
1ステツプと同様に、比較器2〜4とデコーダ1
3により2ビツトD8及びD7の値を決定し、仮定
の入力アナログ値の場合D8=1及びD7=1とな
る。電流I01及びI02は抵抗チエーン5−7のタツ
プ点9,10及び11の電圧V1,V2及びV3をそ
れぞれ11Vref/16,10Vref/16及び9Vref/16の値に設
定す る。上述の変換プロセスがステツプ3,4及び5
に対してくり返されて残りのビツトD1〜D6が各
ステツプごとに2ビツトづつ決定される。順次の
各ステツプにおいて順次狭い電圧サブレンジが
Vioの値に向つて順次収れんするよう選択される。
I7;I01=I1+I2……+I6+IT及びI02=I9になる。第
1ステツプと同様に、比較器2〜4とデコーダ1
3により2ビツトD8及びD7の値を決定し、仮定
の入力アナログ値の場合D8=1及びD7=1とな
る。電流I01及びI02は抵抗チエーン5−7のタツ
プ点9,10及び11の電圧V1,V2及びV3をそ
れぞれ11Vref/16,10Vref/16及び9Vref/16の値に設
定す る。上述の変換プロセスがステツプ3,4及び5
に対してくり返されて残りのビツトD1〜D6が各
ステツプごとに2ビツトづつ決定される。順次の
各ステツプにおいて順次狭い電圧サブレンジが
Vioの値に向つて順次収れんするよう選択される。
順次の各ステツプにおいて、I01はその前の値
の1/4に減少する(例えばステツプ3ではI01=
Vref/64R)。電流I02は先行ステツプで決定されたデー タビツトにより決まる。ラインI02を流れるDAC
ビツト電流は変換サイクルの全先行ステツプ中に
零であるものと決定された出力ビツトに対応す
る。
の1/4に減少する(例えばステツプ3ではI01=
Vref/64R)。電流I02は先行ステツプで決定されたデー タビツトにより決まる。ラインI02を流れるDAC
ビツト電流は変換サイクルの全先行ステツプ中に
零であるものと決定された出力ビツトに対応す
る。
第3図はデコーダ13の簡単化した例を示す。
比較器2,3及び4からの出力ライン(C1,
C1;C2,2及びC3,3)をトランジスタQ1−
Q2,Q3−Q4及びQ5−Q6から成る3個の差動増幅
器のベース電極にそれぞれ接続する。比較器3か
らの出力ラインC2,2はトランジスタQ7−Q8か
ら成る差動増幅器のそれぞれのベース電極にも接
続する。デコードされた各対のMSBはデコーダ
出力ライン39DD1及び401に現われ、LSB
は出力端子41DD2及び422に現われる。
比較器2,3及び4からの出力ライン(C1,
C1;C2,2及びC3,3)をトランジスタQ1−
Q2,Q3−Q4及びQ5−Q6から成る3個の差動増幅
器のベース電極にそれぞれ接続する。比較器3か
らの出力ラインC2,2はトランジスタQ7−Q8か
ら成る差動増幅器のそれぞれのベース電極にも接
続する。デコードされた各対のMSBはデコーダ
出力ライン39DD1及び401に現われ、LSB
は出力端子41DD2及び422に現われる。
トランジスタQ1,Q4及びQ5のコレクタ電極を
相互接続し、更に抵抗43を経て正のDC電源電
圧端子V(+)に接続する。トランジスタQ2,Q3
及びQ6のコレクタを相互接続し、更に抵抗44
を経て正のDC電源電圧V(+)に接続する。出力
端子39を抵抗44の下端に、出力端子40を抵
抗43の下端にそれぞれ接続する。
相互接続し、更に抵抗43を経て正のDC電源電
圧端子V(+)に接続する。トランジスタQ2,Q3
及びQ6のコレクタを相互接続し、更に抵抗44
を経て正のDC電源電圧V(+)に接続する。出力
端子39を抵抗44の下端に、出力端子40を抵
抗43の下端にそれぞれ接続する。
トランジスタQ1及びQ2のエミツタ電極を直接
相互接続し、更に電流源45を経て負のDC電源
端子V(−)に接続する。同様に、トランジスタ
Q3及びQ4のエミツタを相互接続し、更に電流源
46を経て電源端子V(−)に接続する。トラン
ジスタQ5及びQ6の結合エミツタを電流源47を
経て負の電源端子に接続する。電流源45,46
及び47は同一の電流Iを供給する。図示のコレ
クタ接続のために、抵抗43及び44には電流I
又は2Iが流れ、従つて差動出力が発生する。差動
信号は論理状態を識別するのに使用できる。
相互接続し、更に電流源45を経て負のDC電源
端子V(−)に接続する。同様に、トランジスタ
Q3及びQ4のエミツタを相互接続し、更に電流源
46を経て電源端子V(−)に接続する。トラン
ジスタQ5及びQ6の結合エミツタを電流源47を
経て負の電源端子に接続する。電流源45,46
及び47は同一の電流Iを供給する。図示のコレ
クタ接続のために、抵抗43及び44には電流I
又は2Iが流れ、従つて差動出力が発生する。差動
信号は論理状態を識別するのに使用できる。
トランジスタQ9,Q10,Q11及びQ12はリセツト
機能を行なう。トランジスタQ9のコレクタを抵
抗44とトランジスタQ2,Q3及びQ6のコレクタ
との接続点に接続すると共に、トランジスタQ10
のコレクタを正のDC電源端子V(+)に直接接続
する。トランジスタQ9及びQ10のエミツタを相互
接続し、更に電流源48を経て負の電源端子V
(−)に接続する。
機能を行なう。トランジスタQ9のコレクタを抵
抗44とトランジスタQ2,Q3及びQ6のコレクタ
との接続点に接続すると共に、トランジスタQ10
のコレクタを正のDC電源端子V(+)に直接接続
する。トランジスタQ9及びQ10のエミツタを相互
接続し、更に電流源48を経て負の電源端子V
(−)に接続する。
トランジスタQ7及びQ8のコレクタ電極をそれ
ぞれ抵抗49及び50及び共通の抵抗51を経て
正端子V(+)に接続する。DD2ビツト用の出力
端子41を抵抗50とトランジスタQ8及びQ11の
コレクタ電極との接続点に接続すると共に、出力
端子422を抵抗49とトランジスタQ7のコ
レクタとの接続点に接続する。
ぞれ抵抗49及び50及び共通の抵抗51を経て
正端子V(+)に接続する。DD2ビツト用の出力
端子41を抵抗50とトランジスタQ8及びQ11の
コレクタ電極との接続点に接続すると共に、出力
端子422を抵抗49とトランジスタQ7のコ
レクタとの接続点に接続する。
トランジスタQ12のコレクタを抵抗49,50
及び51の接続点に接続する。トランジスタQ7
及びQ8のエミツタを相互接続し、更に電流源5
2を経て負端子V(−)に接続すると共に、トラ
ンジスタQ11及びQ12のエミツタを同様に相互接
続し、更に電流源53を経て負端子V(−)に接
続する。電流源48及び53は電流2Iを供給し、
電流源52は電流Iを供給する。
及び51の接続点に接続する。トランジスタQ7
及びQ8のエミツタを相互接続し、更に電流源5
2を経て負端子V(−)に接続すると共に、トラ
ンジスタQ11及びQ12のエミツタを同様に相互接
続し、更に電流源53を経て負端子V(−)に接
続する。電流源48及び53は電流2Iを供給し、
電流源52は電流Iを供給する。
トランジスタQ10及びQ12のベース電極は相互
接続して反転増幅器54の出力端子に接続する。
増幅器54の入力端子は制御ロジツクモジユール
19からの信号SPBを受信する入力端子55に
接続する。トランジスタQ9及びQ11のベース電極
は入力端子55に接続する。
接続して反転増幅器54の出力端子に接続する。
増幅器54の入力端子は制御ロジツクモジユール
19からの信号SPBを受信する入力端子55に
接続する。トランジスタQ9及びQ11のベース電極
は入力端子55に接続する。
第3図のデコーダは次の真理値表に従つて動作
する。
する。
真 理 値 表 SPB C1 C2 C3 DD1 DD2
0 1 1 1 1 1
0 0 1 1 1 0
0 0 0 1 0 1
0 0 0 0 0 0
1 0 0
SAR14から端子55に受信されるSPB信号
が高レベルである限り、トランジスタQ9及び電
流源48を経て抵抗44に追加の電流2Iが流れ
る。同様に、トランジスタQ11及び電流源53を
経て抵抗50にも追加の電流2Iが流れる。これは
デコーダのDD1及びDD2出力を低レベル状態
にせしめる。真理値表は比較器2〜4の出力状態
の可能な組合せは4種類だけ存在することを示し
ている。
が高レベルである限り、トランジスタQ9及び電
流源48を経て抵抗44に追加の電流2Iが流れ
る。同様に、トランジスタQ11及び電流源53を
経て抵抗50にも追加の電流2Iが流れる。これは
デコーダのDD1及びDD2出力を低レベル状態
にせしめる。真理値表は比較器2〜4の出力状態
の可能な組合せは4種類だけ存在することを示し
ている。
先に仮定した入力電圧Vinの値の場合、ステツ
プ1の間比較器3(C2)及び4(C3)が論理
“1”出力を発生し、比較器2(C1)は論理
“0”出力を発生する。これはVinが分圧器5−
7の電圧レベルV1(タツプ9)とV2(タツプ10)
との間にあるためである。真理値表は、この場合
にはデコーダの出力ラインDD1及びDD2はそ
れぞれ論理“1”及び“0”信号を出力すること
を示している(前記の変換表のステツプ1にも示
してある)。
プ1の間比較器3(C2)及び4(C3)が論理
“1”出力を発生し、比較器2(C1)は論理
“0”出力を発生する。これはVinが分圧器5−
7の電圧レベルV1(タツプ9)とV2(タツプ10)
との間にあるためである。真理値表は、この場合
にはデコーダの出力ラインDD1及びDD2はそ
れぞれ論理“1”及び“0”信号を出力すること
を示している(前記の変換表のステツプ1にも示
してある)。
前記の変換表のステツプ2を参照すると、ステ
ツプ2ではVinは4個の電圧レンジの最上位レン
ジ内にあるため3個の比較器の全てが論理“1”
信号を発生し、デコーダ真理値表の最上行の状態
が生ずる。これがため、デコーダ出力ラインDD
1及びDD2はDD1=1及びDD2=1になり、
これは先に説明した通りであり、前記の変換表の
ステツプ2に示す通りである。第3及び第4デー
タビツトD8及びD7はともに論理“1”であり、
出力バツフア15にストアされる。同様の分析に
より、変換サイクルのステツプ3〜5において導
出される残りの6個のデータビツトは次の値;
D6=0及びD5=1(ステツプ3);D4=0及びD3
=0(ステツプ4)及びD2=0及びD1=1(ステ
ツプ5)を有することが確かめられる。
ツプ2ではVinは4個の電圧レンジの最上位レン
ジ内にあるため3個の比較器の全てが論理“1”
信号を発生し、デコーダ真理値表の最上行の状態
が生ずる。これがため、デコーダ出力ラインDD
1及びDD2はDD1=1及びDD2=1になり、
これは先に説明した通りであり、前記の変換表の
ステツプ2に示す通りである。第3及び第4デー
タビツトD8及びD7はともに論理“1”であり、
出力バツフア15にストアされる。同様の分析に
より、変換サイクルのステツプ3〜5において導
出される残りの6個のデータビツトは次の値;
D6=0及びD5=1(ステツプ3);D4=0及びD3
=0(ステツプ4)及びD2=0及びD1=1(ステ
ツプ5)を有することが確かめられる。
遂次比較レジスタ(SAR)14の構成を第4
図に示す。このレジスタはD−フリツプフロツプ
56〜61から成る6段シフトレジスタと、デー
タラツチフリツプフロツプ62〜71を具える。
D−フリツプフロツプ56〜61は負縁でトリガ
される。セツト入力端子が論理0の場合、Q出力
はクロツク信号が論理値1から0になる直前にD
入力端子に存在した状態と同一の論理状態を取
る。他の全ての時間においてはD入力はQ出力に
何の影響も与えない。Dフリツプフロツプのセツ
ト入力端子の論理1はクロツク及びD入力の状態
と無関係にQ出力を論理1にせしめる。
図に示す。このレジスタはD−フリツプフロツプ
56〜61から成る6段シフトレジスタと、デー
タラツチフリツプフロツプ62〜71を具える。
D−フリツプフロツプ56〜61は負縁でトリガ
される。セツト入力端子が論理0の場合、Q出力
はクロツク信号が論理値1から0になる直前にD
入力端子に存在した状態と同一の論理状態を取
る。他の全ての時間においてはD入力はQ出力に
何の影響も与えない。Dフリツプフロツプのセツ
ト入力端子の論理1はクロツク及びD入力の状態
と無関係にQ出力を論理1にせしめる。
データラツチフリツプフロツプ62〜71はフ
オールスルー型フリツプフロツプであり、このフ
リツプフロツプはLE入力が論理0である限りラ
ツチのD出力はD入力に存在する状態と同一の論
理状態を取るものを意味する。LE入力が論理1
のときは、ラツチのD出力はLE入力が論理0か
ら1になる直前に存在した論理状態に戻る。この
ラツチのD出力はLE入力が論理1である限りD
入力の変化と無関係に不変のままとなる。
オールスルー型フリツプフロツプであり、このフ
リツプフロツプはLE入力が論理0である限りラ
ツチのD出力はD入力に存在する状態と同一の論
理状態を取るものを意味する。LE入力が論理1
のときは、ラツチのD出力はLE入力が論理0か
ら1になる直前に存在した論理状態に戻る。この
ラツチのD出力はLE入力が論理1である限りD
入力の変化と無関係に不変のままとなる。
SARはNORゲート72〜79とANDゲート
110〜115から成るデコーダ回路も含む。
SARはデコーダ13のDD1及びDD2出力信号
用入力端子80及び81の入力信号並びに端子8
2,83,84及び85の制御ロジツクの出力信
号SPA,,SPB及びCLKにより制御され
る。
110〜115から成るデコーダ回路も含む。
SARはデコーダ13のDD1及びDD2出力信号
用入力端子80及び81の入力信号並びに端子8
2,83,84及び85の制御ロジツクの出力信
号SPA,,SPB及びCLKにより制御され
る。
フリツプフロツプ56のD入力端子は論理
“D”信号が維持される端子86に永久接続する。
出力端子87a〜87x(これら端子の一部にし
か記号をつけてない)は第2図のDAC12のス
イツチングトランジスタ23のベース電極に
DAC入力端子38を経て供給する制御信号を出
力する。入力端子80及び81に現われるデコー
ダ13からの1対のデータビツトDD1及びDD
2はデータラツチフリツプフロツプ62〜71に
ラツチされる。データラツチ出力D10〜D1は直接
出力バツフアを駆動する。出力バツフアへの接続
はデータビツトD10(端子90a,90b),D2
(端子88a,88b)及びD1(端子89a,8
9b)に対してのみ示してある。出力端子88
a,88b,89a,89b及び90a,90b
はこれらのデータビツトを出力バツフア15のそ
れぞれの段D10,D2及びD1に結合する。
“D”信号が維持される端子86に永久接続する。
出力端子87a〜87x(これら端子の一部にし
か記号をつけてない)は第2図のDAC12のス
イツチングトランジスタ23のベース電極に
DAC入力端子38を経て供給する制御信号を出
力する。入力端子80及び81に現われるデコー
ダ13からの1対のデータビツトDD1及びDD
2はデータラツチフリツプフロツプ62〜71に
ラツチされる。データラツチ出力D10〜D1は直接
出力バツフアを駆動する。出力バツフアへの接続
はデータビツトD10(端子90a,90b),D2
(端子88a,88b)及びD1(端子89a,8
9b)に対してのみ示してある。出力端子88
a,88b,89a,89b及び90a,90b
はこれらのデータビツトを出力バツフア15のそ
れぞれの段D10,D2及びD1に結合する。
端子82のSPA信号はNORゲート72〜75
の各々の一方の入力端子に結合する。NORゲー
ト72〜75の第2入力端子はNORゲート76
〜79のそれぞれの出力端子に接続する。3入力
NORゲート76〜79の各々の一つの入力端子
は制御ロジツクモジユール19から信号を
受信する端子83に結合する。
の各々の一方の入力端子に結合する。NORゲー
ト72〜75の第2入力端子はNORゲート76
〜79のそれぞれの出力端子に接続する。3入力
NORゲート76〜79の各々の一つの入力端子
は制御ロジツクモジユール19から信号を
受信する端子83に結合する。
端子84に現われるSPB信号をシフトレジス
タフリツプフロツプ56〜61のセツト入力端子
に接続すると共に端子85のCLK信号をこれら
フリツプフロツプのクロツク入力端子に結合す
る。フリツプフロツプ56,58,59及び60
の出力をNORゲート76,77,78及び7
9の第2入力端子にそれぞれ接続する。フリツプ
フロツプ57,58及び59のQ出力をNORゲ
ート77,78及び79の第3入力端子にそれぞ
れ結合する。SPB端子84をNORゲート76の
第3入力端子に結合する。
タフリツプフロツプ56〜61のセツト入力端子
に接続すると共に端子85のCLK信号をこれら
フリツプフロツプのクロツク入力端子に結合す
る。フリツプフロツプ56,58,59及び60
の出力をNORゲート76,77,78及び7
9の第2入力端子にそれぞれ接続する。フリツプ
フロツプ57,58及び59のQ出力をNORゲ
ート77,78及び79の第3入力端子にそれぞ
れ結合する。SPB端子84をNORゲート76の
第3入力端子に結合する。
NORゲート72の出力端子N5をデータラツチ
フリツプフロツプ62及び63のLE入力端子に
接続する。同様に、NORゲート73,74及び
75のそれぞれの出力端子N6,N7及びN8をデー
タラツチフリツプフロツプ64−65,66−6
7及び68−69のLE入力端子にそれぞれ接続
する。データラツチフリツプフロツプ62,6
4,66,68及び70のD入力端子を入力端子
80(DD1ビツト)に結合すると共に、ラツチ
フリツプフロツプ63,65,67,69及び7
1のD入力端子を入力端子81(DD2ビツト)
に結合する。
フリツプフロツプ62及び63のLE入力端子に
接続する。同様に、NORゲート73,74及び
75のそれぞれの出力端子N6,N7及びN8をデー
タラツチフリツプフロツプ64−65,66−6
7及び68−69のLE入力端子にそれぞれ接続
する。データラツチフリツプフロツプ62,6
4,66,68及び70のD入力端子を入力端子
80(DD1ビツト)に結合すると共に、ラツチ
フリツプフロツプ63,65,67,69及び7
1のD入力端子を入力端子81(DD2ビツト)
に結合する。
ANDゲート110〜115の一方の入力端子
をデータラツチフリツプフロツプ64〜69のD
出力端子にそれぞれ接続する。ANDゲート11
0及び111の第2入力端子をフリツプフロツプ
56の出力に接続する。同様に、ANDゲート
112,113の第2入力端子をフリツプフロツ
プ58の出力に、ANDゲート114,115
の第2入力端子をフリツプフロツプ59の出力
にそれぞれ接続する。
をデータラツチフリツプフロツプ64〜69のD
出力端子にそれぞれ接続する。ANDゲート11
0及び111の第2入力端子をフリツプフロツプ
56の出力に接続する。同様に、ANDゲート
112,113の第2入力端子をフリツプフロツ
プ58の出力に、ANDゲート114,115
の第2入力端子をフリツプフロツプ59の出力
にそれぞれ接続する。
更に、フリツプフロツプ56のQ出力をSAR
14の出力端子87e及び87hに接続する。フ
リツプフロツプ58のQ出力を出力端子87k及
び87nに、フリツプフロツプ59のQ出力を出
力端子87q及び87tに、フリツプフロツプ6
0のQ出力を出力端子87wに、フリツプフロツ
プ60の出力を出力端子87xにそれぞれ接続
する。
14の出力端子87e及び87hに接続する。フ
リツプフロツプ58のQ出力を出力端子87k及
び87nに、フリツプフロツプ59のQ出力を出
力端子87q及び87tに、フリツプフロツプ6
0のQ出力を出力端子87wに、フリツプフロツ
プ60の出力を出力端子87xにそれぞれ接続
する。
SAR14の動作は第5図のタイミング図を参
照すると容易に理解できる。シフトレジスタ(フ
リツプフロツプ56〜61)はデコーダからのデ
ータビツトDD1及びDD2をデータラツチ(フ
リツプフロツプ62〜71)にラツチする適正な
タイミングシーケンスを与える。データラツチ出
力D10〜D1は出力バツフアを直接駆動する。
照すると容易に理解できる。シフトレジスタ(フ
リツプフロツプ56〜61)はデコーダからのデ
ータビツトDD1及びDD2をデータラツチ(フ
リツプフロツプ62〜71)にラツチする適正な
タイミングシーケンスを与える。データラツチ出
力D10〜D1は出力バツフアを直接駆動する。
SARはこれに供給される入力信号をデコード
してDAC12のスイツチ(トランジスタ23)
を選択的に動作する出力信号A〜Xを出力端子8
7a〜87xに出力する。SARは電流モードロ
ジツクで実現するのが好適である。
してDAC12のスイツチ(トランジスタ23)
を選択的に動作する出力信号A〜Xを出力端子8
7a〜87xに出力する。SARは電流モードロ
ジツクで実現するのが好適である。
第5図のタイミング図において、瞬時T1に
START入力波形が負になると共に、SPA及び
SPB波形が正になり、シフトレジスタフリツプ
フロツプの全てがセツトされてそれらのQ出力が
論理“1”に、出力が論理“0”になる。これ
がため、瞬時T1においてフリツプフロツプ56
〜60のQ4〜Q8出力が正になると共にフリツプ
フロツプ61の9出力が負になる。端子82の
SPA信号の正縁はNORゲート72〜75の出力
波形N5〜N8の負縁を発生する。NORゲート76
〜79の少くとも1つの入力は瞬時T1において
高レベルにあるためこれらNORゲートの出力波
形N1〜N4は全て低レベルにある。
START入力波形が負になると共に、SPA及び
SPB波形が正になり、シフトレジスタフリツプ
フロツプの全てがセツトされてそれらのQ出力が
論理“1”に、出力が論理“0”になる。これ
がため、瞬時T1においてフリツプフロツプ56
〜60のQ4〜Q8出力が正になると共にフリツプ
フロツプ61の9出力が負になる。端子82の
SPA信号の正縁はNORゲート72〜75の出力
波形N5〜N8の負縁を発生する。NORゲート76
〜79の少くとも1つの入力は瞬時T1において
高レベルにあるためこれらNORゲートの出力波
形N1〜N4は全て低レベルにある。
瞬時T1より前では比較器2〜4,C1〜C3、デ
コーダ13,DD1,DD2、データラツチD10〜
D1及びANDゲート110〜115の出力はその
前の変換サイクルにより決定された特定の状態に
あり、この状態を波形図に斜線で示してある。比
較器2〜4は波形が高レベルになるときに
のみ応答するため、これら比較器は同一の状態を
維持する。その理由は瞬時T1はクロツクパルス
の中間に発生するためである。更に瞬時T1にお
いてはDD1及びDD2がともに低レベルである
ためデータラツチ62〜69,D10〜D3はD出力
が正(論理“1”)、出力が負(論理“0”)の
状態ある。
コーダ13,DD1,DD2、データラツチD10〜
D1及びANDゲート110〜115の出力はその
前の変換サイクルにより決定された特定の状態に
あり、この状態を波形図に斜線で示してある。比
較器2〜4は波形が高レベルになるときに
のみ応答するため、これら比較器は同一の状態を
維持する。その理由は瞬時T1はクロツクパルス
の中間に発生するためである。更に瞬時T1にお
いてはDD1及びDD2がともに低レベルである
ためデータラツチ62〜69,D10〜D3はD出力
が正(論理“1”)、出力が負(論理“0”)の
状態ある。
以上によりDAC12のトランジスタスイツチ
は、ビツト電流I10及びI9を出力ライン0にスイツ
チし、他のビツト電流を出力ラインI01にスイツ
チするようにスイツチされる。この結果、タツプ
点9,10及び11の電圧はそれぞれV1=
1.875V,V2=1.25V及びV3=0.625Vになる(各
抵抗5,6及び7の抵抗値Rが625オームの場
合)。瞬時T2において信号が高レベルにな
り、これにより比較器2〜4(波形C1〜C3)は
それらの入力端子に設定された電圧レベルに応答
し得るようになる。Vin=1.761Vの前記仮定の値
の場合、比較器2の出力(波形C1)は低レベル
(論理0)になるが、比較器3の出力(波形C2)
及び比較器4の出力(波形C3)は高レベル(論
理1)になる。これがため、前記のデコーダ真理
値表に従つて、C1=0,C2=1及びC3=1であ
るから、デコーダ13は出力DD1が高レベル
(論理1)及び出力DD2が低レベル(論理0)
になる準備をする。瞬時T3においてデコーダ1
3の端子55のSPB信号が低くなり、これに応
答してデコーダDD1出力が高レベル(論理1)
になる。
は、ビツト電流I10及びI9を出力ライン0にスイツ
チし、他のビツト電流を出力ラインI01にスイツ
チするようにスイツチされる。この結果、タツプ
点9,10及び11の電圧はそれぞれV1=
1.875V,V2=1.25V及びV3=0.625Vになる(各
抵抗5,6及び7の抵抗値Rが625オームの場
合)。瞬時T2において信号が高レベルにな
り、これにより比較器2〜4(波形C1〜C3)は
それらの入力端子に設定された電圧レベルに応答
し得るようになる。Vin=1.761Vの前記仮定の値
の場合、比較器2の出力(波形C1)は低レベル
(論理0)になるが、比較器3の出力(波形C2)
及び比較器4の出力(波形C3)は高レベル(論
理1)になる。これがため、前記のデコーダ真理
値表に従つて、C1=0,C2=1及びC3=1であ
るから、デコーダ13は出力DD1が高レベル
(論理1)及び出力DD2が低レベル(論理0)
になる準備をする。瞬時T3においてデコーダ1
3の端子55のSPB信号が低くなり、これに応
答してデコーダDD1出力が高レベル(論理1)
になる。
瞬時T1とT3の間の期間はDAC12内の電流を
整定する時間を与える。この期間中ではSPA信
号が低くなり、このときNORゲート72〜75
のSPA入力とN1〜N4入力が全て論理0であるた
めNORゲート出力N5〜N8は全て低くなる。
整定する時間を与える。この期間中ではSPA信
号が低くなり、このときNORゲート72〜75
のSPA入力とN1〜N4入力が全て論理0であるた
めNORゲート出力N5〜N8は全て低くなる。
瞬時T3においてクロツクパルスの正縁が比較
器2〜4をラツチするため、これら比較器は最早
アナログ入力信号Vinの変化に応答しない。更
に、T3においてデコーダ13がリレーズされて
比較器の出力信号に応答し得るようになる。次の
信号の負縁でNORゲート96の出力N1が高
くなり、これによりNORゲート72の出力N5が
低くなる。これによりフリツプフロツプ62及び
63がエネーブルされるため、ビツトD10及びD9
のデータラツチが端子80及び81に受信される
デコーダからの信号DD1及びDD2に応答し得
るようになる。このとき、波形D10及びD9がそれ
ぞれ高レベル(論理1)及び低レベル(論理0)
になる。
器2〜4をラツチするため、これら比較器は最早
アナログ入力信号Vinの変化に応答しない。更
に、T3においてデコーダ13がリレーズされて
比較器の出力信号に応答し得るようになる。次の
信号の負縁でNORゲート96の出力N1が高
くなり、これによりNORゲート72の出力N5が
低くなる。これによりフリツプフロツプ62及び
63がエネーブルされるため、ビツトD10及びD9
のデータラツチが端子80及び81に受信される
デコーダからの信号DD1及びDD2に応答し得
るようになる。このとき、波形D10及びD9がそれ
ぞれ高レベル(論理1)及び低レベル(論理0)
になる。
このとき、他のデータラツチはNORゲート7
3,74及び75の出力N6,N7及びN8が高(論
理1)状態にあるため応動し得ない。データラツ
チ63のD9出力は低、9出力は高レベルである
ため(波形C及びD)、DAC12の出力ラインI9
に接続された左側のトランジスタ23がカツトオ
フされ、右側のトランジスタ23が導通する。こ
の結果、電流I9(1mA)はDAC12の出力ライン
I0から出力ラインI02にスイツチされる。また、出
力D10が高であるから、ビツト電流ラインI10に結
合された左側トランジスタ23は導通のままとな
るため、電流I10は出力ライン0を流れつづける。
これは比較器の出力波形C1,C2及びC3に何の影
響も与えない。その理由は比較器2〜4はラツチ
されているためである。
3,74及び75の出力N6,N7及びN8が高(論
理1)状態にあるため応動し得ない。データラツ
チ63のD9出力は低、9出力は高レベルである
ため(波形C及びD)、DAC12の出力ラインI9
に接続された左側のトランジスタ23がカツトオ
フされ、右側のトランジスタ23が導通する。こ
の結果、電流I9(1mA)はDAC12の出力ライン
I0から出力ラインI02にスイツチされる。また、出
力D10が高であるから、ビツト電流ラインI10に結
合された左側トランジスタ23は導通のままとな
るため、電流I10は出力ライン0を流れつづける。
これは比較器の出力波形C1,C2及びC3に何の影
響も与えない。その理由は比較器2〜4はラツチ
されているためである。
瞬時T4において、CLK波形が正になり、NOR
ゲート76を駆動して出力端子N1に論理0を発
生し、このときNORゲート72の両入力N1及び
SPAがともに論理0(低)になるためNORゲー
ト72の出力端子N5に論理1が発生する。この
ときデータビツトDD1及びDD2がビツトD10及
びD9のデータラツチ62及び63にそれぞれラ
ツチされる。これでステツプ1が完了し、フリツ
プフロツプ62及び63にDD1=D10=1及び
DD2=D9=0がストアされると共にこれらのフ
リツプフロツプの出力ラインを経て出力バツフア
15のD10及びD9段にストアされる。
ゲート76を駆動して出力端子N1に論理0を発
生し、このときNORゲート72の両入力N1及び
SPAがともに論理0(低)になるためNORゲー
ト72の出力端子N5に論理1が発生する。この
ときデータビツトDD1及びDD2がビツトD10及
びD9のデータラツチ62及び63にそれぞれラ
ツチされる。これでステツプ1が完了し、フリツ
プフロツプ62及び63にDD1=D10=1及び
DD2=D9=0がストアされると共にこれらのフ
リツプフロツプの出力ラインを経て出力バツフア
15のD10及びD9段にストアされる。
瞬時T4において、端子85におけるCLK信号
の負縁によりフリツプフロツプ56のQ4出力に
端子86(フリツプフロツプ56のD入力端子)
の論理0が発生し、即ちQ4出力波形が低レベル
(論理0)になる。この結果、SAR14の出力ラ
イン87e及び87hが負になり、DAC12の
ビツト電流ラインI8及びI7に接続された各3個の
トランジスタ23の右側トランジスタをカツトオ
フする。このとき、データラツチフリツプフロツ
プ64及び65の8及び7出力は低レベル(論
理0)であるため、DAC12の電流ビツトライ
ンI8及びI7に接続された中間トランジスタ23も
カツトオフされる。しかし、フリツプフロツプ5
6の4出力はフリツプフロツプ64及び65の
D8及びD7出力とともに高レベルであるため、
ANDゲート80及び81の出力(波形F及びI)
は論理1(高)になる。これらゲート80及び8
1の出力はビツト電流ラインI8及びI7の左側トラ
ンジスタ23に供給され、これらトランジスタを
導通させる。これがため、DAC12のビツト電
流I8及びI7は出力ラインI01から出力ライン0にス
イツチされる。
の負縁によりフリツプフロツプ56のQ4出力に
端子86(フリツプフロツプ56のD入力端子)
の論理0が発生し、即ちQ4出力波形が低レベル
(論理0)になる。この結果、SAR14の出力ラ
イン87e及び87hが負になり、DAC12の
ビツト電流ラインI8及びI7に接続された各3個の
トランジスタ23の右側トランジスタをカツトオ
フする。このとき、データラツチフリツプフロツ
プ64及び65の8及び7出力は低レベル(論
理0)であるため、DAC12の電流ビツトライ
ンI8及びI7に接続された中間トランジスタ23も
カツトオフされる。しかし、フリツプフロツプ5
6の4出力はフリツプフロツプ64及び65の
D8及びD7出力とともに高レベルであるため、
ANDゲート80及び81の出力(波形F及びI)
は論理1(高)になる。これらゲート80及び8
1の出力はビツト電流ラインI8及びI7の左側トラ
ンジスタ23に供給され、これらトランジスタを
導通させる。これがため、DAC12のビツト電
流I8及びI7は出力ラインI01から出力ライン0にス
イツチされる。
変換サイクルのステツプ2において、データラ
ツチ62の10出力は低レベル(論理0)及びデ
ータラツチ63の9出力は高レベル(論理1)
である(波形B及びD)。これがため、DAC12
のビツト電流ラインI9に接続された1対のトラン
ジスタ23の右側トランジスタが導通するため、
電流I9は出力ラインI02に流れる。また、上述した
ように、出力D10は高レベルであるため電流I10は
出力ライン0を流れつづける。従つて、ステツプ
2では0=I10+I8+I7=1mA+0.5mA+0.25mA
=1.75mAになる。また、I02=I9=1mA及びI01=
I1+I2+……+I6+IT=0.25mAになる。この結果、
タツプ点9,10及び11の電圧はそれぞれV1
=1.718V,V2=1.562V及びV3=1.40625Vにな
る。
ツチ62の10出力は低レベル(論理0)及びデ
ータラツチ63の9出力は高レベル(論理1)
である(波形B及びD)。これがため、DAC12
のビツト電流ラインI9に接続された1対のトラン
ジスタ23の右側トランジスタが導通するため、
電流I9は出力ラインI02に流れる。また、上述した
ように、出力D10は高レベルであるため電流I10は
出力ライン0を流れつづける。従つて、ステツプ
2では0=I10+I8+I7=1mA+0.5mA+0.25mA
=1.75mAになる。また、I02=I9=1mA及びI01=
I1+I2+……+I6+IT=0.25mAになる。この結果、
タツプ点9,10及び11の電圧はそれぞれV1
=1.718V,V2=1.562V及びV3=1.40625Vにな
る。
T5〜T6の期間はT3〜T4の期間と同様である。
比較器2〜4がクロツク信号の正縁でラツチされ
る。Vin>V1>V2>V3であるため、C1=1,C2
=1及びC3=1になる。デコーダの真理値表か
らこれはDD1=1及びDD2=1になる。波形
N6,N7及びN8の負縁でデータラツチ(フリツプ
フロツプ64及び65)がエネーブルされる。
D8及びD7はともに論理“1”であるためI02の変
化は何も起らない。波形N6の正縁によりD8及び
D7がラツチされ、ステツプ2が終了する。
比較器2〜4がクロツク信号の正縁でラツチされ
る。Vin>V1>V2>V3であるため、C1=1,C2
=1及びC3=1になる。デコーダの真理値表か
らこれはDD1=1及びDD2=1になる。波形
N6,N7及びN8の負縁でデータラツチ(フリツプ
フロツプ64及び65)がエネーブルされる。
D8及びD7はともに論理“1”であるためI02の変
化は何も起らない。波形N6の正縁によりD8及び
D7がラツチされ、ステツプ2が終了する。
瞬時T4における動作と同様に、瞬時T6におい
て端子85におけるCLK信号の負縁によりフリ
ツプフロツプ58のQ及び出力が状態を変化
し、Q6=0及び6=1になる。この結果、DAC
12のビツト電流I6及びI5が出力ラインI01から出
力ライン0にスイツチされ、I01が0.0625mAに減
少し、タツプ点9,10及び11の電圧がそれぞ
れV1=1.83594V,V2=1.79688V及びV3=
1.75781Vに変化する。これらのDAC電流の設定
には追加の時間を必要としない。期間T6〜T7は
期間T3〜T4及びT5〜T6と同様である。比較器2
〜4がクロツク信号の正縁でラツチされ、V1>
V2>Vin>V3であるためC1=0,C2=0及びC3
=1になる。デコーダの真理値表から、デコーダ
出力はDD1=0及びDD2=1になる。波形N7
の負縁でビツトD6及びD5のデータラツチ66及
び67がエネーブルされるため、ビツト電流I6は
このとき出力ラインI02にスイツチされる。比較
器はラツチされているためそれらの出力は変化し
得ない。これがため、I02=I9+I6=1.125mAにな
る。波形N7の正(立上り)縁によりD6及びD5ラ
ツチがラツチされ、ステツプ3が終了する。
て端子85におけるCLK信号の負縁によりフリ
ツプフロツプ58のQ及び出力が状態を変化
し、Q6=0及び6=1になる。この結果、DAC
12のビツト電流I6及びI5が出力ラインI01から出
力ライン0にスイツチされ、I01が0.0625mAに減
少し、タツプ点9,10及び11の電圧がそれぞ
れV1=1.83594V,V2=1.79688V及びV3=
1.75781Vに変化する。これらのDAC電流の設定
には追加の時間を必要としない。期間T6〜T7は
期間T3〜T4及びT5〜T6と同様である。比較器2
〜4がクロツク信号の正縁でラツチされ、V1>
V2>Vin>V3であるためC1=0,C2=0及びC3
=1になる。デコーダの真理値表から、デコーダ
出力はDD1=0及びDD2=1になる。波形N7
の負縁でビツトD6及びD5のデータラツチ66及
び67がエネーブルされるため、ビツト電流I6は
このとき出力ラインI02にスイツチされる。比較
器はラツチされているためそれらの出力は変化し
得ない。これがため、I02=I9+I6=1.125mAにな
る。波形N7の正(立上り)縁によりD6及びD5ラ
ツチがラツチされ、ステツプ3が終了する。
瞬時T4及びT6と同様に、瞬時T7においてDAC
12のビツト電流I4及びI3が出力ラインI01から出
力ライン0にスイツチされ、電流I01が
0.015625mAに減少し、タツプ点9,10及び1
1の電圧がそれぞれV1=1.78711V,V2=
1.77734V及びV3=1.76758Vに減少する。期間T7
−T8は期間T3−T4,T5−T6及びT6−T7と同様
である。V1>V2>V3>Vinであるため、比較器
2〜4の出力はC1=0,C2=0及びC3=0にな
り、CLKの正縁でラツチされる。デコーダの真
理値表からデコーダ13の出力はDD1=0及び
DD2=0になる。波形N8の負縁でビツトD4及び
D3のデータラツチがエネーブルされる。D4=0
及びD3=0であるためビツト電流I4及びI3は出力
ラインI02にスイツチされ、I02=I9+I6+I4+I3=
1.71875mAになる。比較器はラツチモードにある
ためそれらの出力は変化し得ない。波形N8の正
縁でD4及びD3がラツチされ、ステツプ4が終了
する。
12のビツト電流I4及びI3が出力ラインI01から出
力ライン0にスイツチされ、電流I01が
0.015625mAに減少し、タツプ点9,10及び1
1の電圧がそれぞれV1=1.78711V,V2=
1.77734V及びV3=1.76758Vに減少する。期間T7
−T8は期間T3−T4,T5−T6及びT6−T7と同様
である。V1>V2>V3>Vinであるため、比較器
2〜4の出力はC1=0,C2=0及びC3=0にな
り、CLKの正縁でラツチされる。デコーダの真
理値表からデコーダ13の出力はDD1=0及び
DD2=0になる。波形N8の負縁でビツトD4及び
D3のデータラツチがエネーブルされる。D4=0
及びD3=0であるためビツト電流I4及びI3は出力
ラインI02にスイツチされ、I02=I9+I6+I4+I3=
1.71875mAになる。比較器はラツチモードにある
ためそれらの出力は変化し得ない。波形N8の正
縁でD4及びD3がラツチされ、ステツプ4が終了
する。
瞬時T4,T6及びT7と同様に、瞬時T8において
DAC12のビツト電流I2及びI1が出力ラインI01か
ら0にスイツチされ、電流I01が終端電流IT=
0.00390625mAに減少する。このときタツプ点9,
10及び11の電圧はそれぞれV1=1.76514V,
V2=1.7627V及びV3=1.76025Vになる。V1>V2
>Vin>V3であるため、比較器出力はC1=0,
C2=0及びC3=1になり、CLKの正縁でラツチ
される。デコーダの真理値表から、この場合デコ
ーダ出力はDD1=0及びDD2=0になる。フ
リツプフロツプ61の9出力の正縁でデータビ
ツトD2及びD1がラツチされてステツプ5が終了
する。
DAC12のビツト電流I2及びI1が出力ラインI01か
ら0にスイツチされ、電流I01が終端電流IT=
0.00390625mAに減少する。このときタツプ点9,
10及び11の電圧はそれぞれV1=1.76514V,
V2=1.7627V及びV3=1.76025Vになる。V1>V2
>Vin>V3であるため、比較器出力はC1=0,
C2=0及びC3=1になり、CLKの正縁でラツチ
される。デコーダの真理値表から、この場合デコ
ーダ出力はDD1=0及びDD2=0になる。フ
リツプフロツプ61の9出力の正縁でデータビ
ツトD2及びD1がラツチされてステツプ5が終了
する。
フリツプフロツプ60のQ8出力が制御ロジツ
クモジユール19に供給され、モジユール19は
これに応答して変換サイクルの終了を示す
信号を発生する。
クモジユール19に供給され、モジユール19は
これに応答して変換サイクルの終了を示す
信号を発生する。
第6図は制御ロジツクモジユール19のブロツ
ク図を示し、第7図はその動作説明用のタイミン
グ図である。,CLK,,制御信号
を入力バツフア段91,92,93及び94にそ
れぞれ供給する。これら入力バツフアは標準
TTLレベル信号をA/D変換器の内部論理レベ
ルに変換する。これらバツフアは相補信号も発生
し、即ちCLK入力バツフア92は内部用の2個
の相補信号CLK及びを発生する。
ク図を示し、第7図はその動作説明用のタイミン
グ図である。,CLK,,制御信号
を入力バツフア段91,92,93及び94にそ
れぞれ供給する。これら入力バツフアは標準
TTLレベル信号をA/D変換器の内部論理レベ
ルに変換する。これらバツフアは相補信号も発生
し、即ちCLK入力バツフア92は内部用の2個
の相補信号CLK及びを発生する。
CLK入力はシステムクロツク接続を行なう。
START入力信号が低レベルになると、変換サイ
クルがスタートする。入力端子の高レベル入
力はシステムが信号パルスに応答するの
を阻止し、変換サイクルの開始を阻止する。低レ
ベル信号は出力バツフアをエネーブルし、高
レベル信号は出力バツフアを3ステートモー
ドにする。
START入力信号が低レベルになると、変換サイ
クルがスタートする。入力端子の高レベル入
力はシステムが信号パルスに応答するの
を阻止し、変換サイクルの開始を阻止する。低レ
ベル信号は出力バツフアをエネーブルし、高
レベル信号は出力バツフアを3ステートモー
ドにする。
瞬時T1において、波形が低(論理0)
になる。このとき、波形も低であるため、
NORゲート95の出力N9は高(論理1)にな
る。この論理1信号はフリツプフロツプ96を
CLK入力端子でトリガして、端子97からDin入
力端子に永久的に供給される論理値“1”をセツ
トしてQ1出力を高レベルにする。フリツプフロ
ツプ96のQ1出力はSPA信号を出力端子98に
出力力する。Q1出力はORゲート100を経て
SPB出力端子99にも供給されるため、SPB及
びSPA波形は波形が負になるときに両方
とも正になる。
になる。このとき、波形も低であるため、
NORゲート95の出力N9は高(論理1)にな
る。この論理1信号はフリツプフロツプ96を
CLK入力端子でトリガして、端子97からDin入
力端子に永久的に供給される論理値“1”をセツ
トしてQ1出力を高レベルにする。フリツプフロ
ツプ96のQ1出力はSPA信号を出力端子98に
出力力する。Q1出力はORゲート100を経て
SPB出力端子99にも供給されるため、SPB及
びSPA波形は波形が負になるときに両方
とも正になる。
同時に、入力端子101がSAR14のフリツ
プフロツプ60のQ8出力からの論理1信号を受
信する(第4及び5図)。この端子101の論理
1信号はNORゲート102の出力端子N10に論
理0信号を発生する。このときNORゲート10
3のOE及び入力も論理0であるため、このゲ
ートの出力N11は高レベル(論理1)になる。こ
れによりDフリツプフロツプ104のセツト入力
端子にインバータ105を経て論理0信号が発生
する。
プフロツプ60のQ8出力からの論理1信号を受
信する(第4及び5図)。この端子101の論理
1信号はNORゲート102の出力端子N10に論
理0信号を発生する。このときNORゲート10
3のOE及び入力も論理0であるため、このゲ
ートの出力N11は高レベル(論理1)になる。こ
れによりDフリツプフロツプ104のセツト入力
端子にインバータ105を経て論理0信号が発生
する。
瞬時T2において、バツフア92からのCLK信
号がDフリツプフロツプ106及び104をトリ
ガする。フリツプフロツプ106のD入力端子に
接続されたフリツプフロツプ96のQ1出力は高
状態(論理1)にあるため、フリツプフロツプ1
06のQ2出力は高状態になる。また、フリツプ
フロツプ104のD入力端子に接続されたSAR
14のフリツプフロツプ60のQ8出力も高状態
にあるため、フリツプフロツプ104のQ10出力
も高状態になる。
号がDフリツプフロツプ106及び104をトリ
ガする。フリツプフロツプ106のD入力端子に
接続されたフリツプフロツプ96のQ1出力は高
状態(論理1)にあるため、フリツプフロツプ1
06のQ2出力は高状態になる。また、フリツプ
フロツプ104のD入力端子に接続されたSAR
14のフリツプフロツプ60のQ8出力も高状態
にあるため、フリツプフロツプ104のQ10出力
も高状態になる。
クロツクバツフア92からの信号の次の
負縁において、Dフリツプフロツプ107がその
Din入力端子の論理1を出力Q3に転送し、即ち出
力Q3が高状態になる。Q3出力の論理1信号はフ
リツプフロツプ96のリセツト入力端子に供給さ
れ、これを直ちにリセツトする。これがため、フ
リツプフロツプ96のQ1出力、従つてSPA信号
はフリツプフロツプ107のQ3出力が高状態に
なるときに低状態になる。しかし、SPB信号は
フリツプフロツプ106のQ2出力からの論理値
1信号をORゲート100を経て受信するので高
状態のままになる。
負縁において、Dフリツプフロツプ107がその
Din入力端子の論理1を出力Q3に転送し、即ち出
力Q3が高状態になる。Q3出力の論理1信号はフ
リツプフロツプ96のリセツト入力端子に供給さ
れ、これを直ちにリセツトする。これがため、フ
リツプフロツプ96のQ1出力、従つてSPA信号
はフリツプフロツプ107のQ3出力が高状態に
なるときに低状態になる。しかし、SPB信号は
フリツプフロツプ106のQ2出力からの論理値
1信号をORゲート100を経て受信するので高
状態のままになる。
このとき、フリツプフロツプ106の入力Din
は低状態になるので、CLK信号の次の負縁でフ
リツプフロツプ106が切り換えられてその出力
Q2が低くなる。これは瞬時T3において生じ、こ
れによりSPB波形が低レベルになる。信号
の次の負縁においてフリツプフロツプ107はそ
のDin入力端子の論理0信号をそのQ3出力に転送
して波形Q3が低レベルになる。
は低状態になるので、CLK信号の次の負縁でフ
リツプフロツプ106が切り換えられてその出力
Q2が低くなる。これは瞬時T3において生じ、こ
れによりSPB波形が低レベルになる。信号
の次の負縁においてフリツプフロツプ107はそ
のDin入力端子の論理0信号をそのQ3出力に転送
して波形Q3が低レベルになる。
瞬時T8において、SAR14のフリツプフロツ
プ60のQ8出力が低レベルになるため(第5図
参照)、端子101が論理値0になる。NORゲー
ト103の出力端子N11は依然として論理値1で
あるため、NORゲート102の出力N10は論理
値0のままである。しかし、フリツプフロツプ1
04のDin入力はこのとき論理値0である。瞬時
T9においてCLK信号の次の負縁が発生し、これ
によりフリツプフロツプ104がトリガされてそ
のQ10出力が負になる。これは信号であり、
出力端子22から出力バツフア15のバツ
フア段に転送され、変換の終了を信号する。
プ60のQ8出力が低レベルになるため(第5図
参照)、端子101が論理値0になる。NORゲー
ト103の出力端子N11は依然として論理値1で
あるため、NORゲート102の出力N10は論理
値0のままである。しかし、フリツプフロツプ1
04のDin入力はこのとき論理値0である。瞬時
T9においてCLK信号の次の負縁が発生し、これ
によりフリツプフロツプ104がトリガされてそ
のQ10出力が負になる。これは信号であり、
出力端子22から出力バツフア15のバツ
フア段に転送され、変換の終了を信号する。
信号により変換の終了が信号された後は、
ユーザにより決められた時間に入力が論理値
0にセツトされる。OE信号は論理値1になる。
この信号は出力バツフアをスリーステート状態
(高インピーダンス状態)から解放して出力バツ
フアをエネーブルし、A/D変換の結果がA/D
変換器の出力端子に現われる。OEラインはNOR
ゲート103の入力にも接続されるため、その出
力N11は論理値0になる。この出力はNORゲー
ト102の入力に接続される。このNORゲート
102の他方の入力は端子101に接続され、
SAR14(第4及び第5図)のフリツプフロツ
プ60のQ8出力からの論理0信号を受信する。
従つて、NORゲート102の両入力とも論理値
0になるため、このゲートの出力N10は論理値1
になる。ゲート103の出力の論理値0信号はイ
ンバータ105を経てフリツプフロツプ104の
セツト入力端子に論理値1信号を発生する。これ
がため、フリツプフロツプ104のQ10出力は論
理値1になり、これが端子22からバツフ
ア段に転送される。この信号はA/D変換器を次
の変換を行なうのに好適な状態にさせる。
ユーザにより決められた時間に入力が論理値
0にセツトされる。OE信号は論理値1になる。
この信号は出力バツフアをスリーステート状態
(高インピーダンス状態)から解放して出力バツ
フアをエネーブルし、A/D変換の結果がA/D
変換器の出力端子に現われる。OEラインはNOR
ゲート103の入力にも接続されるため、その出
力N11は論理値0になる。この出力はNORゲー
ト102の入力に接続される。このNORゲート
102の他方の入力は端子101に接続され、
SAR14(第4及び第5図)のフリツプフロツ
プ60のQ8出力からの論理0信号を受信する。
従つて、NORゲート102の両入力とも論理値
0になるため、このゲートの出力N10は論理値1
になる。ゲート103の出力の論理値0信号はイ
ンバータ105を経てフリツプフロツプ104の
セツト入力端子に論理値1信号を発生する。これ
がため、フリツプフロツプ104のQ10出力は論
理値1になり、これが端子22からバツフ
ア段に転送される。この信号はA/D変換器を次
の変換を行なうのに好適な状態にさせる。
以上、本発明を特定の好適実施例について説明
したが、種々の変更や変形が可能であること明ら
かである。例えば、上述のA/D変換器はアナロ
グ入力信号を1ステツプにつき2ビツトづつ5ス
テツプで10ビツトのデジタル信号に変換する10ビ
ツト変換器としたが、上述した本発明に従つて適
当な変更を行ない、各ステツプ毎に3ビツト以上
を変換し、且つもつと少ないステツプ数で変換を
行なうようにすることができる。これがため本発
明の範囲は上述した実施例にのみ限定されるもの
でない。
したが、種々の変更や変形が可能であること明ら
かである。例えば、上述のA/D変換器はアナロ
グ入力信号を1ステツプにつき2ビツトづつ5ス
テツプで10ビツトのデジタル信号に変換する10ビ
ツト変換器としたが、上述した本発明に従つて適
当な変更を行ない、各ステツプ毎に3ビツト以上
を変換し、且つもつと少ないステツプ数で変換を
行なうようにすることができる。これがため本発
明の範囲は上述した実施例にのみ限定されるもの
でない。
尚、第5図のタイミング図において、電圧V1,
V2及びV3の交差斜線部分は比較と無関係なこれ
らの部分においては中間値にあることを意味す
る。また、第5図の表に示す値は表の上部の上向
き矢印で示す時点における値を示す。瞬時T1前
のI01,I02,V1,V2及びV3の値はその前の変換サ
イクルの結果により決まる。
V2及びV3の交差斜線部分は比較と無関係なこれ
らの部分においては中間値にあることを意味す
る。また、第5図の表に示す値は表の上部の上向
き矢印で示す時点における値を示す。瞬時T1前
のI01,I02,V1,V2及びV3の値はその前の変換サ
イクルの結果により決まる。
第1図は本発明A/D変換器の好適実施例のブ
ロツク図、第2図は第1図のA/D変換器のA/
D変換器(DAC)12の回路図、第3図は第1
図のデコーダ13の回路図、第4図は第1図の遂
次近似レジスタ(SAR)14のブロツク図、第
5図は第4図のSARの動作説明用タイミング波
形図、第6図は第1図の制御ロジツクモジユール
19のブロツク図、第7図は第6図の制御ロジツ
クの動作説明用波形図である。 1…アナログ入力端子、2,3,4…比較器、
5−7…抵抗チエーン(分圧器)、8…基準電圧
端子、9,10,11…タツプ点、12…3位置
切換可能電流出力デジタルアナログ変換器
(DAC)、13…デコーダ、14…遂次比較レジ
スタ(SAR)、15…出力バツフア、16,17
…デジタル出力端子、18…変換終了信号出力端
子、19…制御ロジツクモジユール、20,2
1,22…制御ライン、Vin…アナログ入力電
圧、VREF…基準電圧、V1,V2,V3…基準電圧レ
ベル、0,I01,I02…出力電流ライン、DD1,
DD2…デコーダ出力、CLK,,,
OE…制御信号。
ロツク図、第2図は第1図のA/D変換器のA/
D変換器(DAC)12の回路図、第3図は第1
図のデコーダ13の回路図、第4図は第1図の遂
次近似レジスタ(SAR)14のブロツク図、第
5図は第4図のSARの動作説明用タイミング波
形図、第6図は第1図の制御ロジツクモジユール
19のブロツク図、第7図は第6図の制御ロジツ
クの動作説明用波形図である。 1…アナログ入力端子、2,3,4…比較器、
5−7…抵抗チエーン(分圧器)、8…基準電圧
端子、9,10,11…タツプ点、12…3位置
切換可能電流出力デジタルアナログ変換器
(DAC)、13…デコーダ、14…遂次比較レジ
スタ(SAR)、15…出力バツフア、16,17
…デジタル出力端子、18…変換終了信号出力端
子、19…制御ロジツクモジユール、20,2
1,22…制御ライン、Vin…アナログ入力電
圧、VREF…基準電圧、V1,V2,V3…基準電圧レ
ベル、0,I01,I02…出力電流ライン、DD1,
DD2…デコーダ出力、CLK,,,
OE…制御信号。
Claims (1)
- 【特許請求の範囲】 1 対応するデジタル表現に変換すべきアナログ
信号電圧を受信する入力端子1と、第1I01及び第
2I02出力電流ラインを有する切換可能電流源12
と、前記切換可能電流源の出力電流ラインに結合
され、入力電圧信号レンジを複数個の電圧サブレ
ンジに分割する複数個の基準電圧を発生する抵抗
チエーン分圧器5,6,7と、基準電圧源8を前
記切換可能電流源と前記抵抗チエーン分圧器に結
合する手段と、前記抵抗チエーン分圧器の複数個
の基準電圧を前記入力端子のアナログ信号電圧と
比較して該アナログ入力信号を含む電圧サブレン
ジを表す複数個の制御信号を取り出す比較手段
2,3,4と、前記取り出された制御信号に応答
して前記入力端子のアナログ入力電圧に対応する
デジタル信号の第1及び第2デジツトを表す少な
くとも第1DD1及び第2DD2の2進制御信号を
発生するデコーダ13と、前記デコーダからの第
1及び第2の2進制御信号に応答して前記切換可
能電流源を制御して前記出力ラインの電流を前記
第1及び第2の2進制御信号により決まる値に再
調整して前記抵抗チエーン分圧器が前記入力端子
のアナログ入力電圧を含む第2の幅の狭い電圧サ
ブレンジを表す第2の複数個の基準電圧を発生す
るようにする制御手段14と、前記第1及び第2
の2進制御信号をストアする手段15と、前記制
御手段に結合され、スタート信号に応答して当該
A/D変換器の変換サイクルを開始させると共に
前記制御手段にその動作を制御する制御パルスを
供給する制御ロジツク装置19とを具える逐次比
較(近似)型A/D変換器において、前記切換可
能電流源は前記第1及び第2電流出力ラインと第
3出力電流ラインI0を有する単一の3位置切換可
能電流出力デジタル−アナログ変換器を具え、前
記抵抗チエーンは前記基準電圧源8と前記第1出
力電流ラインI01にそれぞれ結合された第1及び
第2終端子を有する少くとも3個の直列接続の等
値抵抗5,6,7を含むと共に各抵抗接続点及び
第2終端子にそれぞれ設けられた少なくとも3個
のタツプ点9,10,11を有し、前記第2I02及
び第3I0出力電流ラインが前記抵抗チエーンの中
間タツプ点9及び電源端子にそれぞれ結合され、
前記抵抗チエーンのタツプ点9,10,11に前
記基準電圧V1,V2,V3が発生し、前記デジタル
−アナログ変換器は各別の3位置半導体制御スイ
ツチ23に結合された複数個の電流源QA,QB,
QD1……QD5を具え、前記制御手段が前記デコー
ダからの第1及び第2の2進制御信号に応答して
前記3位置スイツチを制御してそれぞれの電流源
を前記第1、第2及び第3電流出力ラインに選択
的に結合して変換サイクルの各ステツプ毎に前記
抵抗チエーンを流れる電流を再調整し、変換サイ
クルのステツプ毎に前記デコーダの第1及び第2
の2進制御信号の関数として順次幅狭になる電圧
サブレンジを表わす新しい一組の基準電圧を発生
させるようにしたことを特徴とするA/D変換
器。 2 前記比較手段は少なくとも3個の比較器を含
み、これら比較器の第1入力端子を前記アナログ
入力端子1に結合すると共に第2入力端子を前記
抵抗チエーンの各別のタツプ点に結合してこれら
比較器の第2入力端子に等差基準電圧が供給され
るようにし、これら比較器の出力信号がアナログ
入力電圧を含む電圧サブレンジを決定するように
したことを特徴とする特許請求の範囲第1項記載
のA/D変換器。 3 前記抵抗チエーン及び前記比較手段は変換サ
イクルの各ステツプ中4個の電圧サブレンジを発
生し、各ステツプにおけるサブレンジはその前の
ステツプにおけるサブレンジの電圧レンジの4分
の1に対応することを特徴とする特許請求の範囲
第1項又は第2項記載のA/D変換器。 4 前記第3出力電流ラインI0を前記基準電圧源
8及び前記抵抗チエーン5,6,7に接続して、
前記抵抗チエーンを流れる電流が前記制御手段8
により制御されるにもかかわらず前記基準電圧源
の負荷が一定に維持されるようにしたことを特徴
とする特許請求の範囲第1〜3項の何れかに記載
のA/D変換器。 5 前記制御手段14は前記切換可能電流源12
を、変換サイクルの任意のステツプにおける前記
第2出力電流ラインI02の電流が変換サイクルの
全先行ステツプにおいて論理“0”であつた前記
第1又は第2の2進制御信号に対応するビツトの
ビツト電流の和に等しくなるように制御すること
を特徴とする特許請求の範囲第1〜4項の何れか
に記載のA/D変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/580,410 US4649371A (en) | 1984-02-15 | 1984-02-15 | Multi-step parallel analog-digital converter |
US580410 | 1984-02-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60217731A JPS60217731A (ja) | 1985-10-31 |
JPH0525409B2 true JPH0525409B2 (ja) | 1993-04-12 |
Family
ID=24320998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60025319A Granted JPS60217731A (ja) | 1984-02-15 | 1985-02-14 | A/d変換器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4649371A (ja) |
EP (1) | EP0153778B1 (ja) |
JP (1) | JPS60217731A (ja) |
CA (1) | CA1235517A (ja) |
DE (1) | DE3586877T2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0258840B1 (de) * | 1986-09-02 | 1994-11-02 | Siemens Aktiengesellschaft | Sukzessives Approximations-Register |
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- 1985-02-12 DE DE8585200176T patent/DE3586877T2/de not_active Expired - Fee Related
- 1985-02-12 EP EP85200176A patent/EP0153778B1/en not_active Expired
- 1985-02-14 JP JP60025319A patent/JPS60217731A/ja active Granted
- 1985-02-14 CA CA000474309A patent/CA1235517A/en not_active Expired
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JPS60217731A (ja) | 1985-10-31 |
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