JPH05251998A - Filter arithmetic operation system and filter arithmetic operation circuit - Google Patents
Filter arithmetic operation system and filter arithmetic operation circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、フィルタ演算方式及
びフィルタ演算回路に関し、例えば、画像処理システム
に含まれる非線形のフィルタ演算回路ならびにそのフィ
ルタ演算方式に利用して特に有効な技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a filter calculation system and a filter calculation circuit, and more particularly to a non-linear filter calculation circuit included in an image processing system and a technique particularly effective for use in the filter calculation system. ..
【０００２】[0002]
【従来の技術】画像処理システム等において、画像信号
に重畳されたインパルス性ノイズやごま塩状ノイズを除
去するための非線形フィルタがある。また、このような
非線形フィルタを構成するためのフィルタ演算方式とし
て、平均値（平滑化）フィルタ方式及び中央値（メディ
アン）フィルタ方式がある。2. Description of the Related Art In image processing systems and the like, there is a non-linear filter for removing impulse noise and sesame salt noise superimposed on an image signal. Further, as a filter calculation method for constructing such a non-linear filter, there are an average value (smoothing) filter method and a median (median) filter method.
【０００３】平均値フィルタ方式及び中央値フィルタ方
式等の非線形フィルタについては、例えば、１９８９年
１月３０日、日刊工業新聞社発行の『画像処理装置とそ
の使い方』第６１頁〜第６２頁に記載されている。Nonlinear filters such as the average value filter method and the median value filter method are described, for example, in "Image Processing Apparatus and Its Usage", pages 61 to 62, issued by Nikkan Kogyo Shimbun, Ltd. on January 30, 1989. Have been described.
【０００４】[0004]
【発明が解決しようとする課題】上記に記載される平均
値フィルタにおいて、所定の時系列でサンプルされた画
像信号等の入力信号ＳＩは、例えば、連続する３個のサ
ンプル値の平均値をもって出力信号ＳＯの対応するサン
プル値とされる。このため、図１５（Ａ）に例示される
ように、サンプル時間ＴＥ及びＴＧにおいて入力信号Ｓ
Ｉにインパルス性ノイズが重畳される場合、信号の平均
化によって出力信号ＳＯの上記サンプル時間ＴＥ及びＴ
Ｇにおけるノイズ成分は小さくされるが、サンプル時間
ＴＦにおけるステップ状の正規な信号変化までもが影響
を受け、これによって出力信号ＳＯの信号波形がなまっ
てしまう。In the average value filter described above, the input signal SI such as an image signal sampled in a predetermined time series is output by, for example, the average value of three consecutive sample values. It is taken as the corresponding sampled value of the signal SO. Therefore, as illustrated in FIG. 15A, the input signal S is sampled at the sample times TE and TG.
When impulsive noise is superimposed on I, the sample times TE and T of the output signal SO are averaged by averaging the signals.
Although the noise component in G is reduced, even a stepwise normal signal change at the sample time TF is affected, and the signal waveform of the output signal SO is blunted.
【０００５】一方、中央値フィルタにおいて、所定の時
系列でサンプルされた入力信号ＳＩは、例えば、連続す
る３個のサンプル値の中央値をもって出力信号ＳＯの対
応するサンプル値とされる。このため、上記サンプル時
間ＴＥ及びＴＧにおいて入力信号ＳＩに重畳されるイン
パルス性ノイズは、図１５（Ｂ）に示されるように、い
ずれのサンプル時間においても対応する中央値がその前
後のサンプル値と等しくなるために除去される。また、
サンプル時間ＴＦにおけるステップ状の正規な信号変化
は、対応する中央値が入力信号ＳＩのサンプル値とほぼ
等しくなるために問題なく残される。ところが、図１５
（Ｃ）に例示されるように、入力信号ＳＩにサンプル時
間ＴＡ及びＴＤにおいてインパルス性ノイズが重畳され
しかもサンプル時間ＴＢ及びＴＣにおいて高周波成分の
多い対称的な正規の信号変化が含まれる場合、サンプル
時間ＴＡ及びＴＤのインパルス性ノイズが除去されるの
は無論のこと、サンプル時間ＴＢ及びＴＣにおいても対
応する中央値がその前後のサンプル値と等しくなるため
に正規な信号変化が除去され、画像信号の高周波成分が
劣化する。さらに、中央値の抽出処理をソフトウエアで
行う従来の画像処理システムでは、サンプル値を大きさ
の順に並び換えるための演算処理が必要となって処理速
度が低下し、この抽出処理をハードウエア的に高速裏に
行う方法も実現されていない。これらの結果、非線形フ
ィルタひいては画像処理システムとしての処理能力が低
下し、その高性能化が制限される。On the other hand, in the median filter, the input signal SI sampled in a predetermined time series is set as the corresponding sample value of the output signal SO by the median of three consecutive sample values. Therefore, as for the impulsive noise superimposed on the input signal SI at the sample times TE and TG, as shown in FIG. 15 (B), the corresponding median value is the sample value before and after the corresponding median value at any sample time. Removed to be equal. Also,
The stepwise normal signal change at the sample time TF is left without problems since the corresponding median is approximately equal to the sampled value of the input signal SI. However, in FIG.
As illustrated in (C), when impulsive noise is superimposed on the input signals SI at the sample times TA and TD and further includes symmetrical regular signal changes with many high frequency components at the sample times TB and TC, It is needless to say that the impulsive noises at the times TA and TD are removed, and also at the sample times TB and TC, the corresponding median value becomes equal to the sample values before and after that, so the normal signal change is removed, and the image signal The high frequency components of the are deteriorated. Furthermore, in the conventional image processing system that performs the median value extraction process by software, the calculation process for rearranging the sample values in the order of size is required, and the processing speed is reduced. The method to do it behind the scenes at high speed has not been realized either. As a result, the processing capability of the non-linear filter and eventually the image processing system is lowered, and the improvement of its performance is limited.
【０００６】この発明の目的は、画像信号の高周波成分
を残しつつそのインパルス性ノイズやごま塩状ノイズを
抑制しうるフィルタ演算方式及びフィルタ演算回路を提
供することにある。この発明の他の目的は、画像処理シ
ステム等の演算速度を高速化し高周波特性を改善して、
その高性能化を推進することにある。An object of the present invention is to provide a filter calculation method and a filter calculation circuit capable of suppressing the impulse noise and sesame salt noise while leaving the high frequency component of the image signal. Another object of the present invention is to increase the calculation speed of an image processing system or the like to improve high frequency characteristics,
It is to promote its high performance.
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、中央値抽出回路を、例えば連
続する３個のサンプル値の中からそれぞれ異なる２個を
組み合わせて比較し大きい方を選択する第１ないし第３
の最大値抽出回路と、第１及び第２の最大値抽出回路に
よって抽出されたサンプル値の小さい方を選択する第１
の最小値抽出回路と、第３の最大値抽出回路及び第１の
最小値抽出回路によって抽出されたサンプル値の小さい
方を選択する第２の最小値抽出回路とをもとに構成する
とともに、中央値抽出回路によって抽出された中央値と
入力信号の第ｎ次のサンプル値あるいは入力信号の第ｎ
次のサンプル値ならびにその前後２個のサンプル値の平
均値とを加算した結果を、出力信号の第ｎ次のサンプル
値とする。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. That is, the median value extraction circuit is combined with, for example, two different sampled values from three consecutive sampled values to compare them and select the larger one.
First maximum value extraction circuit and a first one that selects a smaller sample value extracted by the first and second maximum value extraction circuits.
And a second minimum value extraction circuit that selects a smaller sample value extracted by the third maximum value extraction circuit and the first minimum value extraction circuit. The median value extracted by the median value extraction circuit and the nth sample value of the input signal or the nth value of the input signal
The result of adding the next sample value and the average value of the two sample values before and after the next sample value is the nth sample value of the output signal.
【０００９】[0009]
【作用】上記手段によれば、３個の最大値抽出回路の並
列動作により中央値抽出回路の中央値抽出処理を高速化
できるとともに、抽出された中央値と入力信号又は３個
のサンプル値の平均値とを所定の割合で加算して、その
高周波成分を残しながら入力信号に重畳されたインパル
ス性ノイズやごま塩状ノイズを抑制することができる。
これらの結果、画像処理システム等の演算速度を高速化
し高周波特性を改善して、その高性能化を推進すること
ができる。According to the above means, the median value extraction processing of the median value extraction circuit can be speeded up by the parallel operation of the three maximum value extraction circuits, and the extracted median value and the input signal or the three sample values By adding the average value at a predetermined ratio, it is possible to suppress the impulsive noise and the sesame salty noise superimposed on the input signal while leaving the high frequency component.
As a result, the calculation speed of the image processing system or the like can be increased, the high frequency characteristics can be improved, and the high performance can be promoted.
【００１０】[0010]
【実施例】図１には、この発明が適用されたフィルタ演
算回路の一実施例の基本構成図が示され、図２には、そ
の一実施例の信号波形図が示されている。これらの図を
もとに、まずこの実施例のフィルタ演算回路の基本構成
及び動作の概要とその特徴について説明する。なお、こ
の実施例のフィルタ演算回路は、画像処理システムに含
まれる。図１の各ブロックを構成する回路素子は、特に
制限されないが、画像処理システムを構成する他の所定
の回路素子とともに、単結晶シリコンのような１個の半
導体基板上に形成される。1 is a basic block diagram of an embodiment of a filter arithmetic circuit to which the present invention is applied, and FIG. 2 is a signal waveform diagram of the embodiment. Based on these figures, first, the basic structure and operation of the filter operation circuit of this embodiment and the features thereof will be described. The filter arithmetic circuit of this embodiment is included in the image processing system. The circuit element forming each block in FIG. 1 is not particularly limited, but is formed on one semiconductor substrate such as single crystal silicon together with other predetermined circuit elements forming the image processing system.
【００１１】図１において、この実施例のフィルタ演算
回路は、入力信号ＳＩを受ける遅延回路ＤＬ１と、この
遅延回路ＤＬ１の出力信号を受けるもう一つの遅延回路
ＤＬ２とを含む。遅延回路ＤＬ１の出力信号は、入力信
号ＳＩの第ｎ次のサンプル値ＳＩｎとして中央値抽出回
路ＭＥＤの第２の入力端子に供給されるとともに、信号
加算回路ＡＤＤの一方の入力端子に供給される。また、
遅延回路ＤＬ２の出力信号は、第ｎ−１次すなわちサン
プル値ＳＩｎの直前のサンプル値ＳＩｎ−１として中央
値抽出回路ＭＥＤの第３の入力端子に供給され、入力信
号ＳＩは、そのまま第ｎ＋１次すなわちサンプル値ＳＩ
ｎの直後のサンプル値ＳＩｎ＋１として中央値抽出回路
ＭＥＤの第１の入力端子に供給される。In FIG. 1, the filter operation circuit of this embodiment includes a delay circuit DL1 receiving an input signal SI and another delay circuit DL2 receiving an output signal of the delay circuit DL1. The output signal of the delay circuit DL1 is supplied to the second input terminal of the median value extraction circuit MED as the nth-order sample value SIn of the input signal SI and to one input terminal of the signal addition circuit ADD. .. Also,
The output signal of the delay circuit DL2 is supplied to the third input terminal of the median value extraction circuit MED as the sample value SIn-1 immediately before the sample value SIn of the n-1st order, and the input signal SI is directly the n + 1st order. That is, sample value SI
The sample value SIn + 1 immediately after n is supplied to the first input terminal of the median value extraction circuit MED.
【００１２】ここで、入力信号ＳＩは、特に制限されな
いが、画像信号であって、サンプル値ＳＩｎ−１，ＳＩ
ｎ及びＳＩｎ＋１は、同一画像の同一行つまり同一走査
線上の隣接する三つの列にある３個の画素に対応し、又
は同一画像の隣接する三つの行の同一列にある３個の画
素に対応し、あるいは隣接する三つの画像の同一行及び
列にある３個の画素に対応するものとされ、これらのサ
ンプル値と画素の対応に応じて遅延回路ＤＬ１及びＤＬ
２による遅延時間が設定される。Here, the input signal SI is not particularly limited, but it is an image signal and has sample values SIn-1, SI.
n and SIn + 1 correspond to three pixels in the same row of the same image, that is, three adjacent columns on the same scanning line, or three pixels in the same column of three adjacent rows of the same image. Or corresponding to three pixels in the same row and column of three adjacent images, and delay circuits DL1 and DL1 corresponding to the correspondence between these sample values and pixels.
A delay time of 2 is set.
【００１３】中央値抽出回路ＭＥＤは、その第１ないし
第３の入力端子に供給される３個のサンプル値ＳＩｎ−
１，ＳＩｎ及びＳＩｎ＋１の大きさを比較し、中間の大
きさにあるサンプル値を抽出して、その出力信号すなわ
ち中央値Ｓｍｅｄとして信号加算回路ＡＤＤの第２の入
力端子に供給する。なお、中央値抽出回路ＭＥＤの具体
的な構成及び動作については、後で詳細に説明する。The median value extraction circuit MED has three sample values SIn- supplied to its first to third input terminals.
1, SIn and SIn + 1 are compared in size, a sample value having an intermediate size is extracted, and its output signal, that is, the median value Smed, is supplied to the second input terminal of the signal addition circuit ADD. The specific configuration and operation of the median value extraction circuit MED will be described in detail later.
【００１４】一方、信号加算回路ＡＤＤは、中央値抽出
回路ＭＥＤからその第２の入力端子に供給される中央値
Ｓｍｅｄに所定の係数ｋを乗じ、その第１の入力端子に
供給される入力信号すなわちサンプル値ＳＩｎに係数１
−ｋを乗じた後加算して、出力信号ＳＯの第ｎ次のサン
プル値とする。この実施例において、係数ｋの値は、０
≦ｋ≦１なる範囲の実数とされ、例えば０．７５に固定
される。しかるに、図２に例示されるように、入力信号
ＳＩにサンプル時間ＴＡ及びＴＤにおいてインパルス性
ノイズが重畳されかつサンプル時間ＴＢ及びＴＣにおい
て高周波成分を含む対称的な正規の信号変化が含まれる
場合には、まず中央値抽出回路ＭＥＤの出力端子すなわ
ち中央値Ｓｍｅｄにおいてサンプル時間ＴＡ及びＴＤの
インパルス性ノイズが除去された後、信号加算回路ＡＤ
Ｄによって入力信号ＳＩに０．２５倍した信号が加算さ
れる。このため、出力信号ＳＯは、サンプル時間ＴＢ及
びＴＣにおける入力信号ＳＩの正規な信号変化を残しつ
つサンプル時間ＴＡ及びＴＤにおけるインパルス性ノイ
ズを抑制したものとなり、これによってフィルタ演算回
路を含む画像処理システムの高周波特性が改善される。On the other hand, the signal adder circuit ADD multiplies the median value Smed supplied from the median value extraction circuit MED to its second input terminal by a predetermined coefficient k, and supplies the input signal supplied to its first input terminal. That is, the sample value SIn has a coefficient of 1
After multiplying by −k, addition is performed to obtain an n-th sample value of the output signal SO. In this example, the value of the coefficient k is 0.
It is a real number in the range of ≤k≤1, and is fixed to 0.75, for example. However, as illustrated in FIG. 2, when impulsive noise is superimposed on the input signals SI at the sample times TA and TD and a symmetrical regular signal change including a high frequency component is included at the sample times TB and TC. First, after removing the impulsive noise of the sample times TA and TD at the output terminal of the median value extraction circuit MED, that is, the median value Smed, the signal addition circuit AD
A signal obtained by multiplying the input signal SI by 0.25 is added by D. Therefore, the output signal SO suppresses the impulsive noise at the sample times TA and TD while leaving the normal signal change of the input signal SI at the sample times TB and TC, and thereby the image processing system including the filter arithmetic circuit. The high frequency characteristics of are improved.
【００１５】なお、上記係数ｋの値は、入力信号ＳＩに
含まれる高周波成分の大きさに応じて選択的に設定する
ことができる。すなわち、入力信号ＳＩに含まれる高周
波成分が小さい場合には、係数ｋの値を１に近づけてイ
ンパルス性ノイズを除去しやし、入力信号ＳＩに含まれ
る高周波成分が大きい場合には、係数ｋの値を０に近づ
けて高周波成分を伝達しやすくすればよい。言うまでも
なく、この実施例のフィルタ演算回路は、係数ｋの値が
１とされるとき、いわゆる中央値フィルタとして機能
し、係数ｋの値が０とされるとき、入力信号ＳＩをその
まま出力信号ＳＯとして伝達する。さらに、入力信号Ｓ
Ｉが第ｎ次サンプル時点の近傍において平坦である場合
には、係数ｋの値を１に近づけてインパルス性ノイズを
除去しやすくし、その近傍において信号が大きく変化す
る場合には、係数ｋの値を０に近づけて高周波成分を伝
達しやすくする方法を採ることもできる。The value of the coefficient k can be selectively set according to the magnitude of the high frequency component included in the input signal SI. That is, when the high frequency component included in the input signal SI is small, the value of the coefficient k is brought close to 1 to remove the impulsive noise, and when the high frequency component included in the input signal SI is large, the coefficient k is large. It suffices to make the value of 0 close to 0 to facilitate transmission of high frequency components. Needless to say, the filter operation circuit of this embodiment functions as a so-called median filter when the value of the coefficient k is 1, and when the value of the coefficient k is 0, the input signal SI is directly output signal SO. To communicate as. Furthermore, the input signal S
When I is flat in the vicinity of the nth sample time point, the value of the coefficient k is brought close to 1 to facilitate removal of the impulsive noise. It is also possible to adopt a method of making the value close to 0 to facilitate transmission of high frequency components.
【００１６】図３には、図１のフィルタ演算回路に含ま
れる中央値抽出回路ＭＥＤの第１の実施例のブロック図
が示され、図４には、その一実施例の真理値図が示され
ている。また、図５には、図１のフィルタ演算回路に含
まれる中央値抽出回路ＭＥＤの第２の実施例のブロック
図が示され、図６には、その一実施例の真理値図が示さ
れている。さらに、図７及び図８には、図３及び図５の
中央値抽出回路ＭＥＤに含まれる最大値抽出回路ＭＡＸ
１及び最小値抽出回路ＭＩＮ１をアナログ回路によって
構成した場合の一実施例の回路図がそれぞれ示され、図
９及び図１０には、これらの最大値抽出回路ＭＡＸ１及
び最小値抽出回路ＭＩＮ１をディジタル回路によって構
成した場合の一実施例の回路ブロック図が示されてい
る。これらの図をもとに、この実施例のフィルタ演算回
路に含まれる中央値抽出回路ＭＥＤの具体的構成及び動
作ならびにその特徴について説明する。FIG. 3 shows a block diagram of a first embodiment of the median value extraction circuit MED included in the filter operation circuit of FIG. 1, and FIG. 4 shows a truth diagram of the embodiment. Has been done. Further, FIG. 5 shows a block diagram of a second embodiment of the median value extraction circuit MED included in the filter arithmetic circuit of FIG. 1, and FIG. 6 shows a truth diagram of that one embodiment. ing. Further, FIGS. 7 and 8 show the maximum value extraction circuit MAX included in the median value extraction circuit MED of FIGS. 3 and 5.
1 and the minimum value extraction circuit MIN1 are respectively configured by analog circuits, and FIGS. 9 and 10 show the maximum value extraction circuit MAX1 and the minimum value extraction circuit MIN1 as digital circuits. A circuit block diagram of one embodiment in the case of being configured by is shown. Based on these figures, the specific configuration and operation of the median value extraction circuit MED included in the filter operation circuit of this embodiment, and its characteristics will be described.
【００１７】図３において、この実施例の中央値抽出回
路ＭＥＤは、特に制限されないが、３個の最大値抽出回
路ＭＡＸ１（第１の最大値抽出回路），ＭＡＸ２（第２
の最大値抽出回路）及びＭＡＸ３（第３の最大値抽出回
路）を含む。このうち、最大値抽出回路ＭＡＸ１の第１
の入力端子には、前記入力信号ＳＩの第ｎ＋１次のサン
プル値ＳＩｎ＋１が供給され、その第２の入力端子に
は、第ｎ次のサンプル値ＳＩｎが供給される。また、最
大値抽出回路ＭＡＸ２の第１及び第２の入力端子には、
入力信号ＳＩの第ｎ＋１次のサンプル値ＳＩｎ＋１及び
第ｎ−１次のサンプル値ＳＩｎ−１がそれぞれ供給さ
れ、最大値抽出回路ＭＡＸ３の第１及び第２の入力端子
には、入力信号ＳＩの第ｎ次のサンプル値ＳＩｎ及び第
ｎ−１次のサンプル値ＳＩｎ−１がそれぞれ供給され
る。これにより、最大値抽出回路ＭＡＸ１ないしＭＡＸ
３には、入力信号ＳＩの第ｎ次のサンプル値ＳＩｎなら
びにその前後２個のサンプル値ＳＩｎ−１及びＳＩｎ＋
１がそれぞれ異なる組み合わせで２個ずつ供給されるも
のとなる。In FIG. 3, the median value extraction circuit MED of this embodiment is not particularly limited, but three maximum value extraction circuits MAX1 (first maximum value extraction circuit) and MAX2 (second maximum value extraction circuit).
Maximum value extraction circuit) and MAX3 (third maximum value extraction circuit). Of these, the first of the maximum value extraction circuit MAX1
Is supplied with the (n + 1) th sample value SIn + 1 of the input signal SI, and the second input terminal thereof is supplied with the nth sample value SIn. Further, the first and second input terminals of the maximum value extraction circuit MAX2 are
The n + 1-th sample value SIn + 1 and the (n-1) -th sample value SIn-1 of the input signal SI are supplied, respectively, and the first and second input terminals of the maximum value extraction circuit MAX3 are connected to the first and second input values of the input signal SI. An n-th sample value SIn and an (n-1) -th sample value SIn-1 are supplied, respectively. As a result, the maximum value extraction circuits MAX1 to MAX
Reference numeral 3 denotes an nth sample value SIn of the input signal SI and two sample values SIn-1 and SIn + before and after the sample value SIn.
Two 1's are supplied in different combinations.
【００１８】最大値抽出回路ＭＡＸ１ないしＭＡＸ３
は、その第１及び第２の入力端子に供給される２個のサ
ンプル値の大きさを比較し大きい方を選択して、その出
力信号ｍａｘ１ないしｍａｘ３として出力する。すなわ
ち、例えば図４（Ａ）に示されるように、サンプル値Ｓ
Ｉｎがサンプル値ＳＩｎ＋１より大きくサンプル値ＳＩ
ｎ−１より小さい場合、最大値抽出回路ＭＡＸ１は、そ
の出力信号ｍａｘ１としてサンプル値ＳＩｎを選択し、
最大値抽出回路ＭＡＸ２及びＭＡＸ３は、その出力信号
ｍａｘ２及びｍａｘ３としてサンプル値ＳＩｎ−１を選
択する。また、例えば図４（Ｂ）に示されるように、サ
ンプル値ＳＩｎ−１がサンプル値ＳＩｎ＋１より大きく
サンプル値ＳＩｎより小さい場合、最大値抽出回路ＭＡ
Ｘ２は、その出力信号ｍａｘ２としてサンプル値ＳＩｎ
−１を選択し、最大値抽出回路ＭＡＸ１及びＭＡＸ３
は、その出力信号ｍａｘ１及びｍａｘ３としてサンプル
値ＳＩｎを選択する。以下、他の組み合わせについて
は、類推されたい。Maximum value extraction circuits MAX1 to MAX3
Outputs the output signals max1 to max3 by comparing the sizes of the two sample values supplied to the first and second input terminals, selecting the larger one. That is, for example, as shown in FIG.
In is larger than the sample value SIn + 1 and the sample value SI
When it is smaller than n-1, the maximum value extraction circuit MAX1 selects the sample value SIn as its output signal max1.
The maximum value extraction circuits MAX2 and MAX3 select the sample value SIn-1 as their output signals max2 and max3. In addition, for example, as shown in FIG. 4B, when the sample value SIn-1 is larger than the sample value SIn + 1 and smaller than the sample value SIn, the maximum value extraction circuit MA
X2 is a sample value SIn as its output signal max2.
-1 is selected, and maximum value extraction circuits MAX1 and MAX3
Selects the sample value SIn as its output signals max1 and max3. Below, please infer the other combinations.
【００１９】ここで、最大値抽出回路ＭＡＸ１ないしＭ
ＡＸ３は、図７の最大値抽出回路ＭＡＸ１に代表して示
されるように、そのベースに対応するサンプル値ＳＩｎ
＋１及びＳＬｎをそれぞれ受ける一対のＮＰＮ型バイポ
ーラトランジスタ（以後、バイポーラトランジスタのこ
とを単にトランジスタと略称する）Ｔ１及びＴ２を含
む。以下、この最大値抽出回路ＭＡＸ１を例に、説明を
進める。Here, the maximum value extraction circuits MAX1 to MAX.
As represented by the maximum value extraction circuit MAX1 in FIG. 7, AX3 has a sample value SIn corresponding to its base.
It includes a pair of NPN-type bipolar transistors (hereinafter bipolar transistors are simply referred to as transistors) T1 and T2 for receiving +1 and SLn, respectively. Hereinafter, the maximum value extraction circuit MAX1 will be described as an example.
【００２０】最大値抽出回路ＭＡＸ１を構成するトラン
ジスタＴ１及びＴ２のコレクタは、電源電圧ＶＣＣに結
合される。また、そのエミッタは共通結合された後、抵
抗Ｒ１を介して回路の接地電位に結合され、その電位
は、最大値抽出回路ＭＡＸ１の出力信号ｍａｘ１とされ
る。なお、電源電圧ＶＣＣは、特に制限されないが、＋
５Ｖのような正の電源電圧とされる。The collectors of the transistors T1 and T2 forming the maximum value extraction circuit MAX1 are coupled to the power supply voltage VCC. Further, their emitters are commonly coupled and then coupled to the ground potential of the circuit via a resistor R1, and the potential thereof becomes the output signal max1 of the maximum value extraction circuit MAX1. Although the power supply voltage VCC is not particularly limited,
It is set to a positive power supply voltage such as 5V.
【００２１】これにより、トランジスタＴ１及びＴ２
は、差動回路を構成し、２個のサンプル値ＳＩｎ＋１及
びＳＬｎの電位を比較してその大きいつまりは高い方を
選択的に伝達する抽出回路として作用する。すなわち、
サンプル値ＳＩｎ＋１の電位がサンプル値ＳＩｎに比較
して高いとき、最大値抽出回路ＭＡＸ１ではトランジス
タＴ１がオン状態とされ、トランジスタＴ２はオフ状態
とされる。このため、トランジスタＴ１及びＴ２の共通
結合されたエミッタすなわち最大値抽出回路ＭＡＸ１の
出力端子ｍａｘ１には、サンプル値ＳＩｎ＋１よりトラ
ンジスタＴ１のベース・エミッタ電圧分だけ低い電位つ
まりは実質的なサンプル値ＳＩｎ＋１が伝達される。一
方、サンプル値ＳＩｎ＋１の電位がサンプル値ＳＩｎに
比較して低いとき、最大値抽出回路ＭＡＸ１ではトラン
ジスタＴ２がオフ状態とされ、代わってトランジスタＴ
２がオン状態とされる。このため、トランジスタＴ１及
びＴ２の共通結合されたエミッタすなわち最大値抽出回
路ＭＡＸ１の出力端子ｍａｘ１には、サンプル値ＳＩｎ
よりトランジスタＴ２のベース・エミッタ電圧分だけ低
い電位つまりは実質的なサンプル値ＳＩｎが伝達され
る。As a result, the transistors T1 and T2 are
Serves as an extraction circuit that constitutes a differential circuit, compares the potentials of two sample values SIn + 1 and SLn, and selectively transmits the larger one, that is, the higher one. That is,
When the potential of the sample value SIn + 1 is higher than the sample value SIn, the transistor T1 is turned on and the transistor T2 is turned off in the maximum value extraction circuit MAX1. Therefore, the common-coupled emitters of the transistors T1 and T2, that is, the output terminal max1 of the maximum value extraction circuit MAX1, has a potential lower than the sample value SIn + 1 by the base-emitter voltage of the transistor T1, that is, a substantial sample value SIn + 1. Transmitted. On the other hand, when the potential of the sample value SIn + 1 is lower than that of the sample value SIn, the transistor T2 is turned off in the maximum value extraction circuit MAX1, and instead the transistor T2 is turned off.
2 is turned on. Therefore, the sample value SIn is output to the commonly coupled emitters of the transistors T1 and T2, that is, the output terminal max1 of the maximum value extraction circuit MAX1.
A potential lower than the base-emitter voltage of the transistor T2, that is, a substantial sample value SIn is transmitted.
【００２２】図３に戻ろう。最大値抽出回路ＭＡＸ１の
出力信号ｍａｘ１は、最小値抽出回路ＭＩＮ１（第１の
最小値抽出回路）の第１の入力端子に供給される。ま
た、最大値抽出回路ＭＡＸ２の出力信号ｍａｘ２は、最
小値抽出回路ＭＩＮ１の第２の入力端子に供給され、最
大値抽出回路ＭＡＸ３の出力信号ｍａｘ３は、最小値抽
出回路ＭＩＮ２（第２の最小値抽出回路）の第２の入力
端子に供給される。最小値抽出回路ＭＩＮ１の出力信号
ｍｉｎ１は、最小値抽出回路ＭＩＮ２の第１の入力端子
に供給され、最小値抽出回路ＭＩＮ２の出力信号は、中
央値抽出回路ＭＥＤの出力信号すなわち中央値Ｓｍｅｄ
となる。Returning to FIG. The output signal max1 of the maximum value extraction circuit MAX1 is supplied to the first input terminal of the minimum value extraction circuit MIN1 (first minimum value extraction circuit). Further, the output signal max2 of the maximum value extraction circuit MAX2 is supplied to the second input terminal of the minimum value extraction circuit MIN1, and the output signal max3 of the maximum value extraction circuit MAX3 is the minimum value extraction circuit MIN2 (second minimum value It is supplied to the second input terminal of the extraction circuit). The output signal min1 of the minimum value extraction circuit MIN1 is supplied to the first input terminal of the minimum value extraction circuit MIN2, and the output signal of the minimum value extraction circuit MIN2 is the output signal of the median value extraction circuit MED, that is, the median value Smed.
Becomes
【００２３】最小値抽出回路ＭＩＮ１は、その第１及び
第２の入力端子に供給される２個の最大値抽出回路ＭＡ
Ｘ１及びＭＡＸ２の出力信号ｍａｘ１及びｍａｘ２の大
きさを比較し小さい方を選択して、その出力信号ｍｉｎ
１とする。すなわち、例えば図４（Ａ）に示されるよう
に、最大値抽出回路ＭＡＸ１の出力信号ｍａｘ１つまり
はサンプル値ＳＩｎが最大値抽出回路ＭＡＸ２の出力信
号ｍａｘ２つまりはサンプル値ＳＩｎ−１より小さい場
合、最小値抽出回路ＭＩＮ１は、その出力信号ｍｉｎ１
としてサンプル値ＳＩｎを選択する。また、例えば図４
（Ｂ）に示されるように、最大値抽出回路ＭＡＸ１の出
力信号ｍａｘ１つまりはサンプル値ＳＩｎが最大値抽出
回路ＭＡＸ２の出力信号ｍａｘ２つまりはサンプル値Ｓ
Ｉｎ−１より大きい場合、最小値抽出回路ＭＩＮ１は、
その出力信号ｍｉｎ１としてサンプル値ＳＩｎ−１を選
択する。The minimum value extraction circuit MIN1 has two maximum value extraction circuits MA supplied to its first and second input terminals.
The magnitudes of the output signals max1 and max2 of X1 and MAX2 are compared, the smaller one is selected, and the output signal min
Set to 1. That is, for example, as shown in FIG. 4A, when the output signal max1 of the maximum value extraction circuit MAX1, that is, the sample value SIn is smaller than the output signal max2 of the maximum value extraction circuit MAX2, that is, the sample value SIn-1, the minimum value is obtained. The value extraction circuit MIN1 outputs its output signal min1.
A sample value SIn is selected as Also, for example, in FIG.
As shown in (B), the output signal max1 of the maximum value extraction circuit MAX1, that is, the sample value SIn is the output signal max2 of the maximum value extraction circuit MAX2, that is, the sample value S
When it is larger than In-1, the minimum value extraction circuit MIN1 is
A sample value SIn-1 is selected as the output signal min1.
【００２４】同様に、最小値抽出回路ＭＩＮ２は、その
第１の入力端子に供給される最小値抽出回路ＭＩＮ１の
出力信号ｍｉｎ１と第２の入力端子に供給される最大値
抽出回路ＭＡＸ３の出力信号ｍａｘ３の大きさを比較し
小さい方を選択して、その出力信号つまり中央値Ｓｍｅ
ｄとする。すなわち、例えば図４（Ａ）に示されるよう
に、最小値抽出回路ＭＩＮ１の出力信号ｍｉｎ１つまり
はサンプル値ＳＩｎが最大値抽出回路ＭＡＸ３の出力信
号ｍａｘ３つまりはサンプル値ＳＩｎ−１より小さい場
合、最小値抽出回路ＭＩＮ２は、中央値Ｓｍｅｄとして
サンプル値ＳＩｎを選択する。また、例えば図４（Ｅ）
に示されるように、最小値抽出回路ＭＩＮ１の出力信号
ｍｉｎ１つまりはサンプル値ＳＩｎ＋１が最大値抽出回
路ＭＡＸ３の出力信号ｍａｘ３つまりはサンプル値ＳＩ
ｎ−１より大きい場合、最小値抽出回路ＭＩＮ２は、中
央値Ｓｍｅｄとしてサンプル値ＳＩｎ−１を選択する。
以下、他の組み合わせについては、図４をもとに類推さ
れたい。Similarly, the minimum value extracting circuit MIN2 outputs the output signal min1 of the minimum value extracting circuit MIN1 supplied to its first input terminal and the output signal of the maximum value extracting circuit MAX3 supplied to its second input terminal. The magnitudes of max3 are compared, the smaller one is selected, and the output signal, that is, the median Sme.
d. That is, for example, as shown in FIG. 4A, when the output signal min1 of the minimum value extraction circuit MIN1, that is, the sample value SIn is smaller than the output signal max3 of the maximum value extraction circuit MAX3, that is, the sample value SIn-1, The value extraction circuit MIN2 selects the sample value SIn as the median value Smed. Also, for example, in FIG.
As shown in, the output signal min1 of the minimum value extraction circuit MIN1, that is, the sample value SIn + 1 is the output signal max3 of the maximum value extraction circuit MAX3, that is, the sample value SI.
If larger than n-1, the minimum value extraction circuit MIN2 selects the sample value SIn-1 as the median value Smed.
Hereinafter, for other combinations, analogy should be made based on FIG.
【００２５】ここで、最小値抽出回路ＭＩＮ１及びＭＩ
Ｎ２は、図８の最小値抽出回路ＭＩＮ１に代表して示さ
れるように、そのベースに対応する最大値抽出回路ＭＡ
Ｘ１及びＭＡＸ２の出力信号ｍａｘ１及びｍａｘ２をそ
れぞれ受ける一対のＰＮＰ型トランジスタＴ３及びＴ４
を含む。以下、この最小値抽出回路ＭＩＮ１を例に、説
明を進める。Here, the minimum value extraction circuits MIN1 and MI
N2 is a maximum value extraction circuit MA corresponding to its base, as represented by the minimum value extraction circuit MIN1 in FIG.
A pair of PNP type transistors T3 and T4 for receiving the output signals max1 and max2 of X1 and MAX2, respectively.
including. Hereinafter, the description will be given by taking the minimum value extraction circuit MIN1 as an example.
【００２６】最小値抽出回路ＭＩＮ１を構成するトラン
ジスタＴ３及びＴ４のコレクタは、回路の接地電位に共
通結合される。また、これらのトランジスタのエミッタ
は、共通結合された後、抵抗Ｒ２を介して電源電圧ＶＣ
Ｃに結合され、その電位は、最小値抽出回路ＭＩＮ１の
出力信号ｍｉｎ１とされる。The collectors of the transistors T3 and T4 forming the minimum value extraction circuit MIN1 are commonly coupled to the ground potential of the circuit. Further, the emitters of these transistors are commonly coupled and then connected to the power supply voltage VC via the resistor R2.
It is coupled to C and its potential is used as the output signal min1 of the minimum value extraction circuit MIN1.
【００２７】これにより、トランジスタＴ３及びＴ４
は、差動回路を構成し、最大値抽出回路ＭＡＸ１及びＭ
ＡＸ２の出力信号ｍａｘ１及びｍａｘ２の電位を比較し
てその小さいつまりは低い方を選択する抽出回路として
作用する。すなわち、最大値抽出回路ＭＡＸ１の出力信
号ｍａｘ１が最大値抽出回路ＭＡＸ２の出力信号ｍａｘ
２に比較して高いとき、最小値抽出回路ＭＩＮ１ではト
ランジスタＴ４がオン状態とされ、トランジスタＴ３は
オフ状態とされる。このため、トランジスタＴ３及びＴ
４の共通結合されたエミッタすなわち最小値抽出回路Ｍ
ＩＮ１の出力端子ｍｉｎ１には、最大値抽出回路ＭＡＸ
２の出力信号ｍａｘ２よりトランジスタＴ４のベース・
エミッタ電圧分だけ高い電位つまりは実質的な出力信号
ｍａｘ２が伝達される。一方、最大値抽出回路ＭＡＸ１
の出力信号ｍａｘ１が最大値抽出回路ＭＡＸ２の出力信
号ｍａｘ２に比較して低いとき、最小値抽出回路ＭＩＮ
１ではトランジスタＴ４がオフ状態とされ、代わってト
ランジスタＴ３がオン状態とされる。このため、トラン
ジスタＴ３及びＴ４の共通結合されたエミッタすなわち
最小値抽出回路ＭＩＮ１の出力端子ｍｉｎ１には、最大
値抽出回路ＭＡＸ１の出力信号ｍａｘ１よりトランジス
タＴ３のベース・エミッタ電圧分だけ高い電位つまりは
実質的な出力信号ｍａｘ１が伝達される。As a result, the transistors T3 and T4 are
Are differential circuits, and maximum value extraction circuits MAX1 and M
It acts as an extraction circuit that compares the potentials of the output signals max1 and max2 of AX2 and selects the smaller one, that is, the lower one. That is, the output signal max1 of the maximum value extraction circuit MAX1 is the output signal max of the maximum value extraction circuit MAX2.
When it is higher than 2, the transistor T4 is turned on and the transistor T3 is turned off in the minimum value extraction circuit MIN1. Therefore, the transistors T3 and T
4 co-coupled emitters or minimum value extraction circuit M
The maximum value extraction circuit MAX is connected to the output terminal min1 of IN1.
2 output signal max2 from the base of transistor T4
A potential higher than the emitter voltage, that is, a substantial output signal max2 is transmitted. On the other hand, the maximum value extraction circuit MAX1
Output signal max1 is lower than the output signal max2 of the maximum value extraction circuit MAX2, the minimum value extraction circuit MIN
At 1, the transistor T4 is turned off, and the transistor T3 is turned on instead. Therefore, the common-coupled emitters of the transistors T3 and T4, that is, the output terminal min1 of the minimum value extraction circuit MIN1, has a potential higher than the output signal max1 of the maximum value extraction circuit MAX1 by the base-emitter voltage of the transistor T3, that is, substantially. Output signal max1 is transmitted.
【００２８】以上のように、この実施例の中央値抽出回
路ＭＥＤは、入力信号ＳＩの第ｎ次のサンプル値ＳＩｎ
とその前後２個のサンプル値ＳＩｎ−１及びＳＩｎ＋１
をそれぞれ異なる組み合わせで２個ずつ受けてその大き
い方を選択的に伝達する３個の最大値抽出回路ＭＡＸ１
ないしＭＡＸ３と、最大値抽出回路ＭＡＸ１及び最大値
抽出回路ＭＡＸ２の出力信号ｍａｘ１及びｍａｘ２ある
いは最小値抽出回路ＭＩＮ１及び最大値抽出回路ＭＡＸ
３の出力信号ｍｉｎ１及びｍａｘ３を受けてその小さい
方を選択的に伝達する２個の最小値抽出回路ＭＩＮ１及
びＭＩＮ２とからなる。中央値抽出回路ＭＥＤは、まず
最大値抽出回路ＭＡＸ１ないしＭＡＸ３により３個のサ
ンプル値ＳＩｎ−１，ＳＩｎ及びＳＩｎ＋１の中から順
に小さい２個のサンプル値を選択した後、最小値抽出回
路ＭＩＮ１及びＭＩＮ２により選択された２個のサンプ
ル値の中から最小値を選択して中央値Ｓｍｅｄとする。
このとき、最大値抽出回路ＭＡＸ１ないしＭＡＸ３は、
並行してその抽出動作を実行する。これらの結果、この
実施例の中央値抽出回路ＭＥＤでは、その回路構成が簡
素化されるとともに、中央値抽出動作が高速化され、こ
れによってフィルタ演算回路としての処理速度が高速化
されるものとなる。As described above, the median extraction circuit MED of this embodiment has the n-th sample value SIn of the input signal SI.
And two sample values SIn-1 and SIn + 1 before and after that
3 maximum value extraction circuits MAX1 for receiving two each in different combinations and selectively transmitting the larger one
To MAX3 and output signals max1 and max2 of the maximum value extraction circuit MAX1 and the maximum value extraction circuit MAX2 or the minimum value extraction circuit MIN1 and the maximum value extraction circuit MAX.
It comprises two minimum value extraction circuits MIN1 and MIN2 which receive the three output signals min1 and max3 and selectively transmit the smaller one. The median value extraction circuit MED first selects the two smallest sample values from the three sample values SIn-1, SIn and SIn + 1 by the maximum value extraction circuits MAX1 to MAX3, and then selects the minimum value extraction circuits MIN1 and MIN2. The minimum value is selected from the two sample values selected by to be the median value Smed.
At this time, the maximum value extraction circuits MAX1 to MAX3 are
The extraction operation is executed in parallel. As a result, in the median value extraction circuit MED of this embodiment, the circuit configuration is simplified and the median value extraction operation is speeded up, which speeds up the processing speed of the filter operation circuit. Become.
【００２９】ところで、中央値抽出回路ＭＥＤを構成す
る最大値抽出回路ＭＡＸ１ないしＭＡＸ３は、図９に例
示されるように、ディジタル回路からなる信号比較回路
ＭＸＣＯＭ及びＭＸＳＬによって構成することもでき
る。この場合、サンプル値ＳＩｎ＋１及びＳＩｎは、信
号比較回路ＭＸＣＯＭの第１及び第２の入力端子にそれ
ぞれ供給されるとともに、信号選択回路ＭＸＳＬの第１
及び第２の入力端子にそれぞれ供給される。信号比較回
路ＭＸＣＯＭは、減算回路によりサンプル値ＳＩ＋１及
びＳＩｎを比較し、第１の入力端子に供給されるサンプ
ル値ＳＩｎ＋１が第２の入力端子に供給されるサンプル
値ＳＩｎより大きいことを条件に、その出力信号ＸＣ１
を選択的にハイレベルとする。そして、信号選択回路Ｍ
ＸＳＬは、信号比較回路ＭＸＣＯＭの出力信号ＸＣ１が
ハイレベルとされるとき、第１の入力端子に供給される
サンプル値ＳＩｎ＋１を出力信号ｍａｘ１として選択
し、信号比較回路ＭＸＣＯＭの出力信号ＸＣ１がロウレ
ベルとされるとき、第２の入力端子に供給されるサンプ
ル値ＳＩｎを出力信号ｍａｘ１として選択する。By the way, the maximum value extraction circuits MAX1 to MAX3 forming the median value extraction circuit MED can also be formed by signal comparison circuits MXCOM and MXSL which are digital circuits, as illustrated in FIG. In this case, the sampled values SIn + 1 and SIn are supplied to the first and second input terminals of the signal comparison circuit MXCOM, respectively, and also the first values of the signal selection circuit MXSL.
And a second input terminal, respectively. The signal comparison circuit MXCOM compares the sample values SI + 1 and SIn with the subtraction circuit, and the sample value SIn + 1 supplied to the first input terminal is larger than the sample value SIn supplied to the second input terminal, The output signal XC1
Is selectively set to a high level. Then, the signal selection circuit M
When the output signal XC1 of the signal comparison circuit MXCOM is at high level, the XSL selects the sample value SIn + 1 supplied to the first input terminal as the output signal max1, and the output signal XC1 of the signal comparison circuit MXCOM is at low level. Then, the sample value SIn supplied to the second input terminal is selected as the output signal max1.
【００３０】同様に、中央値抽出回路ＭＥＤの最小値抽
出回路ＭＩＮ１及びＭＩＮ２は、図１０に例示されるよ
うに、ディジタル回路からなる信号比較回路ＭＮＣＯＭ
及びＭＮＳＬにより構成できる。この場合、例えば、最
大値抽出回路ＭＡＸ１及びＭＡＸ２の出力信号ｍａｘ１
及びｍａｘ２は、信号比較回路ＭＮＣＯＭの第１及び第
２の入力端子にそれぞれ供給されるとともに、信号選択
回路ＭＮＳＬの第１及び第２の入力端子にそれぞれ供給
される。信号比較回路ＭＮＣＯＭは、減算回路によって
最大値抽出回路ＭＡＸ１及びＭＡＸ２の出力信号ｍａｘ
１及びｍａｘ２を比較し、第１の入力端子に供給される
最大値抽出回路ＭＡＸ１の出力信号ｍａｘ１が第２の入
力端子に供給される最大値抽出回路ＭＡＸ２の出力信号
ｍａｘ２より大きいことを条件に、その出力信号ＮＣ１
を選択的にハイレベルとする。信号選択回路ＭＮＳＬ
は、信号比較回路ＭＮＣＯＭの出力信号ＮＣ１がハイレ
ベルとされるとき、第１の入力端子に供給される最大値
抽出回路ＭＡＸ１の出力信号ｍａｘ１を出力信号ｍｉｎ
１として選択し、信号比較回路ＭＮＣＯＭの出力信号Ｎ
Ｃ１がロウレベルとされるとき、第２の入力端子に供給
される最大値抽出回路ＭＡＸ２の出力信号ｍａｘ２を出
力信号ｍｉｎ１として選択する。Similarly, the minimum value extraction circuits MIN1 and MIN2 of the median value extraction circuit MED are, as illustrated in FIG. 10, a signal comparison circuit MNCOM composed of a digital circuit.
And MNSL. In this case, for example, the output signals max1 of the maximum value extraction circuits MAX1 and MAX2
And max2 are supplied to the first and second input terminals of the signal comparison circuit MNCOM, respectively, and are also supplied to the first and second input terminals of the signal selection circuit MNSL, respectively. The signal comparison circuit MNCOM uses the subtraction circuit to output the output signals max of the maximum value extraction circuits MAX1 and MAX2.
1 and max2 are compared, and on condition that the output signal max1 of the maximum value extraction circuit MAX1 supplied to the first input terminal is larger than the output signal max2 of the maximum value extraction circuit MAX2 supplied to the second input terminal. , Its output signal NC1
Is selectively set to a high level. Signal selection circuit MNSL
Outputs the output signal max1 of the maximum value extraction circuit MAX1 supplied to the first input terminal when the output signal NC1 of the signal comparison circuit MNCOM is at a high level.
1 and selects the output signal N of the signal comparison circuit MNCOM.
When C1 is set to the low level, the output signal max2 of the maximum value extraction circuit MAX2 supplied to the second input terminal is selected as the output signal min1.
【００３１】一方、中央値抽出回路ＭＥＤは、図５に例
示されるように、最大値抽出回路と最小値抽出回路を入
れ換えて構成することができるし、図１１に例示される
ように、そのすべての回路をディジタル回路によって構
成することもできる。すなわち、図５の場合、中央値抽
出回路ＭＥＤは、入力信号ＳＩの第ｎ次のサンプル値Ｓ
Ｉｎならびにその前後２個のサンプル値ＳＩｎ−１及び
ＳＩｎ＋１をそれぞれ異なる組み合わせで２個ずつ受け
る３個の最小値抽出回路ＭＩＮ１ないしＭＩＮ３と、最
小値抽出回路ＭＩＮ１及びＭＩＮ２の出力信号ｍｉｎ１
及びｍｉｎ２を受ける最大値抽出回路ＭＡＸ１と、この
最大値抽出回路ＭＡＸ１の出力信号ｍａｘ１及び最小値
抽出回路ＭＩＮ３の出力信号ｍｉｎ３を受ける最大値抽
出回路ＭＡＸ２とからなる。そして、図６に示されるよ
うに、まず最小値抽出回路ＭＩＮ１ないしＭＩＮ３によ
り３個のサンプル値ＳＩｎ−１，ＳＩｎ及びＳＩｎ＋１
の中から順に小さい２個のサンプル値を選択した後、こ
れらのサンプル値の中から大きい方を選択してその出力
信号すなわち中央値Ｓｍｅｄとする。これにより、この
実施例の中央値抽出回路ＭＥＤにおいても、図３の中央
値抽出回路ＭＥＤと同様な効果を得ることができる。On the other hand, the median value extraction circuit MED can be constructed by exchanging the maximum value extraction circuit and the minimum value extraction circuit as shown in FIG. 5, and as shown in FIG. All circuits can be configured by digital circuits. That is, in the case of FIG. 5, the median extraction circuit MED determines that the n-th sample value S of the input signal SI.
Output signals min1 of three minimum value extraction circuits MIN1 to MIN3 that receive In and two sample values SIn-1 and SIn + 1 before and after In, respectively, in different combinations.
And max2, and a maximum value extraction circuit MAX2 that receives the output signal max1 of the maximum value extraction circuit MAX1 and the output signal min3 of the minimum value extraction circuit MIN3. Then, as shown in FIG. 6, first, three sample values SIn-1, SIn and SIn + 1 are processed by the minimum value extraction circuits MIN1 to MIN3.
After selecting two small sample values in order from among the sample values, the larger one of these sample values is selected as the output signal, that is, the median value Smed. As a result, also in the median value extraction circuit MED of this embodiment, the same effect as that of the median value extraction circuit MED in FIG. 3 can be obtained.
【００３２】次に、図１１の場合、中央値抽出回路ＭＥ
Ｄは、入力信号ＳＩの第ｎ次のサンプル値ＳＩｎならび
にその前後２個のサンプル値ＳＩｎ−１及びＳＩｎ＋１
をそれぞれ異なる組み合わせで２個ずつ受ける３個の信
号比較回路ＭＥＣＯＭ１ないしＭＥＣＯＭ３と、これら
の信号比較回路の出力信号ＥＣ１ないしＥＣ３を受ける
デコーダＤＥＣと、デコーダＤＥＣの出力信号ＥＳ１〜
ＥＳ３に従って３個のサンプル値ＳＩｎ−１，ＳＩｎ及
びＳＩｎ＋１を選択的に伝達してその出力信号すなわち
中央値Ｓｍｅｄとする信号選択回路ＭＥＳＬとからな
る。このうち、信号比較回路ＭＥＣＯＭ１ないしＭＥＣ
ＯＭ３は、減算回路によって対応する２個のサンプル値
の大きさを比較し、図１２に例示されるように、第１の
入力端子に供給されるサンプル値が第２の入力端子に供
給されるサンプル値より大きいことを条件に、その出力
信号ＥＣ１ないしＥＣ３を選択的にハイレベルとする。
デコーダＤＥＣは、信号比較回路ＭＥＣＯＭ１ないしＭ
ＥＣＯＭ３の出力信号ＥＣ１ないＥＣ３を予め定められ
たアルゴリズムに従ってデコードし、その出力信号ＥＳ
１〜ＥＳ３を択一的にハイレベルとする。その結果、信
号選択回路ＭＥＳＬによって３個のサンプル値ＳＩｎ−
１，ＳＩｎ及びＳＩｎ＋１の中から中間の大きさにある
サンプル値が択一的に選択され、中央値Ｓｍｅｄとな
る。Next, in the case of FIG. 11, the median value extraction circuit ME
D is an nth sample value SIn of the input signal SI and two sample values SIn-1 and SIn + 1 before and after the sample value SIn.
Of the three signal comparison circuits MECOM1 to MECOM3, two decoders DEC receiving the output signals EC1 to EC3 of these signal comparison circuits, and the output signals ES1 to ES1 of the decoder DEC.
It comprises a signal selection circuit MESL for selectively transmitting three sample values SIn-1, SIn and SIn + 1 in accordance with ES3 and setting it as an output signal, that is, a median value Smed. Of these, the signal comparison circuits MECOM1 to MEC
The OM3 compares the magnitudes of the corresponding two sample values by the subtraction circuit, and the sample value supplied to the first input terminal is supplied to the second input terminal as illustrated in FIG. The output signals EC1 to EC3 are selectively set to a high level on the condition that they are larger than the sample value.
The decoder DEC includes signal comparison circuits MECOM1 to MCOM.
The output signals EC1 to EC3 of ECOM3 are decoded according to a predetermined algorithm, and the output signal ES
1 to ES3 are alternatively set to the high level. As a result, the signal selection circuit MESL outputs three sample values SIn−.
A sample value having an intermediate size is selected from 1, SIn and SIn + 1, and becomes the median value Smed.
【００３３】図１３には、この発明が適用されたフィル
タ演算回路の第２の実施例の基本構成図が示されてい
る。なお、この実施例のフィルタ演算回路は、前記図１
のフィルタ演算回路を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。FIG. 13 is a basic block diagram of the second embodiment of the filter operation circuit to which the present invention is applied. The filter operation circuit of this embodiment is similar to that shown in FIG.
Since it basically follows the filter calculation circuit of, the description will be added only to the parts different from this.
【００３４】図１３において、この実施例のフィルタ演
算回路は、その第１の入力端子に入力信号ＳＩの第ｎ次
のサンプル値ＳＩｎを受けその第２の入力端子に中央値
抽出回路ＭＥＤの出力信号つまりは中央値Ｓｍｅｄを受
ける信号比較回路ＡＣＯＭを備える。この信号比較回路
ＡＣＯＭの出力信号は、前記係数ｋとして信号加算回路
ＡＤＤに供給される。この実施例において、信号比較回
路ＡＣＯＭは、入力信号ＳＩの第ｎ次のサンプル値ＳＩ
ｎと中央値抽出回路ＭＥＤによって選択された中央値Ｓ
ｍｅｄとを比較し、その差分つまりは入力信号ＳＩに含
まれる高周波成分の大きさに応じて係数ｋの値を０≦ｋ
≦１の範囲で選択的に設定する。なお、信号比較回路Ａ
ＣＯＭによる差分の判定レベルは、例えば入力信号ＳＩ
に含まれるインパルス性ノイズの分散σの３倍すなわち
３σとされる。In FIG. 13, the filter operation circuit of this embodiment receives the sample value SIn of the nth order of the input signal SI at its first input terminal and outputs the output of the median value extraction circuit MED at its second input terminal. A signal comparison circuit ACOM for receiving a signal, that is, a median value Smed is provided. The output signal of the signal comparison circuit ACOM is supplied to the signal addition circuit ADD as the coefficient k. In this embodiment, the signal comparison circuit ACOM uses the nth sample value SI of the input signal SI.
n and the median S selected by the median extraction circuit MED
med and the difference, that is, the value of the coefficient k is 0 ≦ k according to the magnitude of the high frequency component included in the input signal SI.
Selectively set in the range of ≦ 1. The signal comparison circuit A
The determination level of the difference by COM is, for example, the input signal SI
Is three times the variance σ of the impulsive noise included in the above, that is, 3σ.
【００３５】しかるに、サンプル値ＳＩｎと中央値Ｓｍ
ｅｄとの差分が判定レベルを超える場合、入力信号ＳＩ
の高周波成分は有効成分として見なされ、係数ｋの値は
大きくされるが、差分が判定レベルに達しない場合に
は、入力信号ＳＩの高周波成分はインパルス性ノイズと
見なされ、係数ｋの値は小さくされる。これにより、こ
の実施例のフィルタ演算回路は、そのフィルタ特性が入
力信号ＳＩつまり画像信号の高周波成分に応じて最適化
され、より高性能化されるものとなる。However, the sample value SIn and the median value Sm
If the difference from ed exceeds the judgment level, the input signal SI
Is regarded as an effective component and the value of the coefficient k is increased, but when the difference does not reach the judgment level, the high frequency component of the input signal SI is regarded as impulse noise and the value of the coefficient k is Made smaller. As a result, the filter operation circuit of this embodiment has its filter characteristics optimized in accordance with the input signal SI, that is, the high-frequency component of the image signal, and has higher performance.
【００３６】図１４には、この発明が適用されたフィル
タ演算回路の第３の実施例の基本構成図が示されてい
る。なお、この実施例のフィルタ演算回路は、前記図１
のフィルタ演算回路を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。FIG. 14 is a basic block diagram of the third embodiment of the filter operation circuit to which the present invention is applied. The filter operation circuit of this embodiment is similar to that shown in FIG.
Since it basically follows the filter calculation circuit of, the description will be added only to the parts different from this.
【００３７】図１４において、この実施例のフィルタ演
算回路は、入力信号ＳＩの第ｎ次のサンプル値ＳＩｎな
らびにその前後２個のサンプル値ＳＩｎ−１及びＳＩｎ
＋１を受ける平均値演算回路ＡＶＥを備える。この平均
値演算回路ＡＶＥの出力信号すなわち平均値Ｓａｖｅ
は、サンプル値ＳＩｎに代えて信号加算回路ＡＤＤの第
１の入力端子に供給される。信号加算回路ＡＤＤの第２
の入力端子には、中央値抽出回路ＭＥＤの出力信号すな
わち中央値Ｓｍｅｄが供給される。なお、係数ｋの値
は、特に制限されないが、例えば０．７５に固定され
る。Referring to FIG. 14, the filter operation circuit of this embodiment has an nth sample value SIn of the input signal SI and two sample values SIn-1 and SIn before and after the sample value SIn.
An average value arithmetic circuit AVE for receiving +1 is provided. The output signal of this average value calculation circuit AVE, that is, the average value Save
Is supplied to the first input terminal of the signal addition circuit ADD instead of the sample value SIn. Second of signal adder circuit ADD
The output signal of the median value extraction circuit MED, that is, the median value Smed is supplied to the input terminal of. The value of the coefficient k is not particularly limited, but is fixed at 0.75, for example.
【００３８】平均値演算回路ＡＶＥは、３個のサンプル
値ＳＩｎ−１，ＳＩｎ及びＳＩｎ＋１の値を例えば所定
の重み付けをしながら平均化して、平均値Ｓａｖｅを形
成する。信号加算回路ＡＤＤは、中央値Ｓｍｅｄに係数
ｋを乗じ平均値Ｓａｖｅに係数１−ｋを乗じた後加算し
て、出力信号ＳＯとする。これにより、この実施例のフ
ィルタ演算回路は、係数ｋが１とされるときいわゆる中
央値フィルタとして機能し、係数ｋが０とされるときい
わゆる平均値フィルタとして機能する。係数ｋの値が０
ないし１の中間にある場合、フィルタ演算回路は、中央
値フィルタと平均値フィルタの中間的特性を持ち、入力
信号ＳＩの高周波成分を残しつつインパルス性ノイズや
ごま塩状ノイズ等を抑制しうるものとなる。The average value calculation circuit AVE averages the values of the three sample values SIn-1, SIn and SIn + 1 while giving a predetermined weighting, for example, to form an average value Save. The signal addition circuit ADD multiplies the median value Smed by the coefficient k, multiplies the average value Save by the coefficient 1-k, and then adds them to obtain an output signal SO. As a result, the filter operation circuit of this embodiment functions as a so-called median filter when the coefficient k is 1, and as a so-called average value filter when the coefficient k is 0. The value of coefficient k is 0
1 to 1, the filter arithmetic circuit has an intermediate characteristic between the median value filter and the average value filter, and is capable of suppressing impulse noise, sesame salt noise, etc. while leaving the high frequency component of the input signal SI. Become.
【００３９】以上の複数の実施例に示されるように、こ
の発明を画像処理システムに含まれる非線形のフィルタ
演算回路及びそのフィルタ演算方式に適用することで、
次のような作用効果が得られる。すなわち、 （１）中央値抽出回路を、例えば連続する３個のサンプ
ル値の中からそれぞれ異なる２個を組み合わせて比較し
大きい方を選択する第１ないし第３の最大値抽出回路
と、第１及び第２の最大値抽出回路によって抽出された
サンプル値の小さい方を選択する第１の最小値抽出回路
と、第３の最大値抽出回路及び第１の最小値抽出回路に
よって抽出されたサンプル値の小さい方を選択する第２
の最小値抽出回路とをもとに構成することで、３個の最
大値抽出回路を並列動作させ、中央値抽出回路の中央値
抽出処理を高速化できるという効果が得られる。 （２）上記（１）項において、中央値抽出回路によって
抽出された中央値と入力信号の第ｎ次のサンプル値ある
いは入力信号の第ｎ次のサンプル値ならびにその前後２
個のサンプル値の平均値とを所定の割合で加算し、出力
信号の第ｎ次のサンプル値とすることで、その高周波成
分を残しながら入力信号に重畳されたインパルス性ノイ
ズやごま塩状ノイズを抑制できるという効果が得られ
る。 （３）上記（１）項及び（２）項により、画像処理シス
テム等の演算速度を高速化し、その高周波特性を改善し
て、画像処理システム等の高性能化を推進することがで
きるという効果が得られる。As shown in the above plurality of embodiments, by applying the present invention to the nonlinear filter operation circuit and its filter operation method included in the image processing system,
The following effects can be obtained. That is, (1) first to third maximum value extraction circuits that select the larger one by combining two different median value extraction circuits from three consecutive sampled values, respectively, and And a first minimum value extraction circuit that selects a smaller sample value extracted by the second maximum value extraction circuit, and a sample value extracted by the third maximum value extraction circuit and the first minimum value extraction circuit. The second to choose the smaller one
With the configuration based on the minimum value extraction circuit of No. 3, the three maximum value extraction circuits can be operated in parallel, and the median value extraction processing of the median value extraction circuit can be speeded up. (2) In the above item (1), the median value extracted by the median value extraction circuit and the nth order sample value of the input signal or the nth order sample value of the input signal, and before and after that 2
By adding the average value of the individual sample values at a predetermined ratio to obtain the nth sample value of the output signal, the impulsive noise and sesame salt noise superimposed on the input signal while leaving the high frequency component The effect that it can be suppressed is obtained. (3) According to the above items (1) and (2), it is possible to accelerate the operation speed of the image processing system and the like, improve the high frequency characteristics thereof, and promote the high performance of the image processing system and the like. Is obtained.
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、上記実施例では、入力信号ＳＩの第ｎ次のサンプル
値ＳＩｎとその前後２個のサンプル値ＳＩｎ−１及びＳ
Ｉｎ＋１をもとにフィルタ演算を行っているが、例えば
入力信号ＳＩの第ｎ次のサンプル値ＳＩｎとその前後４
個のサンプル値ＳＩｎ−２，ＳＩｎ−１，ＳＩｎ＋１及
びＳＩｎ＋２をもとにフィルタ演算を行うこともでき
る。この場合、最大値抽出回路及び最小値抽出回路は、
これらのサンプル値の組み合わせの数に応じて増設する
必要がある。信号加算回路ＡＤＤに供給される係数ｋの
値を設定するためのアルゴリズムは、上記実施例による
制約を受けないし、係数ｋの値を保持するリードオンリ
ーメモリ等をフィルタ演算回路に設けることもよい。図
１４のフィルタ演算回路において、係数ｋの値は、図１
３の実施例を踏襲して、動的に変化させることができ
る。さらに、中央値抽出回路ＭＥＤ及び最大値抽出回路
ＭＡＸ１ないしＭＡＸ３ならびに最小値抽出回路ＭＩＮ
１ないしＭＩＮ３の具体的構成や電源電圧の極性及び絶
対値等、種々の実施形態を採りうる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in the above-described embodiment, the sample value SIn of the nth order of the input signal SI and two sample values SIn-1 and SIn before and after the sample value SIn.
Although the filter operation is performed based on In + 1, for example, the n-th sample value SIn of the input signal SI and 4 before and after the sample value SIn
It is also possible to perform a filter operation based on the sample values SIn-2, SIn-1, SIn + 1 and SIn + 2. In this case, the maximum value extraction circuit and the minimum value extraction circuit are
The number of combinations of these sample values needs to be increased. The algorithm for setting the value of the coefficient k supplied to the signal addition circuit ADD is not restricted by the above-mentioned embodiment, and a read only memory or the like for holding the value of the coefficient k may be provided in the filter arithmetic circuit. In the filter arithmetic circuit of FIG. 14, the value of the coefficient k is as shown in FIG.
It can be dynamically changed by following the third embodiment. Further, the median value extraction circuit MED, the maximum value extraction circuits MAX1 to MAX3, and the minimum value extraction circuit MIN.
Various embodiments such as a specific configuration of 1 to MIN3, a polarity and an absolute value of a power supply voltage, and the like can be adopted.
【００４１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である画像
処理システムに含まれるフィルタ演算回路及びそのフィ
ルタ演算方式に適用した場合について説明したが、それ
に限定されるものではなく、例えば、画像通信システム
や同様なアナログ信号を処理する各種のディジタル制御
システム等にも適用できるし、フィルタ演算方式につい
ては、ソフトウエア的に同様なフィルタ演算処理を行う
ディジタル信号処理装置等にも適用できる。この発明
は、少なくとも中央値抽出処理を含むフィルタ演算方式
又は中央値抽出回路を含むフィルタ演算回路ならびにこ
のようなフィルタ演算方式を採りこのようなフィルタ演
算回路を含むシステムに広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the filter operation circuit and the filter operation method included in the image processing system which is the background field of application has been described. The present invention is not limited to the above, and can be applied to, for example, an image communication system or various digital control systems that process similar analog signals. As for the filter calculation method, a digital filter that performs similar filter calculation processing by software is used. It can also be applied to signal processing devices and the like. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a filter operation method including at least a median value extraction process, a filter operation circuit including a median value extraction circuit, and a system including such a filter operation circuit.
【００４２】[0042]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、中央値抽出回路を、例えば
連続する３個のサンプル値の中からそれぞれ異なる２個
を組み合わせて比較し大きい方を選択する第１ないし第
３の最大値抽出回路と、第１及び第２の最大値抽出回路
によって抽出されたサンプル値の小さい方を選択する第
１の最小値抽出回路と、第３の最大値抽出回路及び第１
の最小値抽出回路によって抽出されたサンプル値の小さ
い方を選択する第２の最小値抽出回路とをもとに構成す
るとともに、中央値抽出回路によって抽出された中央値
と入力信号の第ｎ次のサンプル値あるいは入力信号の第
ｎ次のサンプル値ならびにその前後２個のサンプル値の
平均値とを加算した結果を、出力信号の第ｎ次のサンプ
ル値とすることで、中央値抽出回路の中央値抽出処理を
高速化できるとともに、その高周波成分を残しながら入
力信号に重畳されたインパルス性ノイズやごま塩状ノイ
ズを抑制することができる。これにより、画像処理シス
テム等の演算速度を高速化し高周波特性を改善して、そ
の高性能化を推進することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, the median value extraction circuit is composed of, for example, first to third maximum value extraction circuits that select a larger one by combining two different sample values from consecutive three sample values and select the first and second maximum value circuits. A first minimum value extraction circuit that selects a smaller sample value extracted by the maximum value extraction circuit, a third maximum value extraction circuit, and a first maximum value extraction circuit.
And a second minimum value extraction circuit that selects a smaller sample value extracted by the minimum value extraction circuit of the above, and a median value extracted by the median value extraction circuit and the nth order of the input signal. Of the input signal or the n-th sample value of the input signal and the average value of the two sample values before and after it are set as the n-th sample value of the output signal, It is possible to speed up the median value extraction process and suppress impulse noise and sesame salty noise superimposed on the input signal while leaving the high frequency component. As a result, the calculation speed of the image processing system or the like can be increased, the high frequency characteristics can be improved, and the high performance can be promoted.
【図１】この発明が適用されたフィルタ演算回路の第１
の実施例を示す基本構成図である。FIG. 1 is a first filter operation circuit to which the present invention is applied.
It is a basic block diagram which shows the Example of.
【図２】図１のフィルタ演算回路の一実施例を示す信号
波形図である。FIG. 2 is a signal waveform diagram showing an embodiment of the filter calculation circuit of FIG.
【図３】図１のフィルタ演算回路に含まれる中央値抽出
回路の第１の実施例を示すブロック図である。3 is a block diagram showing a first embodiment of a median value extraction circuit included in the filter operation circuit of FIG. 1. FIG.
【図４】図３の中央値抽出回路の一実施例を示す真理値
図である。FIG. 4 is a truth diagram showing an embodiment of the median extraction circuit of FIG.
【図５】図１のフィルタ演算回路に含まれる中央値抽出
回路の第２の実施例を示すブロック図である。5 is a block diagram showing a second embodiment of the median value extraction circuit included in the filter calculation circuit of FIG. 1. FIG.
【図６】図５の中央値抽出回路の一実施例を示す真理値
図である。FIG. 6 is a truth diagram showing an embodiment of the median extraction circuit of FIG.
【図７】図３及び図５の中央値抽出回路に含まれる最大
値抽出回路の第１の実施例を示す回路ブロック図であ
る。7 is a circuit block diagram showing a first embodiment of a maximum value extraction circuit included in the median value extraction circuit of FIGS. 3 and 5. FIG.
【図８】図３及び図５の中央値抽出回路に含まれる最小
値抽出回路の第１の実施例を示す回路ブロック図であ
る。8 is a circuit block diagram showing a first embodiment of a minimum value extraction circuit included in the median value extraction circuit of FIGS. 3 and 5. FIG.
【図９】図３及び図５の中央値抽出回路に含まれる最大
値抽出回路の第２の実施例を示す回路ブロック図であ
る。9 is a circuit block diagram showing a second embodiment of the maximum value extraction circuit included in the median value extraction circuit of FIGS. 3 and 5. FIG.
【図１０】図３及び図５の中央値抽出回路に含まれる最
小値抽出回路の第２の実施例を示す回路ブロック図であ
る。10 is a circuit block diagram showing a second embodiment of the minimum value extraction circuit included in the median value extraction circuit of FIGS. 3 and 5. FIG.
【図１１】図１のフィルタ演算回路に含まれる中央値抽
出回路の第３の実施例を示すブロック図である。11 is a block diagram showing a third embodiment of the median value extraction circuit included in the filter calculation circuit of FIG. 1. FIG.
【図１２】図１１の中央値抽出回路の一実施例を示す真
理値図である。12 is a truth diagram showing an embodiment of the median extraction circuit of FIG. 11. FIG.
【図１３】この発明が適用されたフィルタ演算回路の第
２の実施例を示す基本構成図である。FIG. 13 is a basic configuration diagram showing a second embodiment of a filter arithmetic circuit to which the present invention is applied.
【図１４】この発明が適用されたフィルタ演算回路の第
３の実施例を示す基本構成図である。FIG. 14 is a basic configuration diagram showing a third embodiment of a filter arithmetic circuit to which the present invention is applied.
【図１５】平均値フィルタ方式又は中央値フィルタ方式
を採る従来のフィルタ演算回路の一例を示す信号波形図
である。FIG. 15 is a signal waveform diagram showing an example of a conventional filter arithmetic circuit adopting an average value filter method or a median filter method.
ＤＬ１〜ＤＬ２・・・遅延回路、ＭＥＤ・・・中央値抽
出回路、ＡＤＤ・・・信号加算回路。ＭＡＸ１〜ＭＡＸ
３・・・最大値抽出回路、ＭＩＮ１〜ＭＩＮ３・・・最
小値抽出回路。Ｔ１〜Ｔ２・・・ＮＰＮ型バイポーラト
ランジスタ、Ｔ３〜Ｔ４・・・ＰＮＰ型バイポーラトラ
ンジスタ、Ｒ１〜Ｒ２・・・抵抗。ＭＸＣＯＭ，ＭＮＣ
ＯＭ，ＭＥＣＯＭ１〜ＭＥＣＯＭ３，ＡＣＯＭ・・・信
号比較回路、ＭＸＳＬ，ＭＮＳＬ，ＭＥＳＬ・・・信号
選択回路、ＤＥＣ・・・デコーダ、ＡＶＥ・・・平均値
演算回路。DL1 to DL2 ... Delay circuit, MED ... Median value extraction circuit, ADD ... Signal addition circuit. MAX1 to MAX
3 ... Maximum value extraction circuit, MIN1 to MIN3 ... Minimum value extraction circuit. T1 to T2 ... NPN type bipolar transistor, T3 to T4 ... PNP type bipolar transistor, R1 to R2 ... Resistor. MXCOM, MNC
OM, MECOM1 to MECOM3, ACOM ... Signal comparison circuit, MXSL, MNSL, MESL ... Signal selection circuit, DEC ... Decoder, AVE ... Average value arithmetic circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 英幸 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hideyuki Aoki 5-22-1, Kamisuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Microcomputer System Co., Ltd.
Claims (10)
その前後所定数個のサンプル値の中から中央値を抽出
し、抽出された中央値と上記第ｎ次のサンプル値あるい
は上記第ｎ次のサンプル値ならびにその前後所定数個の
サンプル値の平均値とを加算した結果を出力信号の第ｎ
次のサンプル値とすることを特徴とするフィルタ演算方
式。1. A median value is extracted from the n-th sample value of an input signal and a predetermined number of sample values before and after the sample value, and the extracted median value and the n-th sample value or the n-th sample value. Of the output signal and the average value of a predetermined number of sample values before and after
A filter calculation method characterized by the following sample values.
１なる所定の係数ｋを乗じ入力信号の第ｎ次のサンプル
値又は上記平均値に係数１−ｋを乗じた後行われるもの
であることを特徴とする請求項１のフィルタ演算方式。2. In the addition processing, 0 ≦ k ≦ is applied to the median value.
2. The filter operation method according to claim 1, wherein the filtering operation is performed after multiplying a predetermined coefficient k of 1 by the coefficient of 1-k or the n-th sample value of the input signal or the average value.
分の分布状態に応じて設定されるものであることを特徴
とする請求項２のフィルタ演算方式。3. The filter calculation method according to claim 2, wherein the value of the coefficient k is set according to the distribution state of the frequency components of the input signal.
力信号の第ｎ次のサンプル値又は上記平均値との差分に
応じて設定されるものであることを特徴とする請求項２
又は請求項３のフィルタ演算方式。4. The value of the coefficient k is set according to a difference between the median value and the n-th sample value of the input signal or the average value.
Alternatively, the filter calculation method according to claim 3.
記入力信号の第ｎ次のサンプル値ならびにその前後所定
数個のサンプル値は、同一画像の同一行の隣接する所定
数の列にあり、又は同一画像の隣接する所定数の行の同
一列にあり、あるいは隣接する所定数の画像の同一行及
び列にある画素のそれぞれに対応するものであることを
特徴とする請求項１，請求項２，請求項３又は請求項４
のフィルタ演算方式。5. The input signal is an image signal, and the n-th sample value of the input signal and a predetermined number of sample values before and after it are stored in a predetermined number of adjacent columns of the same row of the same image. 7. A pixel which is present, or is in the same column of a predetermined number of adjacent rows of the same image, or corresponds to each pixel in the same row and column of a predetermined number of adjacent images. Claim 2, Claim 3 or Claim 4
Filter calculation method.
中から順に大きなｐ／２個を選択しこれらのサンプル値
の中から最小の１個を選択して中央値とし、あるいはｐ
−１個からなる奇数個のサンプル値の中から順に小さな
ｐ／２個を選択しこれらのサンプル値の中から最大の１
個を選択して中央値とする中央値抽出回路を具備するこ
とを特徴とするフィルタ演算回路。6. A p / 2 large p / 2 sample value is sequentially selected from the p−1 odd sample values, and the smallest one is selected from these sample values as a median value, or p
The smallest p / 2 is selected in order from the odd-numbered sample values of -1 and the maximum 1 is selected from these sample values.
A filter operation circuit comprising a median value extraction circuit for selecting a plurality of median values to obtain a median value.
回路は、３個のサンプル値の中からそれぞれ異なる２個
を組み合わせて比較し大きい方を選択する第１ないし第
３の最大値抽出回路と、上記第１及び第２の最大値抽出
回路によって選択されたサンプル値の中から小さい方を
選択する第１の最小値抽出回路と、上記第３の最大値値
抽出回路及び第１の最小値抽出回路によって選択された
サンプル値の中から大きい方を選択し上記中央値とする
第２の最小値抽出回路とを含むものであることを特徴と
する請求項６のフィルタ演算回路。7. The p is 4, and the median value extraction circuit combines the two different sample values out of the three sample values and compares them, and selects the larger one from the first to third maximum values. A value extraction circuit, a first minimum value extraction circuit that selects a smaller one of the sample values selected by the first and second maximum value extraction circuits, a third maximum value value extraction circuit, and 7. The filter operation circuit according to claim 6, further comprising a second minimum value extraction circuit that selects the larger one of the sample values selected by the minimum value extraction circuit 1 and sets it as the median value.
第ｎ次のサンプル値ならびにその前後２個のサンプル値
の中から中央値を抽出するためのものであって、上記フ
ィルタ演算回路は、上記中央値抽出回路によって抽出さ
れた中央値と第ｎ次のサンプル値あるいは第ｎ次のサン
プル値ならびにその前後２個のサンプル値の平均値とを
加算した結果を出力信号の第ｎ次のサンプル値とするも
のであることを特徴とする請求項６又は請求項７のフィ
ルタ演算回路。8. The median value extracting circuit is for extracting a median value from the nth-order sample value of the input signal and two sample values before and after the sample value, and the filter arithmetic circuit comprises: , The median value extracted by the median value extraction circuit is added to the n-th sample value or the n-th sample value and the average value of two sample values before and after the sample value, The filter arithmetic circuit according to claim 6 or 7, which is a sample value.
１なる所定の係数ｋを乗じ上記入力信号の第ｎ次のサン
プル値又は上記平均値に係数１−ｋを乗じた後行われる
ものであることを特徴とする請求項８のフィルタ演算回
路。9. In the addition process, 0 ≦ k ≦ is applied to the median value.
9. The filter arithmetic circuit according to claim 8, which is performed after multiplying a predetermined coefficient k of 1 by the coefficient of 1-k or the n-th sample value or the average value of the input signal.
上記入力信号の第ｎ次のサンプル値ならびにその前後２
個のサンプル値は、同一画像の同一行の隣接する三つの
列にあり、又は同一画像の隣接する三つの行の同一列に
あり、あるいは隣接する三つの画像の同一行及び列にあ
る画素のそれぞれに対応するものであることを特徴とす
る請求項８又は請求項９のフィルタ演算回路。10. The input signal is an image signal,
The n-th sample value of the input signal and before and after it 2
Sample values are in three adjacent columns of the same image in the same row, or in the same column of three adjacent rows of the same image, or in the same row and column of three adjacent images. The filter arithmetic circuit according to claim 8 or 9, which corresponds to each of them.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327492A JPH05251998A (en) | 1992-03-05 | 1992-03-05 | Filter arithmetic operation system and filter arithmetic operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327492A JPH05251998A (en) | 1992-03-05 | 1992-03-05 | Filter arithmetic operation system and filter arithmetic operation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251998A true JPH05251998A (en) | 1993-09-28 |
Family
ID=13797782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327492A Withdrawn JPH05251998A (en) | 1992-03-05 | 1992-03-05 | Filter arithmetic operation system and filter arithmetic operation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251998A (en) |
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- 1992-03-05 JP JP8327492A patent/JPH05251998A/en not_active Withdrawn
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