JP2611041B2 - Video camera - Google Patents

Description

【発明の詳細な説明】 この発明は、ビデオカメラ、例えばディジタルビデオ
カメラに関する。The present invention relates to a video camera, for example, a digital video camera.

従来のビデオカメラのオートアイリス調整は、第１図
に示す構成によって行われていた。同図において、１は
例えばCCDからなる撮像素子、２がアイリス装置であ
り、撮像素子１からの出力がアンプ３及びAGC回路４を
介して出力端子５に導かれる。アイリス装置２は、モー
タなどによって構成され、アイリスコントロール信号に
応じたアイリスが自動的に設定されるようになされてい
る。これと共に、AGC回路４の出力がゲート回路６を介
してピーク検波回路７に供給され、このピーク検波回路
７の出力によってアイリス装置２とAGC回路４とが制御
される。ゲート回路６に対してゲートパルス発生器８か
ら第２図に示すように、１フィールド（1V）期間の1/3
程度のゲートオフの期間を生じさせるゲートパルスが供
給される。The automatic iris adjustment of the conventional video camera has been performed by the configuration shown in FIG. In FIG. 1, reference numeral 1 denotes an image sensor formed of, for example, a CCD, and reference numeral 2 denotes an iris device. An output from the image sensor 1 is guided to an output terminal 5 via an amplifier 3 and an AGC circuit 4. The iris device 2 is configured by a motor or the like, and an iris according to an iris control signal is automatically set. At the same time, the output of the AGC circuit 4 is supplied to the peak detection circuit 7 via the gate circuit 6, and the output of the peak detection circuit 7 controls the iris device 2 and the AGC circuit 4. As shown in FIG. 2, the gate circuit 6 outputs one-third of one field (1 V) to the gate circuit 6.
A gate pulse is provided which causes a period of gate off.

上述のアイリスコントロールと同様のことは、ディジ
タルビデオカメラに対しても適用でき、第２図に示すゲ
ートパルスに相当するデータとカメラ出力とを乗算し、
その出力のピーク値或いは平均値を求め、これによって
アイリス装置をコントロールすれば良い。しかし、その
ためには、１画面分のデータを加算する必要があり、そ
の加算結果のビット数が多くなり、ハードウエアが大規
模になる欠点がある。また、マイコンで処理できれば、
回路規模を小さくできるが、マイコンのデータ処理のス
ピードがビデオデータの伝送レートに比べて遅いので、
上述のようなゲート及びピーク検出（又は平均値検出）
の処理は不可能である。The same thing as the iris control described above can be applied to a digital video camera, and multiplies the data corresponding to the gate pulse shown in FIG. 2 by the camera output.
The peak value or average value of the output is obtained, and the iris device may be controlled based on the peak value or the average value. However, for that purpose, it is necessary to add the data for one screen, and the number of bits of the addition result increases, resulting in a disadvantage that the hardware becomes large-scale. Also, if it can be processed by the microcomputer,
Although the circuit scale can be reduced, the data processing speed of the microcomputer is slower than the video data transmission rate.
Gate and peak detection (or average detection) as described above
Is not possible.

この発明は、ディジタルビデオカメラの出力をマイコ
ンのような小規模なハードウエアで処理することによっ
てアイリスコントロールや、ゲインコントロールのため
の制御信号を発生することができるようにしたものであ
る。According to the present invention, control signals for iris control and gain control can be generated by processing the output of a digital video camera with small-scale hardware such as a microcomputer.

以下、この発明の一実施例について説明する。この例
では、第３図に示すように、撮像される２次元画像を9A
〜9Iの９個のブロックに分割し、この各ブロック毎に含
まれるビデオ最大値を検出し、このブロック毎のデータ
をマイコンに送って処理している。Hereinafter, an embodiment of the present invention will be described. In this example, as shown in FIG.
The block is divided into nine blocks of ~ 9I, the maximum video value included in each block is detected, and the data of each block is sent to the microcomputer for processing.

第４図は、この発明の一実施例の構成を示し、撮像素
子１の出力はA/Dコンバータ10によって、例えば１サン
プル８ビットのビデオデータに変換され、比較器11に供
給される。この比較器11は、二つの入力データの中でよ
り大きいデータを選択的に出力するものである。この比
較器11の出力が１サンプル分の遅延量の遅延回路12と水
平方向の分割数と等しい個数のレジスタ13A,13B,13Cと
に供給される。この遅延回路12の出力が比較器11に供給
されると共に、レジスタ13A,13B,13Cの出力がゲート14
A,14B,14Cを介して比較器11及びラッチ15に供給され
る。このレジスタ13Aは、ブロック9A,9D,9Gの夫々の中
に含まれるデータの最大値データを発生するためのもの
で、レジスタ13Bは、ブロック9B,9E,9Hに関連するもの
で、レジスタ13Cは、ブロック9C,9F,9Iに関連するもの
である。また、16はデコーダを示し、水平方向のカウン
タ17と垂直方向のカウンタ18との各出力が供給される。
そして、デコーダ16から、遅延回路12に対するクリアパ
ルス、レジスタ13A,13B,13Cに対する制御パルス、ゲー
ト14A,14B,14Cに対するゲートパルス、ラッチ15に対す
るラッチパルスが発生する。FIG. 4 shows the configuration of an embodiment of the present invention. The output of the image pickup device 1 is converted into, for example, 8-bit video data of one sample by an A / D converter 10 and supplied to a comparator 11. The comparator 11 selectively outputs larger data among two input data. The output of the comparator 11 is supplied to the delay circuit 12 having a delay amount of one sample and the registers 13A, 13B and 13C having the same number as the number of divisions in the horizontal direction. The output of the delay circuit 12 is supplied to the comparator 11, and the outputs of the registers 13A, 13B, 13C are connected to the gate 14
The signals are supplied to the comparator 11 and the latch 15 via A, 14B and 14C. This register 13A is for generating the maximum value data of the data included in each of the blocks 9A, 9D, 9G, the register 13B is related to the blocks 9B, 9E, 9H, and the register 13C is , Blocks 9C, 9F and 9I. Reference numeral 16 denotes a decoder to which respective outputs of a horizontal counter 17 and a vertical counter 18 are supplied.
Then, the decoder 16 generates a clear pulse for the delay circuit 12, a control pulse for the registers 13A, 13B, 13C, a gate pulse for the gates 14A, 14B, 14C, and a latch pulse for the latch 15.

ラッチ15から得られる各ブロック毎の最大値データが
マイコン19に供給され、所定のプログラムに従ったデー
タ処理が行われる。ブロック9A〜9Iの各々の最大値デー
タをDa〜Diとすると、マイコン19では、これらの平均値
データに対して係数K₁〜K₉を乗じて加算することでアイ
リスコントロール信号を発生する。つまり、（K₁Da＋K₂
Db＋K₃Dc＋……＋K₉Di）の演算処理を行う。ここで係数
K₁,K₂,K₃を０とすれば、画面の上部の1/3のデータが無
関係とされる。また、中央のブロック9Eと対応する係数
K₅のみを１とし、その他の係数を全て０とすれば、中央
測光を行うことになる。どのような処理をマイコン19が
行うかは、プログラムにより定まる。これと共に、マイ
コン19は、AGC回路４に対するAGCコントロール信号を上
述のアイリスコントロール信号と同様に形成する。この
マイコン19から発生した二つのコントロール信号がアイ
リス装置２及びAGC回路４に供給され、アイリスコント
ロール信号のレベに応じたアイリスの値に調整され、ま
た、AGCコントロール信号のレベルに応じてAGC回路４の
利得が調整される。The maximum value data for each block obtained from the latch 15 is supplied to the microcomputer 19, and data processing is performed according to a predetermined program. When the maximum value data of each block 9A~9I and Da to Di, the microcomputer 19 generates the iris control signal by adding multiplied by the coefficient K ₁ ~K ₉ for these average value data. In other words, (K ₁ Da + K ₂
Db + K ₃ Dc + ... + K ₉ Di) is calculated. Where the coefficient
If K ₁ , K ₂ , and K ₃ are set to 0, the upper third of the screen is irrelevant. Also, the coefficient corresponding to the central block 9E
K ₅ only as a 1, if all the other coefficients 0, will perform central photometry. What processing is performed by the microcomputer 19 is determined by a program. At the same time, the microcomputer 19 forms an AGC control signal for the AGC circuit 4 in the same manner as the iris control signal described above. The two control signals generated from the microcomputer 19 are supplied to the iris device 2 and the AGC circuit 4 and adjusted to an iris value corresponding to the level of the iris control signal, and the AGC circuit 4 is controlled according to the level of the AGC control signal. Is adjusted.

上述のブロック毎の最大値データの形成について詳述
する。A/Dコンバータ10から、水平走査に従って第１ラ
イン，第２ライン……と順次ビデオデータが現れると、
比較器11によってより大きなデータの検出が行なわれ
る。そして、ブロック9Aの第１ラインのデータ中の最大
値がレジスタ13Aにセットされ、次に遅延回路12がクリ
アされてから、同様の動作によってブロック9Bの第１ラ
インのデータ中の最大値がレジスタ13Bにセットされ、
更にブロック9Cの第１ラインのデータ中の最大値がレジ
スタ13Cにセットされる。第２ラインのデータか発生す
る場合、ゲート14Aがオンにされ、レジスタ13Aに貯えら
れているデータが比較器11に供給され、ブロック9Aの中
の第１ラインの最大値データに対して第２ラインのデー
タが更に比較される。他のブロック9B,9Cにおける動作
も同様であって、この動作が繰り返されることによっ
て、所定のタイミングにおいて、遅延回路12の出力にブ
ロック9Aの全てのデータ中の最大値が現れ、これがラッ
チ15に取り込まれ、マイコン19に送出される。また、ブ
ロック9B,9Cの夫々の全てのデータ中の最大値も、遅延
回路12の出力に所定のタイミングで発生することにな
り、ラッチ15を介してマイコン19に送られる。以上のブ
ロック9A,9B,9Cに関する動作が終了すると、これと同様
の動作がブロック9D,9E,9Fに関して行われ、その次にブ
ロック9G,9H,9Iに関して同様の動作がなされる。The formation of the maximum value data for each block will be described in detail. When video data sequentially appears from the A / D converter 10 in the first line, the second line,...
The comparator 11 detects larger data. Then, the maximum value in the data of the first line of the block 9A is set in the register 13A, and then the delay circuit 12 is cleared. Set to 13B,
Further, the maximum value in the data of the first line of the block 9C is set in the register 13C. If the second line of data occurs, the gate 14A is turned on and the data stored in the register 13A is supplied to the comparator 11 so that the second value is applied to the maximum value data of the first line in the block 9A. The line data is further compared. The operation in the other blocks 9B and 9C is the same, and by repeating this operation, at a predetermined timing, the maximum value of all the data of the block 9A appears at the output of the delay circuit 12, and this is output to the latch 15. It is captured and sent to the microcomputer 19. The maximum value in all the data of the blocks 9B and 9C is also generated at a predetermined timing at the output of the delay circuit 12, and is sent to the microcomputer 19 via the latch 15. When the above-described operations regarding the blocks 9A, 9B, and 9C are completed, the same operation is performed on the blocks 9D, 9E, and 9F, and then the same operation is performed on the blocks 9G, 9H, and 9I.

上述のように、この発明では、画面を複数ブロックに
分割し、各ブロック単位の最大値を形成し、これをマイ
コン等により演算するので、データレートが下がり、ハ
ードウエアが簡単になると共に、マイコンを用いて処理
することが可能となる。As described above, in the present invention, the screen is divided into a plurality of blocks, the maximum value is formed for each block, and this is calculated by a microcomputer or the like. Therefore, the data rate is reduced, the hardware is simplified, and the microcomputer is simplified. Can be processed using

【図面の簡単な説明】[Brief description of the drawings]

第１図は従来のビデオカメラの説明に用いるブロック
図、第２図はそのゲートパルスの波形図、第３図はこの
発明の一実施例の画面分割を示す略線図、第４図はこの
発明の一実施例のブロック図である。 １……撮像素子、２……アイリス装置、9A〜9I……ブロ
ック、11……加算器、13A,13B,13C……レジスタ、19…
…マイコン。FIG. 1 is a block diagram used to explain a conventional video camera, FIG. 2 is a waveform diagram of the gate pulse, FIG. 3 is a schematic diagram showing a screen division according to an embodiment of the present invention, and FIG. It is a block diagram of one embodiment of the present invention. DESCRIPTION OF SYMBOLS 1 ... Image sensor, 2 ... Iris device, 9A-9I ... Block, 11 ... Adder, 13A, 13B, 13C ... Register, 19 ...
... microcomputer.

フロントページの続き (56)参考文献 特開 昭56−51728（ＪＰ，Ａ) 特開 昭51−131211（ＪＰ，Ａ) 実開 昭55−102261（ＪＰ，Ｕ)Continuation of front page (56) References JP-A-56-51728 (JP, A) JP-A-51-131211 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】撮像素子からの撮像信号をA/D変換して得
られたディジタルビデオ信号を、水平方向のカウンタ及
び垂直方向のカウンタからの出力信号に基づいて、時系
列的に複数のブロックに分割するためのタイミングパル
スを発生するタイミング制御手段と、 記憶手段と比較器とを備え、上記タイミング制御手段か
らのタイミングパルスに応じて、各ブロックに対応する
夫々のエリアにおいて、上記ディジタルビデオ信号の水
平方向及び垂直方向のディジタルデータの中で最大のデ
ィジタルデータを夫々検出する検出手段と、 上記検出手段によって各ブロック毎に検出されたディジ
タルデータに対して夫々所望の係数を乗算し、乗算後の
ディジタルデータに基づいて、制御データを生成するた
めのマイクロコンピュータと、 上記マイクロコンピュータによって生成された制御デー
タに基づいて、アイリスを制御するアイリス制御手段と
を備えたことを特徴とするビデオカメラ。A digital video signal obtained by A / D-converting an image signal from an image sensor is converted into a plurality of blocks in time series based on output signals from a horizontal counter and a vertical counter. A timing control unit for generating a timing pulse for dividing the digital video signal into a digital video signal in each area corresponding to each block according to the timing pulse from the timing control unit. Detecting means for detecting the largest digital data among the digital data in the horizontal and vertical directions respectively, and multiplying the digital data detected for each block by the detecting means by a desired coefficient, respectively. A microcomputer for generating control data based on the digital data of Based on the control data generated by the computer, a video camera, characterized in that a iris control means for controlling the iris. 【請求項２】撮像素子からの撮像信号をA/D変換して得
られたディジタルビデオ信号を、水平方向のカウンタ及
び垂直方向のカウンタからの出力信号に基づいて、時系
列的に複数のブロックに分割するためのタイミングパル
スを発生するタイミング制御手段と、 記憶手段と比較器とを備え、上記タイミング制御手段か
らのタイミングパルスに応じて、各ブロックに対応する
夫々のエリアにおいて、上記ディジタルビデオ信号の水
平方向及び垂直方向のディジタルデータの中で最大のデ
ィジタルデータを夫々検出する検出手段と、 上記検出手段によって各ブロック毎に検出されたディジ
タルデータに基づいて、制御データを生成するためのマ
イクロコンピュータと、 上記マイクロコンピュータによって生成された制御デー
タに基づいて、上記撮像素子の出力信号のレベルを制御
するための制御手段とを備えたことを特徴とするビデオ
カメラ。2. A digital video signal obtained by A / D-converting an image signal from an image sensor is converted into a plurality of blocks in a time series based on output signals from a horizontal counter and a vertical counter. A timing control unit for generating a timing pulse for dividing the digital video signal into a digital video signal in each area corresponding to each block according to the timing pulse from the timing control unit. Detecting means for respectively detecting the largest digital data among the digital data in the horizontal and vertical directions, and a microcomputer for generating control data based on the digital data detected for each block by the detecting means. Based on the control data generated by the microcomputer, Video camera, characterized in that a control means for controlling the level of the output signal of the element.