JP2786028B2 - 誤書き込み防止回路 - Google Patents
誤書き込み防止回路Info
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Description
【０００１】
【産業上の利用分野】本発明は誤書き込み防止回路に関
し、特に不揮発性半導体記憶装置例えば紫外線消去型Ｅ
Ｐ−ＲＯＭの誤書き込み防止回路に関する。
し、特に不揮発性半導体記憶装置例えば紫外線消去型Ｅ
Ｐ−ＲＯＭの誤書き込み防止回路に関する。
【０００２】
【従来の技術】従来の紫外線消去型ＥＰ−ＲＯＭを、図
３に示す。図４は図３の従来の紫外線消去型ＥＰ−ＲＯ
Ｍにおけるプログラム時の動作波形図である。
３に示す。図４は図３の従来の紫外線消去型ＥＰ−ＲＯ
Ｍにおけるプログラム時の動作波形図である。
【０００３】この紫外線消去型ＥＰ−ＲＯＭは、図３に
示すように、半導体記憶部（以下、メモリセルと称す）
１，２，３，４と、メモリセル１と２又はメモリセル３
と４のどちらかを選択するデコーダ回路９，１０と、プ
ログラム時に選択されたメモリセルのゲートへ高電圧を
発生し印加する回路（以下、チャージポンプと称す）１
１，１２と、チャージポンプ１１，１２の電源として使
用するＶpp端子との接続を電気的に行なうＰチャネルト
ランジスタ即ちスイッチ７，８と、プログラム時に選択
されたメモリセルのゲート（以下ワード線と称す）の高
電圧がデコーダ９，１０へ印加されないように高電圧を
カットするＮチャネルディプレッショントランジスタ
５，６を有する。
示すように、半導体記憶部（以下、メモリセルと称す）
１，２，３，４と、メモリセル１と２又はメモリセル３
と４のどちらかを選択するデコーダ回路９，１０と、プ
ログラム時に選択されたメモリセルのゲートへ高電圧を
発生し印加する回路（以下、チャージポンプと称す）１
１，１２と、チャージポンプ１１，１２の電源として使
用するＶpp端子との接続を電気的に行なうＰチャネルト
ランジスタ即ちスイッチ７，８と、プログラム時に選択
されたメモリセルのゲート（以下ワード線と称す）の高
電圧がデコーダ９，１０へ印加されないように高電圧を
カットするＮチャネルディプレッショントランジスタ
５，６を有する。
【０００４】又、プログラム時、メモリセルのドレイン
（以下データ線と称す）へ書き込みデータによっ高電圧
を印加するか、高電圧を印加しないかを制御する回路
（以下書き込み回路１３，１４と称す）を有する。この
書き込み回路１３，１４は外部信号ＰＧＭで制御され
る。
（以下データ線と称す）へ書き込みデータによっ高電圧
を印加するか、高電圧を印加しないかを制御する回路
（以下書き込み回路１３，１４と称す）を有する。この
書き込み回路１３，１４は外部信号ＰＧＭで制御され
る。
【０００５】又、メモリセル２のプログラム終了後、メ
モリセル１へのプログラムが始められるまでの間に誤書
き込み防止回路４１が働く。この誤書き込み防止回路４
１は外部信号ＰＧＭを入力とするインバータ１６と、こ
のインバータ１６の出力信号を遅らせる抵抗２０と容量
２１とが接続され、抵抗２０と容量２１で遅れた信号は
インバータ１７へ入力される。インバータ１７の出力信
号はＮＡＮＤゲート１８の一方へ入力され、ＮＡＮＤゲ
ート１８の他方は外部信号ＰＧＭが入力される。
モリセル１へのプログラムが始められるまでの間に誤書
き込み防止回路４１が働く。この誤書き込み防止回路４
１は外部信号ＰＧＭを入力とするインバータ１６と、こ
のインバータ１６の出力信号を遅らせる抵抗２０と容量
２１とが接続され、抵抗２０と容量２１で遅れた信号は
インバータ１７へ入力される。インバータ１７の出力信
号はＮＡＮＤゲート１８の一方へ入力され、ＮＡＮＤゲ
ート１８の他方は外部信号ＰＧＭが入力される。
【０００６】インバータ１８の出力信号はインバータ１
９へ入力され、インバータ１９の出力信号は、高電圧カ
ット用のトランジスタ５，６のゲートへ入力されると同
時に、電圧のレベルを変換するレベルシフタ１５へ入力
される。レベルシフタ１５の出力信号はスイッチ用トラ
ンジスタ７，８のゲートへ入力される構成を有してい
る。
９へ入力され、インバータ１９の出力信号は、高電圧カ
ット用のトランジスタ５，６のゲートへ入力されると同
時に、電圧のレベルを変換するレベルシフタ１５へ入力
される。レベルシフタ１５の出力信号はスイッチ用トラ
ンジスタ７，８のゲートへ入力される構成を有してい
る。
【０００７】図４のプログラム時の動作波形図を参照
し、図３の従来の紫外線消去型ＥＰ−ＲＯＭの説明をす
る。
し、図３の従来の紫外線消去型ＥＰ−ＲＯＭの説明をす
る。
【０００８】デコーダ１０が選択され（ｔ０の時）、電
源電圧レベル（以下Ｖccレベルと称す）がＮチャネルデ
ィプレッショントランジスタ６のソースへ印加される。
この時、Ｎチャネルディプレッショントランジスタ６の
ゲートレベルはＶccレベルであり、ワード線ＣはＶccレ
ベルとなる。
源電圧レベル（以下Ｖccレベルと称す）がＮチャネルデ
ィプレッショントランジスタ６のソースへ印加される。
この時、Ｎチャネルディプレッショントランジスタ６の
ゲートレベルはＶccレベルであり、ワード線ＣはＶccレ
ベルとなる。
【０００９】次にｔ１の時、外部信号ＰＧＭが接地レベ
ル（ＧＮＤレベルと称す）となり、接続点ＥもＧＮＤレ
ベルとなる。
ル（ＧＮＤレベルと称す）となり、接続点ＥもＧＮＤレ
ベルとなる。
【００１０】接続点ＥがＧＮＤレベルになることによ
り、Ｎチャネルディプレッショントランジスタ６のゲー
ト及びレベルシフタ１５の出力がＧＮＤレベルとなる。
レベルシフタ１５の出力がＧＮＤレベルとなることによ
り、Ｐチャネルトランジスタ８がＯＮとなり、チャージ
ポンプ１２が動作を始め、ワード線Ｃは高電圧となる。
この時、書き込み回路１３が動作を始め、データ線Ａへ
高電圧（約８Ｖ前後）を印加するためのデータが外部か
ら入力された場合、メモリセル２へ外部からのデータ情
報が書き込まれる（メモリセル２の閾値レベルが８〜９
Ｖになる）。
り、Ｎチャネルディプレッショントランジスタ６のゲー
ト及びレベルシフタ１５の出力がＧＮＤレベルとなる。
レベルシフタ１５の出力がＧＮＤレベルとなることによ
り、Ｐチャネルトランジスタ８がＯＮとなり、チャージ
ポンプ１２が動作を始め、ワード線Ｃは高電圧となる。
この時、書き込み回路１３が動作を始め、データ線Ａへ
高電圧（約８Ｖ前後）を印加するためのデータが外部か
ら入力された場合、メモリセル２へ外部からのデータ情
報が書き込まれる（メモリセル２の閾値レベルが８〜９
Ｖになる）。
【００１１】外部信号ＰＧＭがＶccレベルとなりプログ
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時抵抗２０と容量２１のディレイ回路のため接続点Ｅ
は、ＧＮＤレベルの状態であり、ワード線Ｃはｔ１〜ｔ
２と同じ状態で高電位が保持され、メモリセル２はＯＮ
状態であるため、データ線Ａはメモリセル２によってデ
ィスチャージされる。
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時抵抗２０と容量２１のディレイ回路のため接続点Ｅ
は、ＧＮＤレベルの状態であり、ワード線Ｃはｔ１〜ｔ
２と同じ状態で高電位が保持され、メモリセル２はＯＮ
状態であるため、データ線Ａはメモリセル２によってデ
ィスチャージされる。
【００１２】外部信号ＰＧＭがＶccレベルとなった後、
抵抗２０と容量２１とによるディレイ回路のディレイ値
分、接続点Ｄが遅れてＶccレベルとなる（ｔ３の時）。
抵抗２０と容量２１とによるディレイ回路のディレイ値
分、接続点Ｄが遅れてＶccレベルとなる（ｔ３の時）。
【００１３】接続点ＤがＶccレベルとなると、接続点Ｅ
もＶccレベルとなる。接続点ＥがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。ワード線ＣがＶccレベルとなることにより、メモ
リセル２がＯＦＦとなり、データ線Ａのディスチャージ
を止める。
もＶccレベルとなる。接続点ＥがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。ワード線ＣがＶccレベルとなることにより、メモ
リセル２がＯＦＦとなり、データ線Ａのディスチャージ
を止める。
【００１４】この時、抵抗２０と容量２１のディレイ回
路のディレイ値が小さい場合、データ線Ａの電荷は、メ
モリセル２によるディスチャージが充分行なえない。そ
のため、データ線Ａが高電位の状態（約７〜８Ｖ）（ｔ
３〜ｔ４の間）で保持され、次のアドレスが入力されデ
コーダ９が選択された場合、前記で説明した動作と同じ
タイミングでメモリセル１が選択される（ｔ４の時）。
路のディレイ値が小さい場合、データ線Ａの電荷は、メ
モリセル２によるディスチャージが充分行なえない。そ
のため、データ線Ａが高電位の状態（約７〜８Ｖ）（ｔ
３〜ｔ４の間）で保持され、次のアドレスが入力されデ
コーダ９が選択された場合、前記で説明した動作と同じ
タイミングでメモリセル１が選択される（ｔ４の時）。
【００１５】この時、ワード線Ｂは電源電圧が印加され
ているので、メモリセル１がＯＮ状態となり、データ線
Ａの電荷がメモリセル１によってディスチャージされ
る。しかし、メモリセル１のゲートレベルはＶccレベル
なので電流を流せる能力が小さく、データ線Ａの電荷は
充分にディスチャージされない（データ線Ａは高電位の
状態がつづく）。この状態で、外部信号ＰＧＭがＧＮＤ
レベルとなり（ｔ５の時）、ワード線Ｂが上記で説明し
た動作と同じタイミングで高電位となる。
ているので、メモリセル１がＯＮ状態となり、データ線
Ａの電荷がメモリセル１によってディスチャージされ
る。しかし、メモリセル１のゲートレベルはＶccレベル
なので電流を流せる能力が小さく、データ線Ａの電荷は
充分にディスチャージされない（データ線Ａは高電位の
状態がつづく）。この状態で、外部信号ＰＧＭがＧＮＤ
レベルとなり（ｔ５の時）、ワード線Ｂが上記で説明し
た動作と同じタイミングで高電位となる。
【００１６】この時、メモリセル１のゲート（ワード線
Ｂ）及びドレイン（データ線Ａ）のレベルは高電位の状
態なので、書き込み回路１３に入力されるデータにかか
わらず、メモリセル１への書き込みが行なわれる。
Ｂ）及びドレイン（データ線Ａ）のレベルは高電位の状
態なので、書き込み回路１３に入力されるデータにかか
わらず、メモリセル１への書き込みが行なわれる。
【００１７】
【発明が解決しようとする課題】この図３の従来の紫外
線消去型ＥＰ−ＲＯＭの誤書き込み防止回路４１はプロ
グラム終了後（外部信号ＰＧＭがＶccレベルとたった
時）、ワード線を高電圧の状態で保持するため、抵抗２
０と容量２１とのディレイ回路を使用しているが、抵抗
２０と容量２１との抵抗値，容量値が拡散時小さくなっ
た時、又は電源電圧を高くした時、抵抗２０と容量２１
とのディレイ回路のディレイ値が小さくなる。
線消去型ＥＰ−ＲＯＭの誤書き込み防止回路４１はプロ
グラム終了後（外部信号ＰＧＭがＶccレベルとたった
時）、ワード線を高電圧の状態で保持するため、抵抗２
０と容量２１とのディレイ回路を使用しているが、抵抗
２０と容量２１との抵抗値，容量値が拡散時小さくなっ
た時、又は電源電圧を高くした時、抵抗２０と容量２１
とのディレイ回路のディレイ値が小さくなる。
【００１８】ディレイ値が小さくなった場合、プログラ
ム終了後、ワード線を高電圧の状態で保持する時間が短
かくなり、書き込み終了後のデータ線のディスチャージ
が充分行なえない。ディスチャージが充分行なえなかっ
たデータ線に接続するデータ情報を書き込んでいないメ
モリセルが次のアドレスで選択され、ワード線が高電位
になった時、データ情報を書き込んでいないメモリセル
のデータ線が高電位及びワード線が高電位と書き込みの
条件が整い、書き込みを行なわないデータが外部から入
力されたにもかかわらず、書き込まれてしまい、誤書き
込みが発生するという問題点がある。
ム終了後、ワード線を高電圧の状態で保持する時間が短
かくなり、書き込み終了後のデータ線のディスチャージ
が充分行なえない。ディスチャージが充分行なえなかっ
たデータ線に接続するデータ情報を書き込んでいないメ
モリセルが次のアドレスで選択され、ワード線が高電位
になった時、データ情報を書き込んでいないメモリセル
のデータ線が高電位及びワード線が高電位と書き込みの
条件が整い、書き込みを行なわないデータが外部から入
力されたにもかかわらず、書き込まれてしまい、誤書き
込みが発生するという問題点がある。
【００１９】本発明の目的は、このような問題点を解決
し、誤書き込みが発生しないようにした誤書き込み防止
回路を提供することにある。
し、誤書き込みが発生しないようにした誤書き込み防止
回路を提供することにある。
【００２０】
【課題を解決するための手段】そのため、本発明は、プ
ログラム時書き込みを示す外部信号に同期して、アドレ
ス選択されたメモリセルのゲートが接続されたワード線
に高電圧を印加および放電する制御を行い、次アドレス
選択のメモリセルの誤書き込みをプログラム時に防止す
る誤書き込み防止回路において、メモリセルのドレイン
を接続しアドレス選択されるデータ線を全て入力接続し
これらデータ線のうちアドレス選択されたデータ線にプ
ログラム時書き込みデータに対応して印加された高電圧
が基準電圧以下に放電されたことを感知しその感知信号
を出力する差動増幅器と、前記誤書き込みをプログラム
時に防止する前記データ線の放電レベルを前記基準電圧
として生成する基準電圧生成回路と、前記外部信号に対
応して前記ワード線に高電圧を印加しこの高電圧をプロ
グラム後に前記感知信号に対応して放電する制御を行う
制御信号を出力する論理回路とを備えている。
ログラム時書き込みを示す外部信号に同期して、アドレ
ス選択されたメモリセルのゲートが接続されたワード線
に高電圧を印加および放電する制御を行い、次アドレス
選択のメモリセルの誤書き込みをプログラム時に防止す
る誤書き込み防止回路において、メモリセルのドレイン
を接続しアドレス選択されるデータ線を全て入力接続し
これらデータ線のうちアドレス選択されたデータ線にプ
ログラム時書き込みデータに対応して印加された高電圧
が基準電圧以下に放電されたことを感知しその感知信号
を出力する差動増幅器と、前記誤書き込みをプログラム
時に防止する前記データ線の放電レベルを前記基準電圧
として生成する基準電圧生成回路と、前記外部信号に対
応して前記ワード線に高電圧を印加しこの高電圧をプロ
グラム後に前記感知信号に対応して放電する制御を行う
制御信号を出力する論理回路とを備えている。
【００２１】
【実施例】図１は本発明の一実施例の誤書き込み防止回
路を含むメモリの回路図、図２は図１の各部の動作を示
す波形図である。
路を含むメモリの回路図、図２は図１の各部の動作を示
す波形図である。
【００２２】図１，図２において、本実施例は、図３の
従来例の誤書き込み防止回路４１と異なり、誤書き込み
防止回路４０のように、電源電圧とＧＮＤレベルとの間
に抵抗２７，２８を直列に接続し、抵抗２７と抵抗２８
の接続点ＩをＮチャネルトランジスタ２６のゲートへ入
力とする。
従来例の誤書き込み防止回路４１と異なり、誤書き込み
防止回路４０のように、電源電圧とＧＮＤレベルとの間
に抵抗２７，２８を直列に接続し、抵抗２７と抵抗２８
の接続点ＩをＮチャネルトランジスタ２６のゲートへ入
力とする。
【００２３】又、ソースをＶccレベルへ接続し、ゲート
とドレインをＮチャネルトランジスタ２６のドレインへ
接続するＰチャネルトランジスタ２５とＰチャネルトラ
ンジスタ２４は、カレントミラー構成とし、Ｐチャネル
トランジスタ２５及びＰチャネルトランジスタ２４の２
つのトランジスタの大きさは同じ大きさとする。
とドレインをＮチャネルトランジスタ２６のドレインへ
接続するＰチャネルトランジスタ２５とＰチャネルトラ
ンジスタ２４は、カレントミラー構成とし、Ｐチャネル
トランジスタ２５及びＰチャネルトランジスタ２４の２
つのトランジスタの大きさは同じ大きさとする。
【００２４】又、ソースをＧＮＤレベルへ接続し、ゲー
トをデータ線へ接続し、さらにドレインをＰチャネル２
４のドレインへ接続するＮチャネルトランジスタ２２，
２３と、Ｎチャネルトランジスタ２６は、同じトランジ
スタのサイズとする。
トをデータ線へ接続し、さらにドレインをＰチャネル２
４のドレインへ接続するＮチャネルトランジスタ２２，
２３と、Ｎチャネルトランジスタ２６は、同じトランジ
スタのサイズとする。
【００２５】接続点Ｆは、外部信号ＰＧＭが入力される
ＮＡＮＤ回路２９へ入力され、ＮＡＮＤ回路２９の出力
信号はインバータ３０へ入力される。このインバータ３
０の出力は、図３の従来例の接続点Ｅと同じ働きをす
る。
ＮＡＮＤ回路２９へ入力され、ＮＡＮＤ回路２９の出力
信号はインバータ３０へ入力される。このインバータ３
０の出力は、図３の従来例の接続点Ｅと同じ働きをす
る。
【００２６】その他、本実施例（図１）の誤書き込み回
路４０以外の回路及び動作は、図３の従来例と同じであ
る。
路４０以外の回路及び動作は、図３の従来例と同じであ
る。
【００２７】本実施例の誤書き込み回路の接続点Ｉの電
圧は、Ｖccレベル×｛抵抗２８の抵抗値／（抵抗２８の
抵抗値＋抵抗２７の抵抗値）｝となり、本実施例では、
１．５Ｖになるように抵抗２８，２７を設定する。
圧は、Ｖccレベル×｛抵抗２８の抵抗値／（抵抗２８の
抵抗値＋抵抗２７の抵抗値）｝となり、本実施例では、
１．５Ｖになるように抵抗２８，２７を設定する。
【００２８】次に、本実施例の不揮発性半導体記憶装置
の誤書き込み防止回路の動作を、図２の各接続点の動作
を示す波形図を参照し説明する。
の誤書き込み防止回路の動作を、図２の各接続点の動作
を示す波形図を参照し説明する。
【００２９】デコーダ１０が選択され（ｔ０の時）、Ｖ
ccレベルがＮチャネルディプレッショントランジスタ６
のソースへ印加される。この時、Ｎチャネルディプレッ
ショントランジスタ６のゲートレベルはＶccレベルであ
り、ワード線ＣはＶccレベルとなる。
ccレベルがＮチャネルディプレッショントランジスタ６
のソースへ印加される。この時、Ｎチャネルディプレッ
ショントランジスタ６のゲートレベルはＶccレベルであ
り、ワード線ＣはＶccレベルとなる。
【００３０】次にｔ１の時、外部信号ＰＧＭがＧＮＤベ
ベルとなり、接続点ＨもＧＮＤレベルとなる。接続点Ｈ
がＧＮＤレベルになることにより、Ｎチャネルディプレ
ッショントランジスタ６のゲート及びレベルシフタ１５
の出力が、ＧＮＤレベルとなる。レベルシフタ１５の出
力がＧＮＤレベルとなることにより、Ｐチャネルトラン
ジスタ８がＯＮとなり、チャージポンプ１２が動作を始
め、ワード線Ｃは高電圧となる。
ベルとなり、接続点ＨもＧＮＤレベルとなる。接続点Ｈ
がＧＮＤレベルになることにより、Ｎチャネルディプレ
ッショントランジスタ６のゲート及びレベルシフタ１５
の出力が、ＧＮＤレベルとなる。レベルシフタ１５の出
力がＧＮＤレベルとなることにより、Ｐチャネルトラン
ジスタ８がＯＮとなり、チャージポンプ１２が動作を始
め、ワード線Ｃは高電圧となる。
【００３１】この時、書き込み回路１３が動作を始め、
データ線Ａへ高電圧（約８Ｖ前後）を印加するためのデ
ータが外部から入力された場合、メモリセル２へ外部か
らのデータ情報が書き込まれる（メモリセル２の閾値レ
ベルが８〜９Ｖになる）。
データ線Ａへ高電圧（約８Ｖ前後）を印加するためのデ
ータが外部から入力された場合、メモリセル２へ外部か
らのデータ情報が書き込まれる（メモリセル２の閾値レ
ベルが８〜９Ｖになる）。
【００３２】また、Ｎチャネルトランジスタ２２，２
３，２６とＰチャネルトランジスタ２４，２５とで差動
増幅器を構成しているため、接続点Ｉのレベル１．５Ｖ
よりデータ線Ａが高電位（約８Ｖ前後）で高いレベルと
なっているので、接続点ＦはＧＮＤレベルとなる。
３，２６とＰチャネルトランジスタ２４，２５とで差動
増幅器を構成しているため、接続点Ｉのレベル１．５Ｖ
よりデータ線Ａが高電位（約８Ｖ前後）で高いレベルと
なっているので、接続点ＦはＧＮＤレベルとなる。
【００３３】外部信号ＰＧＭがＶccレベルとなりプログ
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時、接続点Ｆはデータ線Ａが高電位であるため、ＧＮ
Ｄレベルが出力され、接続点ＨもＧＮＤレベルであり、
ワード線Ｃはｔ１〜ｔ２と同じ状態で高電位が保持さ
れ、メモリセル２はＯＮ状態のため、データ線Ａはメモ
リセル２によってディスチャージされる。
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時、接続点Ｆはデータ線Ａが高電位であるため、ＧＮ
Ｄレベルが出力され、接続点ＨもＧＮＤレベルであり、
ワード線Ｃはｔ１〜ｔ２と同じ状態で高電位が保持さ
れ、メモリセル２はＯＮ状態のため、データ線Ａはメモ
リセル２によってディスチャージされる。
【００３４】データ線Ａがメモリセル２によってディス
チャージされ、データ線Ａのレベル＜接続点Ｉのレベル
１．５Ｖの状態までデータ線Ａのレベルが低くなった時
（ｔ３の時）、接続点ＦはＶccレベルとなり、接続点Ｈ
もＶccレベルとなる。接続点ＨがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。
チャージされ、データ線Ａのレベル＜接続点Ｉのレベル
１．５Ｖの状態までデータ線Ａのレベルが低くなった時
（ｔ３の時）、接続点ＦはＶccレベルとなり、接続点Ｈ
もＶccレベルとなる。接続点ＨがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。
【００３５】ワード線ＣがＶccレベルとなることによ
り、メモリセル２がＯＦＦとなり、データ線Ａのディス
チャージを止める。又、この時のデータ線Ａのレベルは
接続点Ｉのレベル１．５Ｖより小さいレベルとなってい
る。
り、メモリセル２がＯＦＦとなり、データ線Ａのディス
チャージを止める。又、この時のデータ線Ａのレベルは
接続点Ｉのレベル１．５Ｖより小さいレベルとなってい
る。
【００３６】次のアドレスが入力されデコーダ９が選択
された場合、前記で説明した動作と同じタイミングでメ
モリセル１が選択されＯＮする（ｔ４）。
された場合、前記で説明した動作と同じタイミングでメ
モリセル１が選択されＯＮする（ｔ４）。
【００３７】メモリセル１が選択されデータ線Ａのレベ
ルはＧＮＤレベル近傍となり、前記で説明した動作と同
じタイミングでワード線Ｂが高電位になる（ｔ５）。
ルはＧＮＤレベル近傍となり、前記で説明した動作と同
じタイミングでワード線Ｂが高電位になる（ｔ５）。
【００３８】この時、書き込み回路１３が動作を始め、
データ線Ａへ高電圧を印加しないためのデータが外部か
ら入力された場合、メモリセル１のワード線Ｂは高電
位，データ線ＡはＧＮＤレベル近傍のため、メモリセル
１への書き込み条件が成立しないため、メモリセル１へ
の誤書き込みはない。
データ線Ａへ高電圧を印加しないためのデータが外部か
ら入力された場合、メモリセル１のワード線Ｂは高電
位，データ線ＡはＧＮＤレベル近傍のため、メモリセル
１への書き込み条件が成立しないため、メモリセル１へ
の誤書き込みはない。
【００３９】
【発明の効果】以上説明したように、本発明は、従来の
誤書き込み防止回路のようにディレイ回路を設けディレ
イ回路のディレイ値分だけデータ線の放電を行なうので
はなく、抵抗による基準電圧生成を行い、この基準電圧
以下までデータ線の放電を行なう回路を設けることによ
り、プログラム時のメモリセルへの誤書き込みが無くな
るという効果を有している。
誤書き込み防止回路のようにディレイ回路を設けディレ
イ回路のディレイ値分だけデータ線の放電を行なうので
はなく、抵抗による基準電圧生成を行い、この基準電圧
以下までデータ線の放電を行なう回路を設けることによ
り、プログラム時のメモリセルへの誤書き込みが無くな
るという効果を有している。
【００４０】尚本発明は、紫外線消去型ＥＰ−ＲＯＭの
メモリセルに対して説明を行ったが、電気的消去型ＥＰ
−ＲＯＭのメモリセルに対しても同じ効果が得られる。
メモリセルに対して説明を行ったが、電気的消去型ＥＰ
−ＲＯＭのメモリセルに対しても同じ効果が得られる。
【図１】本発明の一実施例の誤書き込み防止回路を含む
メモリの回路図である。
メモリの回路図である。
【図２】図１の各部の動作を示す波形図である。
【図３】従来の誤書き込み防止回路を含むメモリの回路
図である。
図である。
【図４】図３の各部の動作を示す波形図である。
１，２，３，４ 紫外線消去型ＥＰ−ＲＯＭのメモリ
セル ５，６ Ｎチャネルディプレッショントランジスタ ７，８，２４，２５ Ｐチャネル電界効果トランジス
タ ９，１０ デコーダ回路 １１，１２ チャージポンプ １３，１４ 書き込み回路 １５ レベルシフタ １６，１７，１９，３０ インバータ ２０，２７，２８ 抵抗体 ２１ 容量 １８，２９ ＮＡＮＤ回路 ２２，２３，２６ Ｎチャネル電界効果トランジスタ Ｖcc 電源電位 Ｖpp 書き込み用高レベル電位 ＰＧＭ 書き込み用外部信号 ４０，４１ 誤書き込み防止回路 データ 外部から入力される情報信号
セル ５，６ Ｎチャネルディプレッショントランジスタ ７，８，２４，２５ Ｐチャネル電界効果トランジス
タ ９，１０ デコーダ回路 １１，１２ チャージポンプ １３，１４ 書き込み回路 １５ レベルシフタ １６，１７，１９，３０ インバータ ２０，２７，２８ 抵抗体 ２１ 容量 １８，２９ ＮＡＮＤ回路 ２２，２３，２６ Ｎチャネル電界効果トランジスタ Ｖcc 電源電位 Ｖpp 書き込み用高レベル電位 ＰＧＭ 書き込み用外部信号 ４０，４１ 誤書き込み防止回路 データ 外部から入力される情報信号
Claims (1)
- 【請求項１】 プログラム時書き込みを示す外部信号に
同期して、アドレス選択されたメモリセルのゲートが接
続されたワード線に高電圧を印加および放電する制御を
行い、次アドレス選択のメモリセルの誤書き込みをプロ
グラム時に防止する誤書き込み防止回路において、 メモリセルのドレインを接続しアドレス選択されるデー
タ線を全て入力接続しこれらデータ線のうちアドレス選
択されたデータ線にプログラム時書き込みデータに対応
して印加された高電圧が基準電圧以下に放電されたこと
を感知しその感知信号を出力 する差動増幅器と、前記誤書き込みをプログラム時に防止する前記データ線
の放電レベルを前記基準電圧として 生成する基準電圧生
成回路と、前記外部信号に対応して前記ワード線に高電圧を印加し
この高電圧をプログラム後に前記感知信号に対応して放
電する制御を行う制御信号を出力 する論理回路とを備え
たことを特徴とする誤書き込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334691A JP2786028B2 (ja) | 1991-08-02 | 1991-08-02 | 誤書き込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334691A JP2786028B2 (ja) | 1991-08-02 | 1991-08-02 | 誤書き込み防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536290A JPH0536290A (ja) | 1993-02-12 |
| JP2786028B2 true JP2786028B2 (ja) | 1998-08-13 |
Family
ID=16306374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19334691A Expired - Fee Related JP2786028B2 (ja) | 1991-08-02 | 1991-08-02 | 誤書き込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010080685A (ko) * | 1999-10-04 | 2001-08-22 | 구사마 사부로 | 기록 금지 회로, 이것을 사용한 반도체 집적 회로, 이반도체 집적 회로를 갖는 잉크 카트리지 및 잉크 젯 기록장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3005299U (ja) * | 1994-06-16 | 1994-12-13 | 八重洲無線株式会社 | 機能選択ダイヤル付き無線通信機 |
-
1991
- 1991-08-02 JP JP19334691A patent/JP2786028B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536290A (ja) | 1993-02-12 |
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