JPH052452U

JPH052452U - 半導体遮断器

Info

Publication number: JPH052452U
Application number: JP785391U
Authority: JP
Inventors: 康弘清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-02-21
Filing date: 1991-02-21
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】半導体遮断素子の並列接続により構成された
半導体遮断器において、短絡故障時の過電流の増加を制
限して動作遅れに起因するオーバーシュートを小さくす
るとともに、過電流がオン抵抗の小さな素子に集中して
素子故障に至ることのない半導体遮断器を得ることを目
的とする。【構成】並列接続されたｎ個の電界効果トランジスタ
と、被遮断ラインの電流値を検出する電流検出器と、電
流検出器の出力信号により上記電界効果トランジスタを
駆動する駆動回路からなる遮断器の基本構成に加え、ｎ
個の電界効果トランジスタのドレイン側並列接続点とそ
れぞれのドレインとの間にインダクタを備えるととも
に、それぞれの電界効果トランジスタのドレイン・ソー
ス間にスナバ回路を備えた半導体遮断器。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、直流電力ラインの過電流を検出して高速で遮断する半導体遮断器に関するものである。

【０００２】

【従来の技術】

従来のこの種の半導体遮断器として、図５の構成のものがあった。図において、１は被遮断ライン、２_a〜２_k〜２_nはｎ個（ただしｎは整数）の電界効果トランジスタ、３は電流検出器、４はコンパレータ、５は駆動回路、６はスナバ回路、７はスナバ回路６を構成するキャパシタ、８はスナバ回路６を構成する抵抗である。また、Ｉ_Lは被遮断ライン１を流れる電流、Ｖ_REF は基準電圧である。

【０００３】次に動作について説明する。被遮断ライン１には、並列接続されたｎ個の電界効果トランジスタ２_a〜２_nがオン状態のとき、電流Ｉ_Lが流れている。電流Ｉ _L は、電流検出器３によりその値が検出され、電圧信号に変換されてコンパレータ４の負端子に入力される。コンパレータ４の正端子には基準電圧Ｖ_REF が入力されており、電流Ｉ_Lが定められた定格値の範囲内にあるときは、電流検出器３の出力電圧よりも基準電圧Ｖ_REF の方が高い値となる。この時、コンパレータ４の出力はハイレベルとなり、駆動回路５は、ｎ個の電界効果トランジスタ２_a〜２_nのゲート・ソース間にオン電圧を供給し続けるので、ｎ個の電界効果トランジスタ２_a〜２_nはオン状態を保つ。

【０００４】次に電流Ｉ_Lが上昇し、定格値を越えて遮断すべき電流値に達した場合、電流検出器３の出力電圧が基準電圧Ｖ_REFよりも高い値となり、コンパレータ４の出力は反転してローレベルとなる。その結果、駆動回路５がオン電圧の供給を止めるため、ｎ個の電界効果トランジスタ２_a〜２_nはオフ状態となり、電流Ｉ_Lは遮断される。なお、コンパレータ４はヒステリシス特性を持っており、電流Ｉ_L が遮断された後もローレベルを維持し続けるので、ｎ個の電界効果トランジスタ２_a〜２_nのオフ状態は継続する。また、高速で電流を遮断する場合、遮断時の大きなｄＩ／ｄｔと被遮断ライン１の持つライン・インダクタンスのため高いサージ電圧が発生し、電界効果トランジスタ２_a〜２_nを破壊する恐れがある。そこでサージ電圧を吸収し電界効果トランジスタ２_a〜２_nを保護するために、キャパシタ７及び抵抗８から成るスナバ回路６を用いている。

【０００５】以上の動作を図６及び図７を用いて説明する。図６は半導体遮断器が用いられる電力系統図であり、１は被遮断ライン、１０は定電圧源、１１は半導体遮断器、１２は負荷、１３はライン・インダクタンスである。図７は負荷短絡時における動作波形である。図において、電流値Ｉ_thは電流遮断レベルであり、基準電圧Ｖ_REFに相当する電流値である。また、時間ｔ_oは負荷短絡が発生した時間、ｔ _d は動作遅れ時間である。

【０００６】図６に示す電力系統が健全な場合、定電圧源１０の出力電流は、オン状態の半導体遮断器１１を経由して負荷１２に供給されている。ここで、時間ｔ_oに負荷１２が短絡すると、ライン・インダクタンス１３と定電圧源１０の電圧値で決まる一定の増加率で電流Ｉ_Lが増加する。そして、電流Ｉ_Lが電流遮断レベルＩ_th に達すると、半導体遮断器１１は遮断動作を行う。

【０００７】しかし、電流Ｉ_Lが電流遮断レベルＩ_thに達したことを検出して半導体遮断器１１が遮断を開始するまでには、動作遅れ時間ｔ_dが存在する。従って動作波形は、図７に示すように、動作遅れ時間ｔ_d分のオーバーシュートを伴う波形となる。このオーバーシュートは、動作遅れ時間ｔ_dを一定とすれば、電流Ｉ_Lの増加率が大きいほど、すなわちライン・インダクタンス１３が小さいほど大きくなる。例えば、図６において、負荷１２が短絡した場合よりも被遮断ライン１がＡ点において地絡した場合のほうが、オーバーシュートは大きくなる。なお、図７において、実線はライン・インダクタンス１３が小さい場合を、破線はライン・インダクタンス１３が大きい場合を示している。

【０００８】また、半導体遮断器は、図５に示すように、ｎ個の電界効果トランジスタ２_a 〜２_k 〜２_n の並列接続により構成されている。これは、並列接続により、半導体遮断器としての電流容量を大きくすることが主な目的である。しかし、ｎ個の電界効果トランジスタ２_a〜２_k〜２_nのオン抵抗にはばらつきがあるため、電流Ｉ_Lはｎ等分されず、オン抵抗が他よりも小さい電界効果トランジスタ２_k に集中するというアンバランスが存在する。従って、前述のように短絡故障時に大きなオーバーシュートが発生すると、電流集中により素子の定格電流値を越えてしまい、電界効果トランジスタ２_kが破壊されることになる。

【０００９】

【考案が解決しようとする課題】

従来の半導体遮断器は以上のように構成されているため、短絡故障時に、短絡部位とライン・インダクタンスによっては、動作遅れに起因する大きなオーバーシュートが発生し、そのオーバーシュートを伴う過電流の集中によって、オン抵抗の小さい電界効果トランジスタが破壊されてしまうなどの問題点があった。

【００１０】この考案は上記のような課題を解決するためになされたもので、短絡故障時の過電流の増加を制限してオーバーシュートを小さくするとともに、過電流がオン抵抗の小さな素子に集中して素子故障に至ることのない半導体遮断器を得ることを目的とする。

【００１１】

【課題を解決するための手段】

この考案に係る、一実施例の半導体遮断器（以下、「第１の半導体遮断器」と略す。）は、並列接続されている電界効果トランジスタのそれぞれのドレインとドレイン側並列接続点との間にインダクタを備えたものである。

【００１２】また、他の実施例の半導体遮断器（以下、「第２の半導体遮断器」と略す。）は、並列接続されている電界効果トランジスタのドレイン側並列接続点に直列接続されるインダクタを備えたものである。

【００１３】

【作用】

この考案に係る第１の半導体遮断器は、並列接続されている電界効果トランジスタのそれぞれのドレインとドレイン側並列接続点との間にインダクタを備えており、短絡故障時の過渡状態において各電界効果トランジスタを流れる電流は、その電界効果トランジスタに直列接続されるインダクタによって、電流増加率が制限される。こうして、短絡故障時のオーバーシュートを小さくするとともに、各電界効果トランジスタへの増加電流の均等配分により、特定の電界効果トランジスタへの過電流の集中を防ぐ。

【００１４】また、この考案に係る第２の半導体遮断器は、並列接続されている電界効果トランジスタのドレイン側接続点に直列接続されたインダクタを備えており、短絡故障時の過渡状態において各電界効果トランジスタを流れる電流は、そのインダクタによって、電流増加率が制限される。従って、短絡故障時のオーバーシュートを小さくすることができる。

【００１５】

【実施例】

実施例１．以下、この考案の第１の半導体遮断器の一実施例を説明する。図１において、１は被遮断ライン、２_a〜２_k〜２_nはｎ個の電界効果トランジスタ、３は電流検出器、４はコンパレータ、５は駆動回路、６_a〜６_k〜６_nはｎ個のスナバ回路、７_a〜７_k〜７_nはｎ個のスナバ回路６_a〜６_k〜６_nを構成するキャパシタ、８_a〜８_k〜８_nはｎ個のスナバ回路６_a〜６_k〜６_nを構成する抵抗、９ _a 〜９_k〜９_nはｎ個のインダクタである。また、Ｉ_Lは被遮断ライン１を流れる電流、Ｖ_REF は基準電圧である。

【００１６】また、図２は半導体遮断器が用いられる電力系統図であり、１は被遮断ライン、１０は定電圧源、１１は半導体遮断器、１２は負荷、１３はライン・インダクタンスである。

【００１７】次に動作について説明する。図１において、ｎ個の電界効果トランジスタ２_a 〜２_n 、電流検出器３、コンパレータ４、駆動回路５、基準電圧Ｖ_REF の動きについては従来の構成と同じである。

【００１８】まず、ｎ個の電界効果トランジスタ２_a〜２_nがオン状態であり、被遮断ライン１に、定格以下の定常電流Ｉ_Lが流れているとする。この場合、電流Ｉ_Lのリップルが小さければ、インダクタ９_a〜９_nは極めて低い抵抗として動作し、電流Ｉ_Lの流れを阻害しない。

【００１９】さて、短絡故障が発生し、電流Ｉ_Lが急激に増加し始めたとする。この場合、インダクタ９_a〜９_nには、電流の増加率に比例した逆起電力が発生する。１個の電界効果トランジスタ２_kを流れる電流Ｉ_kの増加率について考えれば、インダクタ９_kの値をＬ_k、逆起電力をＶ_kとすると、電流Ｉ_kの増加率は次式となる。

【００２０】

【数１】

【００２１】ここで、図２において負荷１２が短絡し、しかもライン・インダクタンス１３が極めて小さいとすれば、この逆起電力Ｖ_kは、ほぼ定電圧源１０の出力電圧Ｅになるので、式（１）は

【００２２】

【数２】

【００２３】式（２）と書くことができる。すなわち、個々の電界効果トランジスタ２_kを流れる電流Ｉ_kの増加率は、インダクタ９_kによって制限されるので、インダクタ９_a〜９_kの値を調整すれば、ｎ個の電界効果トランジスタ２⁽¹⁾ から２⁽ⁿ⁾ への過渡電流増加分の均等配分が可能である。ここで、電流Ｉ_Lの増加率は式（２）の総和であり

【００２４】

【数３】

【００２５】式（３）となる。従って、電流Ｉ_Lの増加率はインダクタ９_a〜９_nによって制限されることになり、過電流を検出して半導体遮断器１１が遮断を開始するまでの動作遅れ時間ｔ_dも考慮してインダクタ９_a〜９_nの値を設定すれば、短絡故障の部位によらず、動作遅れ時間ｔ_dに起因する過電流のオーバーシュートを任意のレベル以下にすることが可能となる。

【００２６】以上の動作により、図２の電力系統における短絡故障時の電流Ｉ_Lは図３のようになる。図において、実線はこの考案による遮断器を用いた場合であり、破線は従来の遮断器を用いた場合である。また、Ｉ_thは直流遮断レベル、Ｉ_1imは素子故障に至らないための許容電流レベルである。図から明らかなように、２つの遮断器の動作遅れ時間ｔ_dが同じであっても、インダクタ９_a〜９_nによって電流Ｉ_Lの増加率が制限されるため、この考案による遮断器を用いた場合の方がオーバーシュートが小さく、許容電流レベルＩ_1im以下にすることができる。

【００２７】実施例２．また、この考案における第２の半導体遮断器の一実施例を図４に示す。図４において、１は被遮断ライン、２_a〜２_k〜２_nからはｎ個の電界効果トランジスタ、３は電流検出器、４はコンパレータ、５は駆動回路、６はスナバ回路、７はスナバ回路６を構成するキャパシタ、８はスナバ回路６を構成する抵抗、９はインダクタである。また、Ｉ_Lは被遮断ライン１を流れる電流、Ｖ_REFは基準電圧である。

【００２８】これは、図１に示す第１の半導体遮断器において、ｎ個の電界効果トランジスタ２_a〜２_nそれぞれにインダクタ９_a〜９_nを接続する代わりに、ｎ個の電界効果トランジスタ２_a〜２_nのドレイン側並列接続点に１つのインダクタを直列接続したものである。従って、図４に示す第２の半導体遮断器の動作は、インダクタ９_a〜９_nが持つ過電流の均等配分機能を除けば、第１の半導体遮断器の動作と同様である。第２の半導体遮断器は、電流容量の増加よりもオン抵抗を小さくすることを目的として、電界効果トランジスタ２_a〜２_nを並列接続した場合であり、短絡故障時の過電流Ｉ_Lが１個の電界効果トランジスタ２_kに集中したとしても、その電界効果トランジスタ２_kが過電流故障に至る前に遮断動作が完了するよう、インダクタ９を設定して使用される。

【００２９】

【考案の効果】

以上のように、この考案によれば、並列接続された電界効果トランジスタそれぞれを流れる過渡電流の増加率をインダクタによって制限するように構成したので、過渡電流がある素子に集中して素子故障に至ることが無く、遮断時の過渡電流のオーバーシュートも許容レベル以下にできる半導体遮断器が得られる効果がある。

【００３０】また、この考案の他の実施例によれば、ある素子への電流集中が許容できる場合にも、遮断時の過渡電流のオーバーシュートを許容レベル以下にできる半導体遮断器が得られる効果がある。

【図面の簡単な説明】

【図１】この考案の第１の半導体遮断器の実施例を示す
接続図である。

【図２】この考案による遮断器の使用例を示す電力系統
図である。

【図３】この考案による遮断器と従来の遮断器の動作を
示す波形図である。

【図４】この考案の第２の半導体遮断器の実施例を示す
接続図である。

【図５】従来の半導体遮断器を示す接続図である。

【図６】従来の遮断器の使用例を示す電力系統図であ
る。

【図７】従来の遮断器の動作を示す波形図である。

【符号の説明】

１被遮断ライン２電界効果トランジスタ３電流検出器４コンパレータ５駆動回路６スナバ回路７キャパシタ８抵抗９インダクタ１０定電圧源１１半導体遮断器１２負荷１３ライン・インダクタンス

Claims

【実用新案登録請求の範囲】

【請求項１】並列接続されたｎ個の半導体遮断素子と
しての電界効果トランジスタと、それぞれの電界効果ト
ランジスタのドレイン・ソース間に並列接続された、抵
抗とキャパシタの直列接続からなるｎ個のスナバ回路
と、上記並列接続されたｎ個の電界効果トランジスタの
出力電流の総和を検出する電流検出器と、その電流検出
器の出力と基準電圧を比較してその大小関係より上記ｎ
個の電界効果トランジスタのオン・オフ信号を発生する
コンパレータと、コンパレータの信号を入力し、出力の
ホット側が上記ｎ個の電界効果トランジスタのゲートに
接続され、出力のリターン側が上記ｎ個の電界効果トラ
ンジスタのソースに接続された駆動回路から構成される
半導体遮断器において、上記並列接続されたｎ個の電界
効果トランジスタのドレイン側の接続点とそれぞれの電
界効果トランジスタのドレインとの間に挿入されたｎ個
のインダクタを備えたことを特徴とする半導体遮断器。
【請求項２】並列接続されたｎ個の半導体遮断素子と
しての電界効果トランジスタと、上記電界効果トランジ
スタのドレイン・ソース間に並列接続された、抵抗とキ
ャパシタの直列接続からなるスナバ回路と、上記並列接
続されたｎ個の電界効果トランジスタの出力電流の総和
を検出する電流検出器と、その電流検出器の出力と基準
電圧を比較してその大小関係より上記ｎ個の電界効果ト
ランジスタのオン・オフ信号を発生するコンパレータ
と、コンパレータの信号を入力し、出力のホット側が上
記ｎ個の電界効果トランジスタのゲートに接続され、出
力のリターン側が上記ｎ個の電界効果トランジスタのソ
ースに接続された駆動回路から構成される半導体遮断器
において、上記並列接続されたｎ個の電界効果トランジ
スタのドレイン側の接続点に直列接続されるインダクタ
を備えたことを特徴とする半導体遮断器。