JPH05243333A - Thin film field-effect transistor substrate - Google Patents
Thin film field-effect transistor substrateInfo
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- JPH05243333A JPH05243333A JP3984092A JP3984092A JPH05243333A JP H05243333 A JPH05243333 A JP H05243333A JP 3984092 A JP3984092 A JP 3984092A JP 3984092 A JP3984092 A JP 3984092A JP H05243333 A JPH05243333 A JP H05243333A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜電界効果型トラン
ジスタ駆動液晶表示装置、特に、薄膜電界効果型トラン
ジスタ基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film field effect transistor driving liquid crystal display device, and more particularly to a thin film field effect transistor substrate.
【０００２】[0002]
【従来の技術】携帯型コンピュータやポケットテレビ用
のフラットパネルディスプレイとして液晶ディスプレイ
が開発され、その中でもガラス基板上にアレイ化した薄
膜電界効果型トランジスタを形成し、各画素のスイッチ
として用いたアクティブマトリックス方式はブラウン管
と同等のフルカラー表示が可能であることから、省スペ
ース，省電力ディスプレイとして各機関で活発に開発，
製品化が行われている。このアクティブマトリックス型
液晶ディスプレイが広く普及するためには低コスト化，
高信頼性化が重要な課題である。2. Description of the Related Art A liquid crystal display has been developed as a flat panel display for portable computers and pocket televisions. Among them, an active matrix used as a switch for each pixel by forming arrayed thin film field effect transistors on a glass substrate. Since the system is capable of full-color display equivalent to that of a cathode ray tube, it is actively developed by each institution as a space-saving and power-saving display.
It has been commercialized. In order for this active matrix type liquid crystal display to become widespread, cost reduction,
High reliability is an important issue.
【０００３】薄膜電界効果型トランジスタ駆動液晶表示
装置においては、薄膜電界効果型トランジスタはスイッ
チング素子として使用される。このスイッチング素子と
して水素化アモルファスシリコン薄膜電界効果型トラン
ジスタを用いた場合の従来の薄膜電界効果型トランジス
タ基板端子部及び表示素子アレイ部薄膜電界効果型トラ
ンジスタの平面図を図６に示す。また図７（ａ）は図６
内の端子部におけるＥ−Ｅ’線及びＦ−Ｆ’線の断面図
である。さらに図７（ｂ）は図６内の薄膜電界効果型ト
ランジスタのＧ−Ｇ’の断面図である。また、従来の他
の構造の薄膜電界効果型トランジスタ基板端子部及び表
示素子アレイ部薄膜電界効果型トランジスタの平面図を
図８に示す。また図９（ａ）は図８内の端子部における
Ｈ−Ｈ’線及びＩ−Ｉ’線の断面図である。さらに図９
（ｂ）は図８内の薄膜電界効果型トランジスタにおける
Ｊ−Ｊ’線の断面図である。In the thin film field effect transistor drive liquid crystal display device, the thin film field effect transistor is used as a switching element. FIG. 6 shows a plan view of a conventional thin film field effect transistor substrate terminal portion and display element array part thin film field effect transistor when a hydrogenated amorphous silicon thin film field effect transistor is used as the switching element. In addition, FIG.
FIG. 6 is a cross-sectional view taken along the line EE ′ and the line FF ′ in the internal terminal portion. Further, FIG. 7B is a sectional view taken along the line GG ′ of the thin film field effect transistor in FIG. 6. FIG. 8 shows a plan view of a thin film field effect transistor substrate terminal portion and a display element array portion thin film field effect transistor having another conventional structure. Further, FIG. 9A is a cross-sectional view taken along the line HH 'and the line II' in the terminal portion in FIG. Furthermore, FIG.
FIG. 9B is a sectional view taken along line JJ ′ of the thin film field effect transistor in FIG. 8.
【０００４】図６〜図９において、１は端子部下層金
属、５は絶縁膜、２は絶縁膜５に開けたコンタクトホー
ル、３は上層金属、４は透明金属、６は走査線、７はゲ
ート電極、８はアモルファスシリコン、９は燐をドープ
したアモルファスシリコン、１０は信号線、１１はソー
ス電極、１２はドレイン電極、１３は画素電極、１４は
ガラス基板である。また、図７（ａ）の点線で示した部
分は外部回路の一部で、２０はベースファイル、２１は
銅箔配線パターン、２２は熱硬化樹脂、１６は金属粒
（はんだ）である。In FIGS. 6 to 9, 1 is a lower layer metal of a terminal portion, 5 is an insulating film, 2 is a contact hole formed in the insulating film 5, 3 is an upper layer metal, 4 is a transparent metal, 6 is a scanning line, and 7 is a scanning line. A gate electrode, 8 is amorphous silicon, 9 is amorphous silicon doped with phosphorus, 10 is a signal line, 11 is a source electrode, 12 is a drain electrode, 13 is a pixel electrode, and 14 is a glass substrate. Further, the part shown by the dotted line in FIG. 7A is a part of the external circuit, 20 is a base file, 21 is a copper foil wiring pattern, 22 is a thermosetting resin, and 16 is a metal particle (solder).
【０００５】実際の薄膜電界効果型トランジスタ基板で
は、図６及び図８の走査線６及び信号線１０がマトリク
ス状に配置され、走査線６の端及び信号線１０の端には
接続端子が形成され、走査線６及び信号線１０の交差部
付近には薄膜電界効果型トランジスタが形成されてい
る。端子部下層金属１、走査線６及びゲート電極７はそ
れぞれ同一の金属で形成され、端子部上層金属３、信号
線１０、ソース電極１１及びドレイン電極１２はそれぞ
れ同一の金属で形成され、端子部の透明金属４及び画素
電極１３もそれぞれ同一の金属で形成されている。In an actual thin film field effect transistor substrate, the scanning lines 6 and the signal lines 10 of FIGS. 6 and 8 are arranged in a matrix, and connection terminals are formed at the ends of the scanning lines 6 and the signal lines 10. A thin film field effect transistor is formed near the intersection of the scanning line 6 and the signal line 10. The terminal portion lower layer metal 1, the scanning line 6 and the gate electrode 7 are formed of the same metal, and the terminal portion upper layer metal 3, the signal line 10, the source electrode 11 and the drain electrode 12 are formed of the same metal. The transparent metal 4 and the pixel electrode 13 are also formed of the same metal.
【０００６】図６及び図７を用いて、従来の１つの薄膜
電界効果型トランジスタ基板の構造について製造工程を
示すことにより説明する。まずガラス基板１４上に２０
００オングストロームの厚さのクロムからなる端子部下
層金属１、走査線６及びゲート電極７を形成する。次
に、３０００オングストロームの厚さの窒化シリコンか
らなるゲート絶縁膜５、３０００オングストロームの厚
さのアモルファスシリコン８、５００オングストローム
の厚さの燐をドープしたアモルファスシリコン９を連続
して成膜し、ゲート電極７上にアモルファスシリコン
８、燐をドープしたアモルファスシリコン９からなる島
を形成する。そして、端子部の絶縁膜５に端子部下層金
属１に通じるコンタクトホール２を形成する。さらに、
クロムを用いて、２０００オングストロームの厚さの端
子部下層金属３、信号線１０、ソース電極１１、及びド
レイン電極１２を形成する。そして、５００オングスト
ロームの厚さのインジウム、錫の酸化物（ＩＴＯ；Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる端子部の透明
金属４及び画素電極１３を形成する。この工程に続い
て、ソース電極１１とドレイン電極１２間との間の燐を
ドープしたアモルファスシリコン９を除去することによ
り、薄膜電界効果型トランジスタは完成する。The structure of one conventional thin film field effect transistor substrate will be described with reference to FIGS. 6 and 7 by showing manufacturing steps. First, 20 on the glass substrate 14.
A terminal lower layer metal 1 made of chromium having a thickness of 00 Å, a scanning line 6 and a gate electrode 7 are formed. Next, a gate insulating film made of silicon nitride having a thickness of 3000 angstroms 5, amorphous silicon 8 having a thickness of 3000 angstroms, and amorphous silicon 9 doped with phosphorus having a thickness of 500 angstroms are continuously formed to form a gate. An island composed of amorphous silicon 8 and amorphous silicon 9 doped with phosphorus is formed on the electrode 7. Then, in the insulating film 5 of the terminal portion, the contact hole 2 communicating with the terminal portion lower layer metal 1 is formed. further,
Using chromium, the terminal lower layer metal 3, the signal line 10, the source electrode 11, and the drain electrode 12 having a thickness of 2000 Å are formed. Then, an oxide of indium and tin (ITO; In having a thickness of 500 Å) is formed.
The transparent metal 4 and the pixel electrode 13 of the terminal portion, which are made of aluminum (tin oxide), are formed. Following this step, the phosphorus-doped amorphous silicon 9 between the source electrode 11 and the drain electrode 12 is removed to complete the thin film field effect transistor.
【０００７】外部回路とは、銅箔パターン２１が形成さ
れたベースフィルム２０を所定の位置に配置し、透明金
属４との間に金属粒１６を含有する熱硬化樹脂２２を挟
み、熱を加えることにより、接続する。銅箔パターン２
１と透明金属４とは金属粒１６を介して接続される。こ
の構造の特徴は、図７（ａ）の端子部においてコンタク
トホール２の段差部分を端子部上層金属３で覆うことが
できるので、確実に接続される反面、図７（ｂ）の薄膜
電界効果型トランジスタ部においてドレイン電極１２端
の段差部分で画素電極１３が切れて接続が不確実になる
ことがある。With respect to the external circuit, the base film 20 on which the copper foil pattern 21 is formed is arranged at a predetermined position, the thermosetting resin 22 containing the metal particles 16 is sandwiched between the base film 20 and the transparent metal 4, and heat is applied. To connect. Copper foil pattern 2
1 and the transparent metal 4 are connected via a metal grain 16. The feature of this structure is that since the step portion of the contact hole 2 in the terminal portion of FIG. 7A can be covered with the terminal portion upper layer metal 3, the connection is ensured, but the thin film field effect of FIG. 7B is obtained. In the type transistor portion, the pixel electrode 13 may be broken at the step portion at the end of the drain electrode 12 and the connection may be uncertain.
【０００８】図８及び図９の従来のもう一つの構造の薄
膜電界効果型トランジスタ基板で異なるのは、端子部の
透明金属４及び画素電極１３が形成された後、端子部上
層金属３、信号線１０、ソース電極１１及びドレイン電
極１２が形成される。この構造の特徴は図９（ｂ）の薄
膜電界効果型トランジスタのドレイン電極１２端におい
て画素電極１３とは上層のドレイン電極１２で段差部分
を覆うので接続が確実である反面、図９（ａ）の端子部
ではコンタクトホール２の段差部は透明金属でしか覆わ
れない欠点がある。The difference between the thin film field effect transistor substrate of another conventional structure shown in FIGS. 8 and 9 is that after the transparent metal 4 and the pixel electrode 13 of the terminal portion are formed, the upper metal layer 3 of the terminal portion and the signal The line 10, the source electrode 11 and the drain electrode 12 are formed. The feature of this structure is that the drain electrode 12 end of the thin film field effect transistor of FIG. 9B covers the step portion with the upper drain electrode 12 with respect to the pixel electrode 13 so that the connection is reliable, but FIG. In the terminal part, there is a drawback that the step part of the contact hole 2 is covered only by the transparent metal.
【０００９】図７（ａ）及び図９（ａ）において、端子
部最上層が透明金属４になっている。クロム，アルミニ
ウム等の金属では表面が酸化されて高抵抗となり外部回
路との接続が不確実になることがあり、信頼性に欠ける
ので、もともと酸素を含み酸化に強いＩＴＯを外部回路
との接続面とすることで、低抵抗で確実に電気的に接続
するためである。In FIGS. 7A and 9A, the uppermost layer of the terminal portion is the transparent metal 4. Metals such as chromium and aluminum may oxidize the surface, resulting in high resistance and uncertain connection with the external circuit, resulting in lack of reliability. Therefore, ITO that originally contains oxygen and is resistant to oxidation is used to connect to the external circuit. This is because the low resistance ensures electrical connection.
【００１０】[0010]
【発明が解決しようとする課題】従来の２つの構造の薄
膜電界効果型トランジスタ基板は、製造プロセスの条件
や液晶表示装置の大きさ等の必要に応じて、選択され
る。例えば、高精細薄膜電界効果型トランジスタを形成
する場合には、ドレイン電極と画素電極と接続の確実性
を考慮してドレイン電極を後から形成する製造工程を採
用し、中精細以下の薄膜電界効果型トランジスタを形成
する場合には、画素電極を後から形成する製造工程を採
用する。ここで図６及び図８の平面図に注目すると、薄
膜電界効果型トランジスタの平面図は同一であるが、端
子部の平面図は異なる。ドレイン電極を後から形成する
構造用のマスクパターンを用いてドレイン電極を先に形
成すると、上層金属形成時に下層金属も除去されてしま
い、またドレイン電極を先に形成する構造用のマスクパ
ターンを用いてドレイン電極を後から形成すると、外部
回路との接続面が透明金属ではなく上層金属となるため
である。すなわち従来は同一の大きさの薄膜電界効果型
トランジスタを形成する場合にも製造工程に応じて、端
子部を形成するフォトリソグラフィ用のマスクパターン
を別々に用意する必要があって、マスクコストが増加し
ていた。The two conventional thin film field effect transistor substrates are selected according to the manufacturing process conditions and the size of the liquid crystal display device. For example, in the case of forming a high-definition thin film field effect transistor, a manufacturing process in which the drain electrode is formed afterwards in consideration of the reliability of connection between the drain electrode and the pixel electrode is adopted, and When forming a type transistor, a manufacturing process of forming a pixel electrode later is adopted. Here, focusing on the plan views of FIGS. 6 and 8, the plan views of the thin film field effect transistor are the same, but the plan views of the terminal portion are different. If the drain electrode is first formed using the structure mask pattern for forming the drain electrode later, the lower layer metal is also removed when the upper layer metal is formed, and the structure mask pattern for forming the drain electrode first is used. This is because when the drain electrode is formed later, the connecting surface to the external circuit is not the transparent metal but the upper layer metal. That is, conventionally, even when forming thin film field effect transistors of the same size, it is necessary to separately prepare a mask pattern for photolithography for forming a terminal portion according to the manufacturing process, which increases mask cost. Was.
【００１１】本発明の目的は、製造工程の選択に関わり
なく同一のマスクパターンを使用可能な薄膜電界効果型
トランジスタ基板を提供することにある。An object of the present invention is to provide a thin film field effect transistor substrate which can use the same mask pattern regardless of the manufacturing process selected.
【００１２】[0012]
【課題を解決するための手段】本発明の薄膜電界効果型
トランジスタ基板は、並列配置された複数の走査線と、
並列配置された複数の信号線とが互いに交差して形成さ
れ、前記走査線と前記信号線との各交差部付近に薄膜電
界効果型トランジスタが形成された薄膜電界効果型トラ
ンジスタ基板の周辺部での、少なくとも下層金属、絶縁
膜、コンタクトホール、上層金属及び透明金属から構成
される接続端子部において、前記コンタクトホールは前
記下層金属上の一部の領域にのみ形成され、前記上層金
属は前記コンタクトホールを完全に覆い、前記透明金属
は少なくとも一部分が最上層として形成されていること
を特徴としている。The thin film field effect transistor substrate of the present invention comprises a plurality of scanning lines arranged in parallel,
In a peripheral portion of a thin film field effect transistor substrate in which a plurality of signal lines arranged in parallel are formed to intersect with each other, and a thin film field effect transistor is formed near each intersection of the scanning line and the signal line. Of at least the lower layer metal, the insulating film, the contact hole, the upper layer metal and the transparent metal, the contact hole is formed only in a partial region on the lower layer metal, and the upper layer metal is the contact. The hole is completely covered, and at least a part of the transparent metal is formed as a top layer.
【００１３】[0013]
【実施例】図１は、本発明による薄膜電界効果型トラン
ジスタ基板の一実施例の平面図である。また、図２
（ａ），（ｂ）は端子部の断面図である。図２（ａ）は
端子部上層金属を先に形成し、後から透明金属を表面に
形成した場合の図１内の端子部におけるＡ−Ａ’線及び
Ｂ−Ｂ’線の断面図である。薄膜電界効果型トランジス
タ部におけるＣ−Ｃ’線の断面図は従来の図７（ｂ）と
同様である。図２（ｂ）は透明金属を先に形成し、後か
ら端子部上層金属を形成した場合の図１内の端子部Ａ−
Ａ’線及びＢ−Ｂ’線の断面図である。この場合の薄膜
電界効果型トランジスタ部におけるＣ−Ｃ’線の断面図
は従来の図９（ｂ）と同様である。1 is a plan view of an embodiment of a thin film field effect transistor substrate according to the present invention. Also, FIG.
(A), (b) is sectional drawing of a terminal part. FIG. 2A is a cross-sectional view taken along the line AA ′ and the line BB ′ in the terminal portion in FIG. 1 when the terminal portion upper layer metal is formed first and then the transparent metal is formed on the surface. .. A cross-sectional view taken along the line CC 'in the thin film field effect transistor section is the same as the conventional FIG. 7 (b). FIG. 2B shows the terminal portion A- in FIG. 1 in the case where the transparent metal is formed first and then the terminal portion upper layer metal is formed.
It is sectional drawing of an A'line and a BB 'line. A cross-sectional view taken along the line CC ′ in the thin film field effect transistor portion in this case is the same as that of FIG. 9B of the related art.
【００１４】図１及び図２において、１は端子部下層金
属、５は絶縁膜、２は絶縁膜５に開けたコンタクトホー
ル、３は上層金属、４は透明金属、６は走査線、７はゲ
ート電極、８はアモルファスシリコン、９は燐をドープ
したアモルファスシリコン、１０は信号線、１１はソー
ス電極、１２はドレイン電極、１３は画素電極、１４は
ガラス基板である。In FIGS. 1 and 2, 1 is a lower layer metal of the terminal portion, 5 is an insulating film, 2 is a contact hole formed in the insulating film 5, 3 is an upper layer metal, 4 is a transparent metal, 6 is a scanning line, and 7 is a scanning line. A gate electrode, 8 is amorphous silicon, 9 is amorphous silicon doped with phosphorus, 10 is a signal line, 11 is a source electrode, 12 is a drain electrode, 13 is a pixel electrode, and 14 is a glass substrate.
【００１５】スイッチング素子としては水素化アモルフ
ァスシリコン薄膜電界効果型トランジスタを用いてい
る。実際の薄膜電界効果型トランジスタ基板では、図１
の走査線６及び信号線１０がマトリクス状に配置され、
走査線６の端及び信号線１０の端には接続端子が形成さ
れ、走査線６及び信号線１０の交差部付近には薄膜電界
効果型トランジスタが形成されている。端子部下層金属
１、走査線６及びゲート電極７はそれぞれ同一の金属で
形成され、端子部上層金属３、信号線１０、ソース電極
１１及びドレイン電極１２はそれぞれ同一の金属で形成
され、端子部の透明金属４及び画素電極１３もそれぞれ
同一の金属で形成されている。A hydrogenated amorphous silicon thin film field effect transistor is used as the switching element. In an actual thin film field effect transistor substrate,
Scanning lines 6 and signal lines 10 of are arranged in a matrix,
Connection terminals are formed at the ends of the scanning lines 6 and the signal lines 10, and thin film field effect transistors are formed near the intersections of the scanning lines 6 and the signal lines 10. The terminal portion lower layer metal 1, the scanning line 6 and the gate electrode 7 are formed of the same metal, and the terminal portion upper layer metal 3, the signal line 10, the source electrode 11 and the drain electrode 12 are formed of the same metal. The transparent metal 4 and the pixel electrode 13 are also formed of the same metal.
【００１６】本発明の薄膜電界効果型トランジスタ部
（図１中のＣ−Ｃ’線の断面）は従来の図７（ｂ）及び
図９（ｂ）と構造が同一である。また、外部回路との接
続も図７（ａ）と同様である。本実施例では、端子部に
ついて説明する。図１及び図２においてコンタクトホー
ル２は端子部下層金属１上の一部にしか形成せず、また
上層金属３はコンタクトホール２を完全に覆うのに必要
最小限の大きさとする。The thin film field effect transistor section of the present invention (cross section taken along the line CC 'in FIG. 1) has the same structure as the conventional FIG. 7 (b) and FIG. 9 (b). The connection with the external circuit is also the same as in FIG. In this embodiment, the terminal portion will be described. 1 and 2, the contact hole 2 is formed only on a part of the lower metal layer 1 of the terminal portion, and the upper metal layer 3 has a minimum size necessary to completely cover the contact hole 2.
【００１７】図２（ａ）においては上層金属３を先に形
成し、透明金属４を後から形成している。コンタクトホ
ール２においては、上層金属３が段差部分を覆っている
ので下層金属１と最上層の透明金属４との電気的な接続
は確実にできる。さらに、端子部表面は全て透明金属４
なので、外部回路とも低抵抗で接続できる。In FIG. 2A, the upper layer metal 3 is formed first, and the transparent metal 4 is formed later. In the contact hole 2, since the upper layer metal 3 covers the step portion, the electrical connection between the lower layer metal 1 and the uppermost transparent metal 4 can be surely made. In addition, the surface of the terminal is all transparent metal 4
Therefore, it can be connected to external circuits with low resistance.
【００１８】一方、図２（ｂ）においては、透明金属４
を先に形成し、上層金属３を後から形成している。コン
タクトホール２においては上層金属３が段差部分で透明
金属４の上から覆っているので下層金属１と透明金属４
との電気的な接続はより確実である。また、端子部表面
は大部分において透明金属４なので、同様に外部回路と
も低抵抗で接続できる。端子部表面において、上層金属
３の面積を透明金属４よりも小さくして、端子部最上層
に透明金属４を配置することにより低抵抗な透明金属４
の表面を介して外部回路と接続できる。On the other hand, in FIG. 2B, the transparent metal 4
Is formed first, and the upper metal layer 3 is formed later. In the contact hole 2, the upper layer metal 3 covers the transparent metal 4 from above on the step portion, so that the lower layer metal 1 and the transparent metal 4
The electrical connection with is more secure. Also, since the surface of the terminal portion is mostly transparent metal 4, it can be connected to an external circuit with low resistance as well. On the surface of the terminal portion, the area of the upper layer metal 3 is made smaller than that of the transparent metal 4, and the transparent metal 4 is arranged in the uppermost layer of the terminal portion, whereby the transparent metal 4 having a low resistance is formed.
It can be connected to an external circuit through the surface of.
【００１９】本発明による薄膜電界効果型トランジスタ
基板の端子部の他の例の平面図を図３に示す。実際の端
子部では長さ（図３では左右方向）数ミリメートル、幅
（図３では上下方向）数十〜数百ミクロン程度である。
透明金属４は上層金属３に比べ固体としては（表面の酸
化ではなく）高抵抗なので、低抵抗化のために端子部中
央部にもコンタクトホール２と上層金属３を形成してい
る。また、コンタクトホールの数を増やすことにより、
下層金属１と表面の透明金属４との電気的な接続の低抵
抗化と信頼性向上をはかっている。この場合にも、上層
金属３の面積は透明金属４の面積よりも小さくして最上
層の少なくとも一部を透明金属４とすることにより、外
部回路との接続を確実にしている。FIG. 3 shows a plan view of another example of the terminal portion of the thin film field effect transistor substrate according to the present invention. The actual terminal portion has a length (horizontal direction in FIG. 3) of several millimeters and a width (vertical direction in FIG. 3) of several tens to several hundreds of microns.
Since the transparent metal 4 has a higher resistance (not surface oxidation) as a solid than the upper layer metal 3, the contact hole 2 and the upper layer metal 3 are also formed in the central portion of the terminal portion to reduce the resistance. Also, by increasing the number of contact holes,
The electrical resistance between the lower layer metal 1 and the transparent metal 4 on the surface is lowered and the reliability is improved. Also in this case, the area of the upper layer metal 3 is smaller than the area of the transparent metal 4 and at least a part of the uppermost layer is the transparent metal 4 to ensure the connection with the external circuit.
【００２０】本発明による薄膜電界効果型トランジスタ
基板の端子部の対向基板への接続部に応用した実施例の
平面図を図４に示す。また、図４中の対向基板への接続
端子部におけるＤ−Ｄ’線の断面図を図５に示す。図４
及び図５において、１５は外部回路接続端子部（図４上
部）と対向基板基板接続端子部（図４下部）との配線、
１６は金属粒（銀）、１７は透明金属からなる対向電
極、１８は液晶、１９は液晶を封じ込めておくためのシ
ール材である。FIG. 4 shows a plan view of an embodiment applied to the connection portion of the terminal portion of the thin film field effect transistor substrate according to the present invention to the counter substrate. Further, FIG. 5 shows a cross-sectional view taken along the line DD 'in the connection terminal portion to the counter substrate in FIG. Figure 4
Further, in FIG. 5, reference numeral 15 denotes wiring between the external circuit connection terminal portion (upper portion of FIG. 4) and the counter substrate substrate connection terminal portion (lower portion of FIG. 4),
Reference numeral 16 is a metal particle (silver), 17 is a counter electrode made of a transparent metal, 18 is a liquid crystal, and 19 is a sealing material for enclosing the liquid crystal.
【００２１】本実施例における外部回路接続端子部の構
造は前述した実施例と同様である。対向基板接続端子部
は、この場合も下層電極１の一部（本実施例では四隅）
の上にコンタクトホール２を形成し、そのコンタクトホ
ール２を覆う上層金属３と、対向基板接続端子部分全体
を覆う透明金属から構成される。図５の断面図に示すよ
うに端子部の透明金属は銀の金属粒１６を介して対向電
極１７と電気的に低抵抗で接続される。The structure of the external circuit connecting terminal portion in this embodiment is the same as that in the above-mentioned embodiment. In this case also, the counter substrate connecting terminal portion is part of the lower layer electrode 1 (four corners in this embodiment).
The contact hole 2 is formed on the upper surface of the contact hole 2, and the upper layer metal 3 covering the contact hole 2 and the transparent metal covering the entire counter substrate connecting terminal portion are formed. As shown in the cross-sectional view of FIG. 5, the transparent metal of the terminal portion is electrically connected to the counter electrode 17 with low resistance through the silver metal particles 16.
【００２２】前述した実施例においては透明金属をＩＴ
Ｏ（インジウム、錫の酸化物）としたがＮＥＳＡ（錫の
酸化物）膜を使用してもよい。また、金属についてはク
ロム以外の、アルミニウム，モリブデン，チタン，ニッ
ケル，タンタル等の他の金属でもよい。さらに、本実施
例においてはスイッチング素子としてアモルファスシリ
コン薄膜電界効果型トランジスタを用いたが、多結晶シ
リコン薄膜電界効果型トランジスタ等の他のトランジス
タを用いてもよい。In the above-mentioned embodiment, the transparent metal is made of IT.
Although O (indium and tin oxide) is used, a NESA (tin oxide) film may be used. Further, the metal may be other metal such as aluminum, molybdenum, titanium, nickel, tantalum, etc. other than chromium. Further, although the amorphous silicon thin film field effect transistor is used as the switching element in the present embodiment, other transistors such as a polycrystalline silicon thin film field effect transistor may be used.
【００２３】[0023]
【発明の効果】以上説明したように本発明の端子部を有
する薄膜電界効果型トランジスタ基板は、同一のマスク
パターンを異なる製造工程において使用できてマスクコ
ストを抑制できるので、実用上有効である。As described above, the thin film field effect transistor substrate having the terminal portion of the present invention is practically effective because the same mask pattern can be used in different manufacturing steps and the mask cost can be suppressed.
【図１】薄膜電界効果型トランジスタ基板の平面図であ
る。FIG. 1 is a plan view of a thin film field effect transistor substrate.
【図２】図１の薄膜電界効果型トランジスタ基板の断面
図である。2 is a cross-sectional view of the thin film field effect transistor substrate of FIG.
【図３】薄膜電界効果型トランジスタ基板の端子部の平
面図である。FIG. 3 is a plan view of a terminal portion of a thin film field effect transistor substrate.
【図４】薄膜電界効果型トランジスタ基板の平面図であ
る。FIG. 4 is a plan view of a thin film field effect transistor substrate.
【図５】図４の薄膜電界効果型トランジスタ基板の断面
図である。5 is a cross-sectional view of the thin film field effect transistor substrate of FIG.
【図６】従来の薄膜電界効果型トランジスタ基板の平面
図である。FIG. 6 is a plan view of a conventional thin film field effect transistor substrate.
【図７】図６の従来の薄膜電界効果型トランジスタ基板
の断面図である。7 is a cross-sectional view of the conventional thin film field effect transistor substrate of FIG.
【図８】従来の薄膜電界効果型トランジスタ基板の平面
図である。FIG. 8 is a plan view of a conventional thin film field effect transistor substrate.
【図９】図８の従来の薄膜電界効果型トランジスタ基板
の断面図である。9 is a cross-sectional view of the conventional thin film field effect transistor substrate of FIG.
１ 下層金属 ２ コンタクトホール ３ 上層金属 ４ 透明金属 ５ 絶縁膜 ６ 走査線 ７ ゲート電極 ８ アモルファスシリコン ９ 燐をドープされたアモルファスシリコン １０ 信号線 １１ ソース電極 １２ ドレイン電極 １３ 画素電極 １４ ガラス基板 １５ 配線 １６ 金属粒 １７ 対向電極 １８ 液晶 １９ シール材 ２０ ベースフィルム ２１ 銅箔パターン ２２ 熱硬化樹脂 1 Lower Layer Metal 2 Contact Hole 3 Upper Layer Metal 4 Transparent Metal 5 Insulating Film 6 Scan Line 7 Gate Electrode 8 Amorphous Silicon 9 Amorphous Silicon Doped with Phosphorus 10 Signal Line 11 Source Electrode 12 Drain Electrode 13 Pixel Electrode 14 Glass Substrate 15 Wiring 16 Metal particles 17 Counter electrode 18 Liquid crystal 19 Sealing material 20 Base film 21 Copper foil pattern 22 Thermosetting resin
Claims (1)
された複数の信号線とが互いに交差して形成され、前記
走査線と前記信号線との各交差部付近に薄膜電界効果型
トランジスタが形成された薄膜電界効果型トランジスタ
基板の周辺部での、少なくとも下層金属、絶縁膜、コン
タクトホール、上層金属及び透明金属から構成される接
続端子部において、前記コンタクトホールは前記下層金
属上の一部の領域にのみ形成され、前記上層金属は前記
コンタクトホールを完全に覆い、前記透明金属は少なく
とも一部分が最上層として形成されていることを特徴と
する薄膜電界効果型トランジスタ基板。1. A thin film field effect type device, wherein a plurality of scanning lines arranged in parallel and a plurality of signal lines arranged in parallel are formed so as to intersect with each other, and the scanning lines and the signal lines are formed near each intersection. In the peripheral portion of the thin film field effect transistor substrate on which the transistor is formed, at least in the connection terminal portion composed of the lower layer metal, the insulating film, the contact hole, the upper layer metal and the transparent metal, the contact hole is on the lower layer metal. A thin film field effect transistor substrate, wherein the upper layer metal completely covers the contact hole, and the transparent metal is formed at least partially as an uppermost layer.
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|---|---|
| JPH05243333A true JPH05243333A (en) | 1993-09-21 |
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ID=12564164
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