JP4016558B2 - Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus - Google Patents
Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus Download PDFInfo
- Publication number
- JP4016558B2 JP4016558B2 JP36836299A JP36836299A JP4016558B2 JP 4016558 B2 JP4016558 B2 JP 4016558B2 JP 36836299 A JP36836299 A JP 36836299A JP 36836299 A JP36836299 A JP 36836299A JP 4016558 B2 JP4016558 B2 JP 4016558B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- capacitor
- active matrix
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器に関し、特に、液晶装置において複数の走査線および複数のデータ線と複数の外部回路接続端子との間各々に設けられたノイズフィルタ素子の構成に関するものである。
【0002】
【従来の技術】
高解像度で精細なマトリクス表示ができるデバイスとして、アクティブマトリクス駆動方式の液晶表示装置がある。
このアクティブマトリクス駆動方式には、薄膜トランジスタ(Thin Film Transistor, 以下、TFTとも称する)やMOSFET(Metal Oxide Semiconductor Field Emmition Transistor)等の三端子素子を用いてスイッチングする方式と、PINダイオードやTFD(Thin Film Diode)素子等の二端子非線形素子を用いてスイッチングする方式がある。
例えば、TFTをスイッチング素子として用いた液晶表示装置は、ガラス基板上に画素電極及びTFTをマトリクス状に形成し、TFTで画素電極をスイッチングするもので、さらに詳しく述べると、ガラス基板上に、縦横に多数の走査線およびデータ線を格子状に配置し、これらの各交点に対応して多数のTFTを形成することでTFTアレイ基板が構成される。
【0003】
各TFTにおいては、そのゲート電極が走査線に接続され、その半導体層のソース領域がデータ線に接続され、その半導体層のドレイン領域が画素電極に接続されている。そして、走査線を介してTFTのゲート電極に走査信号が供給されると、該TFTのソース領域−ドレイン領域間のチャネル領域が反転してTFTがオン状態となり、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
この様な液晶表示装置においては、複数の走査線および複数のデータ線各々は、それぞれに接続される外部回路接続端子を介してプリント基板等の外部回路に電気的に接続されている。そして、これら走査線およびデータ線と外部回路接続端子との間各々には、外部回路からのノイズの侵入を低減するために外部部品であるノイズ除去用フィルタキャパシタ等のノイズフィルタ素子が設けられている。
【0004】
【発明が解決しようとする課題】
しかしながら、従来のノイズフィルタ素子を用いた液晶装置では、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズの遮断性能を高めようとするとノイズフィルタ素子のサイズも大きくせざるを得ず、ノイズフィルタ素子のさらなる小型化、省スペース化を図ることが難しいという問題点があった。
また、ノイズフィルタ素子を配線に接続しているために、接続部分においては接続不良や断線等が生じるおそれがあり、その結果、ノイズの遮断性能が低下したり、製品の歩留まりが低下したり、接続部分の経時劣化により信頼性が低下する等の不具合が生じるおそれがあった。
また、この液晶装置の製造ラインにおいては、走査線およびデータ線と外部回路接続端子との間の配線にノイズフィルタ素子を取り付ける工程が必要となり、製造コストを押し上げる一因になっている。
【0005】
本発明は、上記の課題を解決するためになされたものであって、外部回路からのノイズが効果的に遮断されることで動作の信頼性が高く、小型化、省スペース化が図れ、製品の歩留まりの低下や信頼性の低下を招くおそれがなく、しかも低価格化が可能なアクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記の目的を達成するために、本発明のアクティブマトリクス基板は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板であって、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とする。
【0007】
従来のアクティブマトリクス基板の場合、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズフィルタ素子の小型化、省スペース化を図ることが難しく、その結果、装置の小型化に対応することが難しい。
また、ノイズフィルタ素子を配線に接続していることから、接続不良や断線等が生じるおそれがあり、その結果、製品の歩留まり低下や信頼性の低下を招くおそれがある。
【0008】
これに対し、本発明のアクティブマトリクス基板では、外部回路接続端子に、誘電体層を一対の電極層で挟持してなる積層構造の薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズは前記薄膜容量素子により吸収され、ノイズのレベルが低下する。このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力するので、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性が向上する。
【0009】
また、容量素子を積層構造の薄膜容量素子としたので、誘電体層の膜厚が薄くなり、それに応じて容量が増加し、ノイズの遮断性能が向上する。また、容量素子を薄膜化することで全体形状を小さくすることが可能になり、より小型化、省スペース化を図ることができる。
また、容量素子を積層構造の薄膜容量素子としたので、従来のノイズフィルタ素子等と比べて特性(容量)のバラツキが小さくなり、ノイズの遮断性能のバラツキが小さくなる。
【0010】
本発明のアクティブマトリクス基板においては、前記誘電体層を複数種の誘電体層を積層した構成としてもよい。このような構成とすることにより、薄膜容量素子の容量を大きくすることが可能になり、外部回路からのノイズが効果的に遮断され、アクティブマトリクス基板の動作の信頼性が高まる。
【0011】
前記誘電体層を、シリコン酸化物、シリコン窒化物より選択した1種からなる誘電体膜、または前記2種を複数層に積層してなる誘電体多層膜としてもよい。
誘電体層を構成する物質として、シリコン酸化物、あるいは該シリコン酸化物より誘電率の大きいシリコン窒化物を用いれば、誘電体層の誘電率が高まり、薄膜容量素子の容量が増加するので好ましい。
【0012】
さらに、前記誘電体層を誘電体多層膜、すなわち、シリコン酸化物及びシリコン窒化物を積層して、2層構造、3層構造等の多層構造とすれば、誘電体層のリーク電流が低減でき、信頼性がさらに高まるので、なお好ましい。
複数の前記薄膜容量素子各々の容量を、該薄膜容量素子が接続される前記走査線または前記データ線に対応して設定した構成としてもよい。
また、前記薄膜容量素子を、前記蓄積容量、前記薄膜トランジスタに設けられた容量及び前記画素電極に設けられた容量と並列接続した構成としてもよい。
【0013】
本発明のアクティブマトリクス基板の製造方法は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板の製造方法であって、前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線とで挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とする。
【0014】
本発明のアクティブマトリクス基板の製造方法によれば、画素内の蓄積容量を形成すると略同時に、外部回路接続端子に、前記蓄積容量と略同一構造である誘電体層を一対の電極層で挟持した薄膜容量素子を形成するので、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも製造コストを低減することが可能なアクティブマトリクス基板を容易に実現することができる。
前記薄膜容量素子を、前記薄膜トランジスタを形成する工程により、該薄膜トランジスタの形成と同時に形成することとしてもよい。これにより、動作の信頼性がさらに高く、製造コストをさらに低減することが可能なアクティブマトリクス基板を実現することができる。
【0015】
本発明の電気光学装置は、上記本発明のアクティブマトリクス基板と対向基板との間に電気光学物質を挟持してなることを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な電気光学装置を実現することができる。
【0016】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な表示部を有する電子機器を実現することができる。
【0017】
【発明の実施の形態】
以下、本発明の一実施の形態を図1〜図8を参照して説明する。
図1は、本実施の形態の電気光学装置の一例である液晶装置の全体構成を示す平面図である。図2は、図1のA領域の拡大平面図である。図3は、画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図4はデータ線、走査線、画素電極等が形成されたTFTアレイ基板(アクティブマトリクス基板)における隣接する複数の画素群の平面図である。図5は、右側が蓄積容量部を示す図4のA−A’線に沿う断面図、左側がTFT部を示す図4のB−B’線に沿う断面図である。図6は、薄膜容量素子を示す図2のC−C’線に沿う断面図である。図7は、TFTアレイ基板の製造プロセスの前工程を説明するための工程断面図である。図8は、TFTアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
なお、図5及び図6においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0018】
[液晶装置の全体構成]
まず、本実施の形態の液晶装置の全体構成について図1及び図2を用いて説明する。
図1及び図2において、液晶装置1の主構成要素であるTFTアレイ基板2の上には、シール材3がその縁に沿って設けられており、このシール材3の内側が画像表示領域になっている。そして、このシール材3の内側に並行して額縁としての第2遮光膜4が設けられている。このシール材3の外側の領域には、TFTアレイ基板2の一辺に沿ってデータ線駆動回路5が設けられ、この一辺に隣接する2辺に沿って走査線駆動回路6が設けられている。このデータ線駆動回路5及び走査線駆動回路6は、TFTアレイ基板2の一辺に沿って設けられた外部回路接続端子7に配線8を介して電気的に接続されている。そして、各配線8には、外部回路から外部回路接続端子7に入力する信号に重畳されたノイズを低減するための薄膜容量素子9が設けられている。
【0019】
なお、走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路6は片側だけでも良いことは言うまでもない。また、データ線駆動回路5を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路5から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路5から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路5の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【0020】
さらに、TFTアレイ基板2の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路6間をつなぐための複数の配線10が設けられている。また、対向基板11のコーナー部の少なくとも1箇所には、TFTアレイ基板2と対向基板11との間で電気的導通をとるための導通材12が設けられている。そして、シール材3とほぼ同じ輪郭を持つ対向基板11が当該シール材3によりTFTアレイ基板2に固着されている。
【0021】
[液晶装置要部の構成]
次に、本実施の形態の液晶装置の要部である画像表示領域について図3及び図4を用いて説明する。
図3において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極21と当該画素電極21を制御するためのTFT22がマトリクス状に複数形成されており、画像信号を供給するデータ線23が当該TFT22のソース領域に電気的に接続されている。なお、データ線23に書き込む画像信号S1、S2、…、Snは、この順に線順次に供給しても、あるいは相隣接する複数のデータ線23同士に対して、グループ毎に供給するようにしても良い。
【0022】
また、TFT22のゲート電極に走査線24が電気的に接続されており、所定のタイミングで走査線24に対してパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極21は、TFT22のドレイン領域に電気的に接続されており、スイッチング素子であるTFT22を一定期間だけそのスイッチを閉じることにより、データ線23から供給される画像信号S1、S2、…、Snを所定のタイミングで書き込むようになっている。
【0023】
この画素電極21を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極21と対向電極との間に形成される液晶容量と並列に蓄積容量部25を付加する。
また、符号26は、蓄積容量をなすMOSトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極21の電圧はソース電圧が印加された時間よりも3桁も長い時間だけ保持される。これにより、画素電極21の保持特性はさらに改善され、コントラスト比の高い液晶装置を実現することができる。
【0024】
図4に示すように、液晶装置の一方の基板をなすTFTアレイ基板2上には、インジウム錫酸化物(Indium Tin Oxide, 以下、ITOと略記する)等の透明導電膜からなる複数の画素電極21がマトリクス状に配置されている。なお、図4では、画素電極21の輪郭を破線で示している。
この画素電極21の紙面縦方向に延びる辺に沿ってデータ線23が設けられている。図4では、データ線23の輪郭を2点鎖線で示している。
また、画素電極21の紙面横方向に延びる辺に沿って走査線24および容量線26が設けられている。図4では、走査線24および容量線26ともに輪郭を実線で示している。
【0025】
本実施の形態においては、ポリシリコン膜からなる半導体層28(図4では、その輪郭を1点鎖線で示している)は、データ線23と走査線24の交差点の近傍でU字状に形成され、そのU字状部28aの一端が隣接するデータ線23の方向(紙面右方向)および当該データ線23に沿う方向(紙面上方向)に長く延びている。この半導体層28のU字状部28aの両端には、コンタクトホール29,30が形成されている。ここでは、一方のコンタクトホール29は、データ線23と半導体層28のソース領域とを電気的に接続するソースコンタクトホールとされており、他方のコンタクトホール30はドレイン電極31(輪郭を2点鎖線で示す)と半導体層28のドレイン領域とを電気的に接続するドレインコンタクトホールとされている。そして、このドレイン電極31上のドレインコンタクトホール30が設けられた側と反対側の端部には、ドレイン電極31と画素電極21とを電気的に接続するための画素コンタクトホール32が形成されている。
【0026】
本実施の形態においては、TFT22はnチャネル型TFTである。このTFT22は、半導体層28のU字状部28aが走査線24と交差しており、半導体層28と走査線24が2回交差する構成になっているため、1つの半導体層上に2つのゲートが形成されたTFT、いわゆるデュアルゲート型TFTになっている。また、容量線26は走査線24に沿って紙面横方向に配列されている画素を貫くように延びるとともに、分岐した一部26aがデータ線23に沿って紙面縦方向に延びる構成になっている。そして、ともにデータ線23に沿って長く延びる半導体層28と容量線26とにより蓄積容量部25が構成されている。
【0027】
本実施の形態においては、蓄積容量部25はn型の半導体層を一対の電極層で挟持した積層構造を有しており、容量線26と平面的に重なる蓄積容量部25の半導体層28中に不純物イオンであるリン(P)イオンがドープされたことによりn型の半導体層とされている。
【0028】
次に、本実施の形態の液晶装置の断面構造について図5及び図6について説明する。
図5に示すように、この液晶装置のTFT22及び蓄積容量部25においては、一対の透明基板43,44が対向配置されており、その一方の透明基板43を含むTFTアレイ基板2と、これに対向配置される他方の透明基板44を含む対向基板11とを備え、これら基板2,11間に液晶46が挟持されている。透明基板43,44は、例えばガラス基板や石英基板等、可視光に対して透光性を有する基板により構成されている。
【0029】
図5の左側に示すTFT22においては、TFTアレイ基板2を構成する透明基板43上にシリコン酸化膜等からなる下地絶縁膜47が設けられ、この下地絶縁膜47上には例えば膜厚が50nm程度のポリシリコン膜からなる半導体層28が設けられ、この半導体層28を覆うように膜厚が50〜150nm程度のシリコン酸化膜等からなるゲート絶縁膜をなす絶縁薄膜48(誘電体層)が全面に形成されている。そして、前記下地絶縁膜47上には、各画素電極21をスイッチング制御するTFT22が設けられ、TFT22は、ゲート電極となるTa(タンタル)等の金属からなる走査線24、当該走査線24からの電界によりチャネルが形成される半導体層28のチャネル領域49、走査線24と半導体層28とを絶縁するゲート絶縁膜をなす絶縁薄膜48、ソース電極となるアルミニウム等の金属からなるデータ線23、半導体層28のソース領域50およびドレイン領域51を備えている。
【0030】
また、走査線24上、絶縁薄膜48上を含むTFTアレイ基板2上には、ソース領域50へ通じるソースコンタクトホール29、ドレイン領域51へ通じるドレインコンタクトホール30(図5には図示せず)が各々形成された第1層間絶縁膜52が形成されている。つまり、データ線23は、絶縁薄膜48及び第1層間絶縁膜52を貫通するソースコンタクトホール29を介してソース領域50に電気的に接続されている。
【0031】
さらに、図5の右側に示すように、第1層間絶縁膜52上にはデータ線23と同一層の金属からなるドレイン電極31が形成され、ドレイン電極31へ通じる画素コンタクトホール32が形成された第2層間絶縁膜53が形成されている。つまり、ドレイン領域51はドレイン電極31を介して画素電極21と電気的に接続されている。なお、図3には図示していないが、半導体層28のドレイン領域51とドレイン電極31とは、第1層間絶縁膜52に形成されたドレインコンタクトホール30を介して電気的に接続されている。
【0032】
一方、図5の右側に示す蓄積容量部25においては、TFTアレイ基板2を構成する透明基板43上にシリコン酸化膜等からなる下地絶縁膜47が設けられ、下地絶縁膜47上にはTFT22の半導体層28と一体に形成されリン(P)がドープされたn型の半導体層28が設けられ、この半導体層28を覆うように絶縁薄膜48が全面に形成されている。絶縁薄膜48上に、走査線24と同一層の金属からなる容量線26が形成され、容量線26を覆うように第1層間絶縁膜52が全面に形成され、半導体層28の上方かつ第1層間絶縁膜52上にはドレイン電極31が形成され、ドレイン電極31を覆うように第2層間絶縁膜53が全面に形成されている。
【0033】
そして、この第2層間絶縁膜53を貫通してドレイン電極31表面に達する画素コンタクトホール32が設けられ、この第2層間絶縁膜53上には画素コンタクトホール32の部分でドレイン電極31に電気的に接続されるITO等の透明導電膜からなる画素電極21が設けられている。なお、この第2層間絶縁膜53はTFTアレイ基板2上を平坦化するための膜として用いられるものであり、例えば平坦性の高い樹脂の一種であるアクリル樹脂が2μm程度の膜厚になるように塗布され、その後硬化されることで形成される。
【0034】
他方、対向基板11の要部を構成する透明基板44上には、例えば、クロム(Cr)等の金属膜、樹脂ブラックレジスト等からなる第1遮光膜54(ブラックマトリクス)が格子状に形成され、第1遮光膜54間にはR(赤)、G(緑)、B(青)の3原色に対応するカラーフィルター層55が形成されている。そして、このカラーフィルター層55を覆うようにオーバーコート膜56が形成され、オーバーコート膜56上には、画素電極21と同様、ITO(Indium Tin Oxide)等の透明導電膜からなる対向電極57が全面に形成されている。なお、TFTアレイ基板2の液晶46に接する面にはポリイミド等からなる配向膜58が、対向基板11の液晶46に接する面には配向膜58と同一の材料等からなる配向膜59がそれぞれ設けられている。
【0035】
さらに、図6に示す薄膜容量素子9においては、TFTアレイ基板2を構成する透明基板43上にシリコン酸化膜等からなる下地絶縁膜47が設けられ、下地絶縁膜47上にはTFT22の半導体層28と一体に形成されリン(P)がドープされたポリシリコンからなるn型の半導体層28が設けられ、この半導体層28を覆うようにシリコン酸化膜、シリコン窒化膜等からなる絶縁薄膜48(誘電体膜)が全面に形成されている。絶縁薄膜48上に、ゲート電極となる走査線24と同一層の金属からなる容量線26が形成され、容量線26を覆うように層間絶縁膜52が全面に形成され、この層間絶縁膜52を貫通して容量線26表面に達するコンタクトホール60が形成され、この層間絶縁膜52上にはコンタクトホール60の部分で容量線26に電気的に接続されデータ線23及びドレイン電極31と同一層の金属からなる配線61が形成されている。そして、n型の半導体層28はコンタクトホールを介して配線層61と電気的に接続してグランド(GND)電位に固定されている。
【0036】
本実施の形態の液晶装置においては、蓄積容量部25を、誘電体層である絶縁薄膜48を下部電極層であるn型の半導体層28と上部電極層である容量線26により挟持した多層構造としたので、小型化・薄厚化することで容量が増加し、容量線26の電位を下げても所望の蓄積容量を得ることができる。その結果、絶縁薄膜48に実効的に印加される電圧を下げることができ、絶縁薄膜48の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜48への実効印加電圧を下げることで絶縁薄膜48の経時劣化を抑制することができ、蓄積容量の信頼性を向上させることができる。
【0037】
また、薄膜容量素子9を、誘電体層である絶縁薄膜48を、下部電極層であるn型の半導体層28(GND電位)と上部電極層である容量線26により挟持した多層構造としたので、外部回路接続端子7に外部信号回路から信号が入力した場合、この信号に重畳されたノイズを薄膜容量素子9により吸収し、ノイズのレベルを低下させることができ、ノイズに起因する誤動作を減少させることができ、液晶装置の動作の信頼性を向上させることができる。
また、薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【0038】
また、薄膜を用いた積層構造としたので、容量のバラツキを小さくすることができ、ノイズの遮断性能のバラツキを小さくすることができる。
なお、絶縁薄膜48を、シリコン酸化膜及びシリコン窒化膜を積層した2層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した3層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜としてもよい。この場合、シリコン酸化膜より誘電率の高いシリコン窒化膜を用いた多層構造としたので、容量を大きくすることができ、ノイズをより効果的に低減することができる。したがって、液晶装置の動作の信頼性をさらに向上させることができる。
【0039】
[液晶装置の製造プロセス]
次に、上記構成の液晶装置の製造プロセスについて図7及び図8を用いて説明する。
図7は、特に、TFTアレイ基板2の製造プロセスの前工程を示す工程断面図、図8は、同製造プロセスの後工程を示す工程断面図である。
まず、図7(1)に示すように、化学気相反応法(CVD法)等を用いて、ガラス基板、石英基板等の透明基板43上に下地絶縁膜47を形成する。ここで、この下地絶縁膜47がシリコン酸化膜(SiO2)1層の場合には、プラズマCVD法(マイクロ波プラズマCVD法、光CVD法等)あるいは通常のCVD法等を用いてSiO2を堆積することで成膜がなされるが、この下地絶縁膜47がシリコン酸化膜/シリコン窒化膜(SiO2/Si3N4)の2層の場合には、プラズマCVD法あるいは通常のCVD法等を用いてSiO2を堆積した後、プラズマCVD法等を用いてSi3N4を堆積することで成膜がなされる。
【0040】
次に、プラズマCVD法等を用いて下地絶縁膜47の上にアモルファスシリコン層(amorphous silicon)を形成する。その後、レーザアニール法または急速加熱法等を用いてアモルファスシリコン層に加熱処理を施すことにより、その結晶粒を成長させ、例えば膜厚が50nm程度の結晶性のポリシリコン層70を形成する。なお、ポリシリコン層70は、減圧CVD法等を用いて下地絶縁膜47上に直接形成してもよい。
【0041】
次に、図7(2)に示すように、フォトリソグラフィ法を用いて、前記ポリシリコン層70を上述した半導体層28のパターンとなるようにパターニングする。
次に、TEOS−CVD法、プラズマCVD法、熱酸化法等を用いて、パターニングされたポリシリコン層70の表面に、例えば膜厚が50〜150nm程度のゲート絶縁膜となる絶縁薄膜48を形成する。なお、熱酸化法を用いて絶縁薄膜48を形成する際には、アモルファスシリコン層の結晶化も同時に行うことで、このアモルファスシリコン層をポリシリコン層70とすることができる。
【0042】
ここで、絶縁薄膜48がシリコン酸化膜1層の場合、プラズマCVD法あるいは通常のCVD法等を用いて形成する。また、シリコン窒化膜1層の場合、プラズマCVD法等を用いて形成する。さらに、シリコン酸化膜及びシリコン窒化膜を積層した2層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した3層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜の場合も、上述した方法により各層を順次形成すればよい。
【0043】
次に、図7(3)に示すように、蓄積容量部25及び薄膜容量素子9各々の半導体層28の容量領域となる部分以外を覆うようにレジストパターン71を形成し、蓄積容量部25及び薄膜容量素子9の半導体層28の容量領域を低抵抗化するために、絶縁薄膜48を通して蓄積容量部25及び薄膜容量素子9の半導体層28の容量領域に、n型のドーパントであるリン(31P)イオンをイオン注入する。この際のイオン注入条件としては、加速エネルギーを10〜80keV、イオンドーズ量を5×1014〜5×1015ions/cm2とすればよい。なお、半導体層28上に絶縁薄膜48を形成する前に、例えばリン(31P)イオン(n型)を10〜30keVで半導体層28中に直接イオン注入しても同様の効果を得ることができる。
この結果、蓄積容量部25及び薄膜容量素子9各々の半導体層28は、不純物濃度が約1×1019〜5×1020cm-3のn型の半導体層となる。
【0044】
次に、図8(1)に示すように、レジストパターン71を剥離した後、絶縁薄膜48の表面に、厚さが約200〜約600nm(約2000〜約6000オングストローム)のTa、Cr、Al等の金属層からなるTFT22の走査線24、及び蓄積容量部25及び薄膜容量素子9各々の容量線26を形成する。この走査線24および容量線26の形成は、絶縁薄膜48の表面に、例えばスパッタリングあるいは真空蒸着によりTa、Cr、Al等の金属を成膜し、その後、フォトリソグラフィ法を用いて、当該走査線24および容量線26等のパターンになるようにパターニングする。
【0045】
そして、当該走査線24および容量線26を形成した後、図示されていないがP型領域を覆うようにレジストパターン72を形成し、次いで、リン(31P)イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が5×1014〜5×1015ions/cm2程度であり、加速エネルギーは80keV程度である。
以上の工程により、走査線24をマスクとして、TFT22の半導体層28にソース領域50およびドレイン領域51が形成される。なお、半導体層28のうち走査線24に覆われていた領域はイオン注入がなされないので、ノンドープ領域となり、この領域はチャネル領域49とされる。
【0046】
次に、図8(2)に示すように、レジストパターン72を剥離した後、TFT22、蓄積容量部25及び薄膜容量素子9を覆うように(第1)層間絶縁膜52を積層し、その後、TFT22のソースコンタクトホール29及びドレインコンタクトホール30、及び薄膜容量素子9のコンタクトホール60となる位置を開口し、その後、例えばスパッタリングあるいは真空蒸着によりAl等の金属を成膜し、その後フォトリソグラフィ法を用いて、当該データ線23、ドレイン電極31及び配線61等のパターンになるようにパターニングする。
【0047】
その後、TFT22及び蓄積容量部25に第2層間絶縁膜53を積層し、画素コンタクトホール32となる位置を開口し、その上の所定の領域に膜厚が約50〜200nm程度のITO等の透明導電性薄膜からなる画素電極21を形成する。最後に、TFT22及び蓄積容量部25の全面に配向膜を形成する。
以上の工程により、本実施の形態のTFTアレイ基板2が完成する。
【0048】
ここでは、図5に示した対向基板11については工程図の例示を省略しているが、まず、ガラス基板等の透明基板44を用意し、この透明基板44上に第1遮光膜54および額縁としての第2遮光膜を、例えばCr(クロム)等の金属をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Cr、Ni(ニッケル)、Al等の金属材料の他、C(カーボン)やTi(チタン)をフォトレジストに分散した樹脂ブラック等の複合材料により形成してもよい。
【0049】
その後、カラーフィルター層55、オーバーコート膜56を順次形成した後、対向基板11の全面にスパッタリング等により、ITO等の透明導電性薄膜を約50〜200nmの厚さに堆積することにより対向電極57を形成する。さらに、対向電極57の全面に配向膜59を形成する。
最後に、上述のように各層が形成されたTFTアレイ基板2と対向基板11とを対向させて配置し、セル厚が例えば4μm程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、この空パネル内に液晶46を封入すれば、本実施の形態の液晶装置が完成する。
【0050】
本実施の形態の液晶装置の製造方法によれば、透明基板43上に、半導体層28、絶縁薄膜48、及び走査線24及び容量線26を順次形成することにより、TFT22、蓄積容量部25及び薄膜容量素子9を同時に形成するので、薄膜容量素子9を形成するための工程を別途設ける必要が無く、製造工程を簡略化することができ、製造コストを低減することができる。
これにより、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも安価なTFTアレイ基板2を容易に実現することができる。
【0051】
[電子機器]
本発明により得られた電気光学装置の一例の液晶装置を使用した電子機器について説明する。
本発明により得られた電気光学装置の一例の液晶装置を表示装置として使用した電子機器の例を図9〜図11に示す。
図9は、携帯電話の一例を示した斜視図である。
図9において、符号1000は携帯電話本体を示し、符号1001は上記の液晶装置を用いた液晶表示部を示している。
【0052】
図10は、腕時計型電子機器の一例を示した斜視図である。
図10において、符号1100は時計本体を示し、符号1101は上記の液晶装置を用いた液晶表示部を示している。
図11は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図11において、符号1200は情報処理装置、符号1202はキーボードなどの入力部、符号1204は情報処理装置本体、符号1206は上記の液晶装置を用いた液晶表示部を示している。
図9から図11に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、外部回路からのノイズを効果的に低減することで、信頼性に優れた電子機器を実現することができる。
【0053】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのTFT22、蓄積容量部25及び薄膜容量素子9の半導体層28をnチャネル型としたが、これらの導電型はpチャネル型であってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【0054】
【発明の効果】
以上、詳細に説明したように、本発明によれば、アクティブマトリクス基板の外部回路接続端子に、誘電体層を一対の電極層で挟持してなる薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズが前記薄膜容量素子により吸収され、このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力することとなり、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性を向上させることができる。
【0055】
また、誘電体層の膜厚を薄くすることができるので、それに応じて容量を増加させることができ、ノイズの遮断性能を向上させることができる。また、容量素子を薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態の液晶装置の全体構成を示す平面図である。
【図2】 図1のA領域の拡大平面図である。
【図3】 本発明の一実施の形態である液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。
【図4】 同、液晶装置の画素構成を示す拡大平面図である。
【図5】 図4のA−A’線およびB−B’線に沿う断面図である。
【図6】 図2のC−C’線に沿う断面図である。
【図7】 TFTアレイ基板の製造プロセスの前工程を説明するための工程断面図である。
【図8】 TFTアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
【図9】 本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図10】 電子機器の他の例を示す斜視図である。
【図11】 電子機器のさらに他の例を示す斜視図である。
【符号の説明】
1 液晶装置
2 薄膜トランジスタ(TFT)アレイ基板(アクティブマトリクス基板)
7 外部回路接続端子
8 配線
9 薄膜容量素子
10 配線
11 対向基板
21 画素電極
22 TFT
23 データ線
24 走査線
25 蓄積容量部
26 容量線
28 半導体層
31 ドレイン電極
43,44 透明基板
46 液晶
48 絶縁薄膜(誘電体層)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix substrate, a manufacturing method thereof, a liquid crystal device, and an electronic device, and more particularly, a noise filter provided between a plurality of scanning lines, a plurality of data lines, and a plurality of external circuit connection terminals in the liquid crystal device. The present invention relates to the structure of the element.
[0002]
[Prior art]
As a device capable of high-resolution and fine matrix display, there is an active matrix liquid crystal display device.
This active matrix driving method includes a switching method using a three-terminal element such as a thin film transistor (hereinafter also referred to as TFT) or a MOSFET (Metal Oxide Semiconductor Field Emmition Transistor), a PIN diode or a TFD (Thin Film). There is a method of switching using a two-terminal nonlinear element such as a diode element.
For example, a liquid crystal display device using a TFT as a switching element is formed by forming pixel electrodes and TFTs in a matrix on a glass substrate, and switching the pixel electrodes with the TFT. A TFT array substrate is configured by arranging a large number of scanning lines and data lines in a grid pattern and forming a large number of TFTs corresponding to these intersections.
[0003]
In each TFT, the gate electrode is connected to the scanning line, the source region of the semiconductor layer is connected to the data line, and the drain region of the semiconductor layer is connected to the pixel electrode. When a scanning signal is supplied to the gate electrode of the TFT through the scanning line, the channel region between the source region and the drain region of the TFT is inverted to turn on the TFT, and the semiconductor layer is connected to the semiconductor layer through the data line. An image signal supplied to the source region is supplied to the pixel electrode through the channel region.
In such a liquid crystal display device, each of the plurality of scanning lines and the plurality of data lines is electrically connected to an external circuit such as a printed circuit board via an external circuit connection terminal connected thereto. A noise filter element such as a noise removing filter capacitor, which is an external component, is provided between each of the scanning lines and data lines and the external circuit connection terminal in order to reduce noise intrusion from the external circuit. Yes.
[0004]
[Problems to be solved by the invention]
However, in a conventional liquid crystal device using a noise filter element, the noise filter element, which is an external component, is attached to the wiring between the scanning line and the data line and the external circuit connection terminal. In this case, the size of the noise filter element must be increased, and it is difficult to further reduce the size and space of the noise filter element.
In addition, since the noise filter element is connected to the wiring, there is a risk of connection failure or disconnection in the connection part, resulting in a decrease in noise blocking performance, a decrease in product yield, There is a risk that problems such as deterioration in reliability occur due to deterioration of the connection portion over time.
Further, in the production line of the liquid crystal device, a process of attaching a noise filter element to the wiring between the scanning line and the data line and the external circuit connection terminal is necessary, which is a cause of increasing the production cost.
[0005]
The present invention has been made in order to solve the above-described problems, and the noise from the external circuit is effectively cut off, so that the operation is highly reliable, miniaturization, space saving, product It is an object of the present invention to provide an active matrix substrate, a manufacturing method thereof, a liquid crystal device, and an electronic device that can be reduced in price without causing a decrease in yield and reliability.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, an active matrix substrate of the present invention includes a plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, and the plurality of scanning lines and the plurality of data lines. An external circuit connection terminal for supplying a signal to at least one, a scanning line driving circuit, a data line driving circuit, and a plurality of pixel electrodes arranged in a matrix corresponding to the intersection of the scanning line and the data line; An active matrix substrate having a plurality of thin film transistors serving as switching elements of the pixel electrodes and a plurality of storage capacitors, and connecting each of the scanning line driving circuit and the data line driving circuit to the external circuit connection terminal A dielectric layer that is the same layer as the gate insulating film of the thin film transistor, a semiconductor layer that is the same layer as the semiconductor layer of the thin film transistor, A thin film capacitive element sandwiched between the gate electrode of the film transistor and a capacitive line in the same layer is provided, and the capacitive line constituting the thin film capacitive element is electrically connected to the wiring through a contact hole. The semiconductor layer constituting the thin film capacitor is fixed to a ground potential.
[0007]
In the case of a conventional active matrix substrate, a noise filter element, which is an external component, is attached to the wiring between the scanning line and the data line and the external circuit connection terminal, so that the noise filter element is reduced in size and space. As a result, it is difficult to cope with downsizing of the apparatus.
Further, since the noise filter element is connected to the wiring, there is a risk that connection failure, disconnection, or the like may occur, and as a result, there is a possibility that the yield of the product is lowered or the reliability is lowered.
[0008]
On the other hand, in the active matrix substrate of the present invention, the external circuit connection terminal is provided with a thin film capacitor element having a laminated structure in which a dielectric layer is sandwiched between a pair of electrode layers, so that an external signal is connected to the external circuit connection terminal. When a signal is input from the circuit, the noise superimposed on this signal is absorbed by the thin film capacitive element, and the noise level is lowered. Since the noise-reduced signal is input to the internal circuit in the active matrix substrate, malfunction due to noise is reduced, and the operation reliability of the active matrix substrate is improved.
[0009]
Further, since the capacitor element is a thin film capacitor element having a laminated structure, the thickness of the dielectric layer is reduced, the capacity is increased accordingly, and the noise blocking performance is improved. In addition, by reducing the thickness of the capacitor element, the overall shape can be reduced, and further downsizing and space saving can be achieved.
In addition, since the capacitor element is a thin film capacitor element having a laminated structure, variation in characteristics (capacitance) is reduced as compared with a conventional noise filter element or the like, and variation in noise blocking performance is reduced.
[0010]
In the active matrix substrate of the present invention, the dielectric layer may be configured by laminating a plurality of types of dielectric layers. With such a configuration, the capacitance of the thin film capacitor can be increased, noise from an external circuit is effectively cut off, and the operation reliability of the active matrix substrate is increased.
[0011]
The dielectric layer may be a dielectric film made of one kind selected from silicon oxide and silicon nitride, or a dielectric multilayer film made by laminating the two kinds in multiple layers.
It is preferable to use silicon oxide or silicon nitride having a dielectric constant larger than that of the silicon oxide as the material constituting the dielectric layer because the dielectric constant of the dielectric layer increases and the capacitance of the thin film capacitor increases.
[0012]
Furthermore, if the dielectric layer is made of a dielectric multilayer film, that is, a silicon oxide and a silicon nitride layer to form a multilayer structure such as a two-layer structure or a three-layer structure, the leakage current of the dielectric layer can be reduced. This is more preferable because the reliability is further increased.
The capacitance of each of the plurality of thin film capacitive elements may be set corresponding to the scanning line or the data line to which the thin film capacitive element is connected.
The thin film capacitor may be connected in parallel with the storage capacitor, a capacitor provided in the thin film transistor, and a capacitor provided in the pixel electrode.
[0013]
The method for manufacturing an active matrix substrate according to the present invention supplies a signal to a plurality of scanning lines and a plurality of data lines provided on the substrate so as to intersect with each other, and to at least one of the plurality of scanning lines and the plurality of data lines. An external circuit connection terminal, a scanning line driving circuit, a data line driving circuit, a plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, and switching elements for the pixel electrodes A method of manufacturing an active matrix substrate having a plurality of thin film transistors and a plurality of storage capacitors, wherein at the same time the storage capacitors are formed, each of the scanning line driving circuit and the data line driving circuit is connected to the external circuit. A dielectric layer that is the same layer as the gate insulating film of the thin film transistor is connected to the wiring connecting the terminal, and the semiconductor layer of the thin film transistor The semiconductor layer is sandwiched between a semiconductor layer of the same layer and a capacitor line of the same layer as the gate electrode of the thin film transistor, and the capacitor line is electrically connected to the wiring through a contact hole, and the semiconductor layer is grounded A thin film capacitor element fixed at a potential is formed.
[0014]
According to the method for manufacturing an active matrix substrate of the present invention, a dielectric layer having substantially the same structure as the storage capacitor is sandwiched between the pair of electrode layers at the external circuit connection terminal substantially simultaneously with the formation of the storage capacitor in the pixel. Since the thin film capacitor is formed, an active matrix substrate that is free from malfunction due to noise, has high operation reliability, can be reduced in size and space, and can reduce manufacturing costs. It can be easily realized.
The thin film capacitor may be formed simultaneously with the formation of the thin film transistor by the step of forming the thin film transistor. Thereby, it is possible to realize an active matrix substrate with higher operation reliability and capable of further reducing the manufacturing cost.
[0015]
The electro-optical device of the present invention is characterized in that an electro-optical material is sandwiched between the active matrix substrate of the present invention and a counter substrate.
According to this, it is possible to realize an electro-optical device that has high operation reliability and can be reduced in size and space.
[0016]
An electronic apparatus according to the present invention includes the electro-optical device according to the present invention.
According to this, it is possible to realize an electronic device having a display unit that is highly reliable in operation and that can be reduced in size and space.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a plan view showing an overall configuration of a liquid crystal device which is an example of the electro-optical device of the present embodiment. FIG. 2 is an enlarged plan view of a region A in FIG. FIG. 3 is an equivalent circuit of various elements and wirings in a plurality of pixels constituting the image display area. FIG. 4 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate (active matrix substrate) on which data lines, scanning lines, pixel electrodes and the like are formed. 5 is a cross-sectional view taken along line AA ′ in FIG. 4 showing the storage capacitor portion on the right side, and a cross-sectional view taken along line BB ′ in FIG. 4 showing the TFT portion on the left side. 6 is a cross-sectional view taken along the line CC ′ of FIG. 2 showing the thin film capacitor. FIG. 7 is a process cross-sectional view for explaining a pre-process of the manufacturing process of the TFT array substrate. FIG. 8 is a process cross-sectional view for explaining a subsequent process of the manufacturing process of the TFT array substrate.
In FIGS. 5 and 6, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0018]
[Overall configuration of liquid crystal device]
First, the overall structure of the liquid crystal device of this embodiment will be described with reference to FIGS.
1 and 2, a sealing
[0019]
Needless to say, if the delay of the scanning signal supplied to the scanning line is not a problem, the scanning
[0020]
Furthermore, a plurality of
[0021]
[Configuration of main part of liquid crystal device]
Next, an image display area which is a main part of the liquid crystal device of this embodiment will be described with reference to FIGS.
In FIG. 3, a plurality of pixels formed in a matrix form constituting an image display region has a
[0022]
Further, the
[0023]
Image signals S1, S2,..., Sn written to the liquid crystal via the
[0024]
As shown in FIG. 4, a plurality of pixel electrodes made of a transparent conductive film such as indium tin oxide (hereinafter abbreviated as ITO) are formed on a
A
A
[0025]
In the present embodiment, the
[0026]
In the present embodiment, the
[0027]
In the present embodiment, the
[0028]
Next, a cross-sectional structure of the liquid crystal device of this embodiment will be described with reference to FIGS.
As shown in FIG. 5, in the
[0029]
In the
[0030]
On the
[0031]
Further, as shown on the right side of FIG. 5, the
[0032]
On the other hand, in the
[0033]
A
[0034]
On the other hand, a first light-shielding film 54 (black matrix) made of, for example, a metal film such as chromium (Cr), a resin black resist, or the like is formed in a lattice pattern on the
[0035]
Further, in the thin
[0036]
In the liquid crystal device of the present embodiment, the
[0037]
Further, the thin
Further, by reducing the thickness, the overall shape can be reduced, and further downsizing and space saving can be achieved.
[0038]
In addition, since the laminated structure using the thin film is used, variation in capacitance can be reduced, and variation in noise blocking performance can be reduced.
The insulating
[0039]
[Manufacturing process of liquid crystal device]
Next, a manufacturing process of the liquid crystal device having the above configuration will be described with reference to FIGS.
7 is a process cross-sectional view showing a pre-process of the manufacturing process of the
First, as shown in FIG. 7A, a
[0040]
Next, an amorphous silicon layer is formed on the
[0041]
Next, as shown in FIG. 7B, the
Next, an insulating
[0042]
Here, when the insulating
[0043]
Next, as shown in FIG. 7 (3), a resist
As a result, the
[0044]
Next, as shown in FIG. 8A, after the resist
[0045]
Then, after forming the
Through the above steps, the
[0046]
Next, as shown in FIG. 8B, after the resist pattern 72 is peeled off, a (first)
[0047]
Thereafter, a second
Through the above steps, the
[0048]
Here, although the illustration of the process diagram is omitted for the
[0049]
Thereafter, a color filter layer 55 and an
Finally, the
[0050]
According to the manufacturing method of the liquid crystal device of the present embodiment, the
As a result, there is no malfunction caused by noise, and therefore the operation reliability is high, the size and the space can be reduced, and the inexpensive
[0051]
[Electronics]
An electronic apparatus using a liquid crystal device as an example of an electro-optical device obtained according to the present invention will be described.
Examples of electronic equipment using a liquid crystal device as an example of an electro-optical device obtained by the present invention as a display device are shown in FIGS.
FIG. 9 is a perspective view showing an example of a mobile phone.
In FIG. 9,
[0052]
FIG. 10 is a perspective view showing an example of a wristwatch type electronic apparatus.
In FIG. 10,
FIG. 11 is a perspective view illustrating an example of a portable information processing apparatus such as a word processor or a personal computer.
In FIG. 11,
Since the electronic apparatus shown in FIGS. 9 to 11 includes a liquid crystal display unit using the above-described liquid crystal device, the electronic apparatus excellent in reliability can be obtained by effectively reducing noise from an external circuit. Can be realized.
[0053]
The technical scope of the present invention is not limited to the above embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, in the above embodiment, the
[0054]
【The invention's effect】
As described above in detail, according to the present invention, the external circuit connection terminal of the active matrix substrate is provided with the thin film capacitor element having the dielectric layer sandwiched between the pair of electrode layers. When a signal is input to the terminal from an external signal circuit, the noise superimposed on this signal is absorbed by the thin film capacitive element, and the signal with reduced noise is input to the internal circuit in the active matrix substrate. Therefore, the malfunction due to this can be reduced, and the operation reliability of the active matrix substrate can be improved.
[0055]
Further, since the thickness of the dielectric layer can be reduced, the capacity can be increased accordingly, and the noise blocking performance can be improved. In addition, by reducing the thickness of the capacitor element, the overall shape can be reduced, and further downsizing and space saving can be achieved.
[Brief description of the drawings]
FIG. 1 is a plan view showing an overall configuration of a liquid crystal device according to an embodiment of the present invention.
FIG. 2 is an enlarged plan view of a region A in FIG.
FIG. 3 is an equivalent circuit diagram of various elements and wirings in a plurality of pixels constituting an image display area of the liquid crystal device according to the embodiment of the present invention.
FIG. 4 is an enlarged plan view showing a pixel configuration of the liquid crystal device.
5 is a cross-sectional view taken along lines AA ′ and BB ′ of FIG.
6 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 7 is a process cross-sectional view for explaining a pre-process of a manufacturing process of a TFT array substrate.
FIG. 8 is a process cross-sectional view for explaining a subsequent process of the manufacturing process of the TFT array substrate.
FIG. 9 is a perspective view illustrating an example of an electronic apparatus including the liquid crystal device according to the invention.
FIG. 10 is a perspective view illustrating another example of an electronic device.
FIG. 11 is a perspective view illustrating still another example of an electronic device.
[Explanation of symbols]
1 Liquid crystal device
2 Thin film transistor (TFT) array substrate (active matrix substrate)
7 External circuit connection terminal
8 Wiring
9 Thin film capacitor
10 Wiring
11 Counter substrate
21 Pixel electrode
22 TFT
23 data lines
24 scan lines
25 Storage capacity section
26 capacity line
28 Semiconductor layer
31 Drain electrode
43, 44 Transparent substrate
46 LCD
48 Insulating thin film (dielectric layer)
Claims (8)
前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、
前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とするアクティブマトリクス基板。A plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, an external circuit connection terminal for supplying a signal to at least one of the plurality of scanning lines and the plurality of data lines, and a scanning line driving circuit A plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, a plurality of thin film transistors serving as switching elements of the pixel electrodes, and a plurality of storage capacitors An active matrix substrate comprising:
A dielectric layer that is the same layer as the gate insulating film of the thin film transistor is formed on a wiring that connects each of the scanning line driving circuit and the data line driving circuit and the external circuit connection terminal. A thin film capacitor element sandwiched between a semiconductor layer and a capacitor line in the same layer as the gate electrode of the thin film transistor;
The active line characterized in that the capacitor line constituting the thin film capacitor element is electrically connected to the wiring through a contact hole, and the semiconductor layer constituting the thin film capacitor element is fixed to a ground potential. Matrix substrate.
前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とするアクティブマトリクス基板の製造方法。A plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, an external circuit connection terminal for supplying a signal to at least one of the plurality of scanning lines and the plurality of data lines, and a scanning line driving circuit A plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, a plurality of thin film transistors serving as switching elements of the pixel electrodes, and a plurality of storage capacitors A method of manufacturing an active matrix substrate comprising:
At the same time as forming the storage capacitor, a dielectric layer that is the same layer as the gate insulating film of the thin film transistor is formed on the wiring that connects each of the scanning line driving circuit and the data line driving circuit and the external circuit connection terminal. The semiconductor layer of the thin film transistor is sandwiched between the semiconductor layer of the same layer and the capacitor line of the same layer as the gate electrode of the thin film transistor, and the capacitor line is electrically connected to the wiring through a contact hole A method of manufacturing an active matrix substrate, comprising forming a thin film capacitor element in which the semiconductor layer is fixed at a ground potential.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36836299A JP4016558B2 (en) | 1999-12-24 | 1999-12-24 | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36836299A JP4016558B2 (en) | 1999-12-24 | 1999-12-24 | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001183992A JP2001183992A (en) | 2001-07-06 |
JP4016558B2 true JP4016558B2 (en) | 2007-12-05 |
Family
ID=18491623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36836299A Expired - Lifetime JP4016558B2 (en) | 1999-12-24 | 1999-12-24 | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4016558B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100712121B1 (en) * | 2005-02-24 | 2007-04-27 | 삼성에스디아이 주식회사 | Lquid Crystal Display Device having a Filter to reduce riffle noise |
JP4259528B2 (en) | 2005-05-26 | 2009-04-30 | セイコーエプソン株式会社 | ELECTRO-OPTICAL DEVICE AND ELECTRONIC DEVICE HAVING THE SAME |
WO2007046169A1 (en) * | 2005-10-20 | 2007-04-26 | Sharp Kabushiki Kaisha | Semiconductor device, thin-film transistor and methods for manufacturing those |
EP1843194A1 (en) | 2006-04-06 | 2007-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
KR101681884B1 (en) | 2009-03-27 | 2016-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device, and electronic appliance |
-
1999
- 1999-12-24 JP JP36836299A patent/JP4016558B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001183992A (en) | 2001-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3844913B2 (en) | Active matrix type liquid crystal display device | |
KR100657387B1 (en) | Thin film transistor, fabrication method thereof and liquid crystal display having the thin film transistor | |
JP4483235B2 (en) | Transistor array substrate manufacturing method and transistor array substrate | |
KR100408793B1 (en) | Active matrix type display device | |
US7473926B2 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
JP3964223B2 (en) | Thin film transistor device | |
US6927815B2 (en) | Thin film transistor liquid crystal display and method for manufacturing the same | |
US20040179144A1 (en) | Thin film transistor substrate for liquid crystal display panel and manufacturing method thereof | |
WO2011030583A1 (en) | Liquid crystal display device and method for manufacturing same | |
US20070058097A1 (en) | Liquid crystal display device and method for manufacturing the same | |
US6411350B2 (en) | Method of manufacturing an electrode substrate resistant to wire breakage for an active matrix display device | |
JP2002277889A (en) | Active matrix liquid crystal display | |
JP4285533B2 (en) | Liquid crystal display device and manufacturing method thereof | |
US11385732B2 (en) | Array substrate, manufacturing method thereof, touch display panel and touch display device | |
WO2011142061A1 (en) | Thin-film transistor substrate and liquid-crystal display device provided with the same | |
JP2007212812A (en) | Electrooptical device | |
KR101015459B1 (en) | Manufacturing method of thin film transistor array substrate and display device | |
US7046315B2 (en) | Array substrate of liquid crystal display device having color filter on thin film transistor structure and method of fabricating the same | |
JP3924384B2 (en) | Thin film transistor | |
JPH0534718A (en) | Liquid crystal display device | |
JPH04335617A (en) | Active matrix substrate | |
JP4016558B2 (en) | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus | |
JP4167796B2 (en) | LIQUID CRYSTAL DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE | |
JPH0862629A (en) | Liquid crystal display device | |
JP3377003B2 (en) | Method for manufacturing active element array substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050722 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070910 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |