JPH05235757A - フェーズロックドループ回路 - Google Patents
フェーズロックドループ回路Info
- Publication number
- JPH05235757A JPH05235757A JP4032252A JP3225292A JPH05235757A JP H05235757 A JPH05235757 A JP H05235757A JP 4032252 A JP4032252 A JP 4032252A JP 3225292 A JP3225292 A JP 3225292A JP H05235757 A JPH05235757 A JP H05235757A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- input terminal
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 フェーズドロックドループ回路で分周器の性
能を向上させることなくチャンネル数を２倍に増加させ
る。 【構成】 フェースズロックドループ回路の基準発振器
１と位相比較器２間に切替回路５を設けて、分周器９か
らの位相比較周波数の基準発振器１からの基準発振周波
数を切替回路５を介して位相比較させる際に、上記切替
回路５は基準発信周波数と位相比較周波数の入力同志を
入れ替え可能に構成されている。
能を向上させることなくチャンネル数を２倍に増加させ
る。 【構成】 フェースズロックドループ回路の基準発振器
１と位相比較器２間に切替回路５を設けて、分周器９か
らの位相比較周波数の基準発振器１からの基準発振周波
数を切替回路５を介して位相比較させる際に、上記切替
回路５は基準発信周波数と位相比較周波数の入力同志を
入れ替え可能に構成されている。
Description
【０００１】
【産業上の利用分野】本発明はフェーズロックドループ
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下ＰＬＬと
記す）回路に係わり、特にミキシング方式のＰＬＬ回路
に用いる分周器の性能を向上させることなくチャンネル
数を増加させる様にしたＰＬＬ回路に関する。
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下ＰＬＬと
記す）回路に係わり、特にミキシング方式のＰＬＬ回路
に用いる分周器の性能を向上させることなくチャンネル
数を増加させる様にしたＰＬＬ回路に関する。
【０００２】
【従来の技術】従来からＰＬＬ回路はトランシーバ等に
多く利用されている。従来の最も一般的なＰＬＬ回路は
入力基準周波数信号ｆｒに出力がロックする様に閉ルー
プ制御系を構成している。
多く利用されている。従来の最も一般的なＰＬＬ回路は
入力基準周波数信号ｆｒに出力がロックする様に閉ルー
プ制御系を構成している。
【０００３】ＰＬＬ回路の基本的回路としては図５に示
す構成が知られている。図５で１は基準発振器（以下Ｒ
Ｏと記す）であり、入力基準周波数信号ｆｒ（以下ｆｒ
と記す）を出力する。このＲＯ１からのｆｒを次段の位
相比較器（以下ＰＣと記す）２に供給する。
す構成が知られている。図５で１は基準発振器（以下Ｒ
Ｏと記す）であり、入力基準周波数信号ｆｒ（以下ｆｒ
と記す）を出力する。このＲＯ１からのｆｒを次段の位
相比較器（以下ＰＣと記す）２に供給する。
【０００４】このＰＣ２では後述する電圧制御発振器
（以下ＶＣＯと記す）６からの帰還周波数信号（以下ｆ
ｖと記す）との位相比較が成され、ｆｒとｆｖの位相差
に比例した出力をＶＣＯ６から出力する。
（以下ＶＣＯと記す）６からの帰還周波数信号（以下ｆ
ｖと記す）との位相比較が成され、ｆｒとｆｖの位相差
に比例した出力をＶＣＯ６から出力する。
【０００５】ＰＣ２の出力は高周波成分を多く含むため
に低域通過濾波器（以下ＬＰＦと記す）３で積分されて
直流制御信号と成され、ＶＣＯ６に供給することでＶＣ
Ｏ６から電圧制御発振周波数信号ｆｏ（以下ｆｏと記
す）を出力する。
に低域通過濾波器（以下ＬＰＦと記す）３で積分されて
直流制御信号と成され、ＶＣＯ６に供給することでＶＣ
Ｏ６から電圧制御発振周波数信号ｆｏ（以下ｆｏと記
す）を出力する。
【０００６】ＶＣＯ６から帰還ループを直接ＰＣ２にフ
ィードバックするものもあるが、通常帰還ループ内にプ
ログラマブルカウンタや分周器（以下ＤＩＶと記す）９
が設けられている。この様な構成のＰＬＬ回路ではＶＣ
Ｏ６のｆｏはｆｒとｆｖが等しく ｆｏ＝Ｎ・ｆｒ，ｆｒ＝Δｆ ここで、Δｆはチャンネル・スペース、ＮはＤＩＶ９の
分周比であり、この分周比Ｎを１変えると、ループで変
化したｆｖとｆｒとの位相差はなくなる様になるので ｆｏ＝（Ｎ＋１）・ｆｒ となり、ｆｏはｆｒ＝Δｆのチャンネルスペース分だけ
変化する。又ＤＩＶ９は使用上限周波数が限定される等
の問題がある。
ィードバックするものもあるが、通常帰還ループ内にプ
ログラマブルカウンタや分周器（以下ＤＩＶと記す）９
が設けられている。この様な構成のＰＬＬ回路ではＶＣ
Ｏ６のｆｏはｆｒとｆｖが等しく ｆｏ＝Ｎ・ｆｒ，ｆｒ＝Δｆ ここで、Δｆはチャンネル・スペース、ＮはＤＩＶ９の
分周比であり、この分周比Ｎを１変えると、ループで変
化したｆｖとｆｒとの位相差はなくなる様になるので ｆｏ＝（Ｎ＋１）・ｆｒ となり、ｆｏはｆｒ＝Δｆのチャンネルスペース分だけ
変化する。又ＤＩＶ９は使用上限周波数が限定される等
の問題がある。
【０００７】更に、ミキシング方式ＰＬＬ回路ではｆｏ
が高い場合等に局部発振器（以下ＬＯと記す）８からの
局部発振周波数信号（以下ｆLOと記す）とをｆｏを周波
数混合器（以下ＭＩＸと記す）７でミキシングダウンし
てＤＩＶ９に混合周波数信号ｆｌ＝ｆｏ−ｆLOとして供
給する。この場合ＤＩＶ９の分周比を１／Ｎとすれば、
ＤＩＶ９の出力ｆｖ＝ｆｏ−ｆLO／Ｎとなる。
が高い場合等に局部発振器（以下ＬＯと記す）８からの
局部発振周波数信号（以下ｆLOと記す）とをｆｏを周波
数混合器（以下ＭＩＸと記す）７でミキシングダウンし
てＤＩＶ９に混合周波数信号ｆｌ＝ｆｏ−ｆLOとして供
給する。この場合ＤＩＶ９の分周比を１／Ｎとすれば、
ＤＩＶ９の出力ｆｖ＝ｆｏ−ｆLO／Ｎとなる。
【０００８】
【発明が解決しようとする課題】上述の従来構成ではＶ
ＣＯ６のｆｏは結局ｆｏ＝ｆLO−Ｎ・ｆｒ又はｆｏ＝ｆ
LO＋Ｎ・ｆｒのいずれか一方の周波数しか発振出来な
い。即ち、ＤＩＶ９の分周比Ｎを１からＮmax まで変化
させた場合にはｆｏはｆｒのステップでＮmax 通りに変
化するのでｆｏはＮmax 通りしか変化させることが出来
ず周波数チャンネル数はＤＩＶ９の分周比Ｎの数で制限
されてしまう問題があった。
ＣＯ６のｆｏは結局ｆｏ＝ｆLO−Ｎ・ｆｒ又はｆｏ＝ｆ
LO＋Ｎ・ｆｒのいずれか一方の周波数しか発振出来な
い。即ち、ＤＩＶ９の分周比Ｎを１からＮmax まで変化
させた場合にはｆｏはｆｒのステップでＮmax 通りに変
化するのでｆｏはＮmax 通りしか変化させることが出来
ず周波数チャンネル数はＤＩＶ９の分周比Ｎの数で制限
されてしまう問題があった。
【０００９】更に、上述の場合の電圧制御発振周波数で
あるｆｏの変化幅はＤＩＶ９が分周可能な入力周波数の
上限で制限される等の問題があった。
あるｆｏの変化幅はＤＩＶ９が分周可能な入力周波数の
上限で制限される等の問題があった。
【００１０】本発明は叙上の問題点を解消したＰＬＬ回
路を提供しようとするものであり、その目的とするとこ
ろはＰＬＬ回路の帰還ループに挿入するＤＩＶ９の性能
を向上させることなくチャンネル数を倍増させることで
ＶＣＯ６の可変範囲をＤＩＶ９が分周可能な入力周波数
の帯域の２倍にすることの出来るものを得ようとするも
のである。
路を提供しようとするものであり、その目的とするとこ
ろはＰＬＬ回路の帰還ループに挿入するＤＩＶ９の性能
を向上させることなくチャンネル数を倍増させることで
ＶＣＯ６の可変範囲をＤＩＶ９が分周可能な入力周波数
の帯域の２倍にすることの出来るものを得ようとするも
のである。
【００１１】
【課題を解決するための手段】本発明のＰＬＬ回路はそ
の例が図１に示されている様に基準発振手段（ＲＯ）１
からの入力基準周波数信号ｆｒを位相比較手段（ＰＣ）
２に供給し、電圧制御発振手段（ＶＣＯ）６からの電圧
制御発振信号ｆｏを分周手段の（Ｄ１Ｖ）９を介して位
相比較手段（ＰＣ）２に帰還して位相比較して位相差に
比例した出力を濾波手段（ＬＰＦ）３で積分して、電圧
制御発振手段（ＶＣＯ）６に供給する様にしたフェーズ
ロックドループ回路に於いて、基準発振手段（ＲＯ）１
と可変分周手段（ＤＩＶ）９の出力とを位相比較手段
（ＰＣ）２の基準側入力端と、比較側入力端に入れ替え
て入力する切替手段（ＳＷ）５を有し、可変分周手段
（ＤＩＶ）９の設定値を等価的に２倍に増加させて、発
振周波数の可変範囲を２倍にして成るものである。
の例が図１に示されている様に基準発振手段（ＲＯ）１
からの入力基準周波数信号ｆｒを位相比較手段（ＰＣ）
２に供給し、電圧制御発振手段（ＶＣＯ）６からの電圧
制御発振信号ｆｏを分周手段の（Ｄ１Ｖ）９を介して位
相比較手段（ＰＣ）２に帰還して位相比較して位相差に
比例した出力を濾波手段（ＬＰＦ）３で積分して、電圧
制御発振手段（ＶＣＯ）６に供給する様にしたフェーズ
ロックドループ回路に於いて、基準発振手段（ＲＯ）１
と可変分周手段（ＤＩＶ）９の出力とを位相比較手段
（ＰＣ）２の基準側入力端と、比較側入力端に入れ替え
て入力する切替手段（ＳＷ）５を有し、可変分周手段
（ＤＩＶ）９の設定値を等価的に２倍に増加させて、発
振周波数の可変範囲を２倍にして成るものである。
【００１２】
【作用】本発明のＰＬＬ回路はＰＣ２の前段にＳＷ５を
設け、ＰＣ２の基準側入力端と比較側入力端を入れ替え
る様に構成したのでチャンネル数をＤＩＶ９の分周比の
数の２倍となし、ＶＣＯ６のｆｏの可変範囲をＤＩＶ９
が分周可能な入力周波数の帯域の２倍に増加させる様に
することが出来る。
設け、ＰＣ２の基準側入力端と比較側入力端を入れ替え
る様に構成したのでチャンネル数をＤＩＶ９の分周比の
数の２倍となし、ＶＣＯ６のｆｏの可変範囲をＤＩＶ９
が分周可能な入力周波数の帯域の２倍に増加させる様に
することが出来る。
【００１３】
【実施例】以下、本発明の一実施例をトランシーバに適
用したＰＬＬ回路について詳記する。
用したＰＬＬ回路について詳記する。
【００１４】図１で図５との対応部分には同一符号を付
して重複説明を省略する。
して重複説明を省略する。
【００１５】本例のＰＬＬ回路ではＲＯ１から供給され
るｆｒは２極双投型の２個のスイッチＳＷ１及びＳＷ２
からなる切替回路（ＳＷ）５に供給される。スイッチＳ
Ｗ１の固定接点ａ1 とスイッチＳＷ２の固定接点ｂ2 と
は共通接続されてＲＯ１のｆｒが供給される入力端子ｃ
に接続されている。
るｆｒは２極双投型の２個のスイッチＳＷ１及びＳＷ２
からなる切替回路（ＳＷ）５に供給される。スイッチＳ
Ｗ１の固定接点ａ1 とスイッチＳＷ２の固定接点ｂ2 と
は共通接続されてＲＯ１のｆｒが供給される入力端子ｃ
に接続されている。
【００１６】切替回路５のスイッチＳＷ１の固定接点ｂ
1 とスイッチＳＷ2 の固定接点ａ2は共通接続されてＤ
ＩＶ９のｆｖが供給される入力端子ｄに接続されてい
る。
1 とスイッチＳＷ2 の固定接点ａ2は共通接続されてＤ
ＩＶ９のｆｖが供給される入力端子ｄに接続されてい
る。
【００１７】切替回路５のスイッチＳＷ１及びＳＷ２の
可動接片は出力端子ｅ及びｆに接続され、出力端子ｅは
ＰＣ２のプラス（＋）入力端子に出力端子ｆはＰＣ２の
マイナス（−）入力端子に接続されている。他の構成は
図５と同じである。
可動接片は出力端子ｅ及びｆに接続され、出力端子ｅは
ＰＣ２のプラス（＋）入力端子に出力端子ｆはＰＣ２の
マイナス（−）入力端子に接続されている。他の構成は
図５と同じである。
【００１８】上述の構成での切替回路の動作を図２を用
いて説明する図２Ａは、図１の切替回路５を抜き出して
示してあり、スイッチＳＷ１及びＳＷ２の可動接片を連
動して固定接点ａ1 とａ2 側に切換えると、図２Ｂに示
す様に入力端子ｃ及びｄに供給した信号は出力端子ｅ及
びｆに出力される。
いて説明する図２Ａは、図１の切替回路５を抜き出して
示してあり、スイッチＳＷ１及びＳＷ２の可動接片を連
動して固定接点ａ1 とａ2 側に切換えると、図２Ｂに示
す様に入力端子ｃ及びｄに供給した信号は出力端子ｅ及
びｆに出力される。
【００１９】同様にスイッチＳＷ１及びＳＷ２の可動接
片を連動して固定接点ｂ1 とｂ2 側に切換えると図２Ｃ
に示す様に入力端子ｃ及びｄに供給された信号は出力端
子ｆ及びｅに反転されて出力される。
片を連動して固定接点ｂ1 とｂ2 側に切換えると図２Ｃ
に示す様に入力端子ｃ及びｄに供給された信号は出力端
子ｆ及びｅに反転されて出力される。
【００２０】上述の構成で説明したＰＣ２の動作を説明
すると、ＰＣ２には２つの±入力端子があり、ＰＣ２の
出力はＬＰＦ３に供給されている。
すると、ＰＣ２には２つの±入力端子があり、ＰＣ２の
出力はＬＰＦ３に供給されている。
【００２１】今ＰＣ２の＋入力端子に供給される入力信
号に比べて−入力端子に供給される入力信号の位相が遅
れているとＰＣ２はＬＰＦ３への出力電圧を増加させ
る。逆にＰＣ２の＋入力端子に供給される入力信号に比
べて−入力端子に供給される入力信号の位相が進んでい
れば、ＰＣ２はＬＰＦ３への出力電圧を減少させ、＋入
力端子及び−入力端子に供給される入力信号の位相が一
致すればＬＰＦ３の出力電圧は一定の値となる。
号に比べて−入力端子に供給される入力信号の位相が遅
れているとＰＣ２はＬＰＦ３への出力電圧を増加させ
る。逆にＰＣ２の＋入力端子に供給される入力信号に比
べて−入力端子に供給される入力信号の位相が進んでい
れば、ＰＣ２はＬＰＦ３への出力電圧を減少させ、＋入
力端子及び−入力端子に供給される入力信号の位相が一
致すればＬＰＦ３の出力電圧は一定の値となる。
【００２２】今図５で説明したと同様に、ＲＯ１の出力
周波数をｆｒ、ＤＩＶ９の出力周波数をｆｖ、ＭＩＸ７
の出力周波数をｆｌ、ＬＯ８の出力周波数をｆLO、ＶＣ
Ｏ６の出力周波数をｆｏとしＤＩＶ９の分周比をＮと
し、この分周比の最大値をＮma x とする。又、ＶＣＯ６
は入力電圧の増加に対してｆｏを単調に増加する特性を
持っているものとすると、ＭＩＸ７のｆｌは となるものとする。又ＭＩＸ７で発生するｆLO＋ｆｏの
成分はＭＩＸ７内に設けたフィルタ等で除去するものと
する。
周波数をｆｒ、ＤＩＶ９の出力周波数をｆｖ、ＭＩＸ７
の出力周波数をｆｌ、ＬＯ８の出力周波数をｆLO、ＶＣ
Ｏ６の出力周波数をｆｏとしＤＩＶ９の分周比をＮと
し、この分周比の最大値をＮma x とする。又、ＶＣＯ６
は入力電圧の増加に対してｆｏを単調に増加する特性を
持っているものとすると、ＭＩＸ７のｆｌは となるものとする。又ＭＩＸ７で発生するｆLO＋ｆｏの
成分はＭＩＸ７内に設けたフィルタ等で除去するものと
する。
【００２３】ＰＬＬ回路ではＰＣ２の動作によって、Ｐ
Ｃ２の＋入力端子に供給される入力の位相と−入力端子
に供給される入力の位相が一致する様に動作することで
ＶＣＯ６の発振周波数ｆｏが一定となってロックされ
る。
Ｃ２の＋入力端子に供給される入力の位相と−入力端子
に供給される入力の位相が一致する様に動作することで
ＶＣＯ６の発振周波数ｆｏが一定となってロックされ
る。
【００２４】切替回路５のスイッチＳＷ１及びＳＷ２の
可動接片をａ1 及びａ2 側に倒すと、ＰＣ２の＋入力端
子にＲＯ１の出力であるｆｒが、−入力端子にＤＩＶ９
のｆｖが供給されるがこの時ＶＣＯ６のｆｏが
可動接片をａ1 及びａ2 側に倒すと、ＰＣ２の＋入力端
子にＲＯ１の出力であるｆｒが、−入力端子にＤＩＶ９
のｆｖが供給されるがこの時ＶＣＯ６のｆｏが
【００２５】 ｆｏ＝ｆLO＋Ｎ・ｆｒ ‥‥‥ （２） 又は ｆｏ＝ｆLO−Ｎ・ｆｒ ‥‥‥ （３）
【００２６】となるときにＰＬＬ回路はロックする。
【００２７】一方、切替回路５のスイッチＳＷ１及びＳ
Ｗ２の可動接片を固定接点ｂ1 及びｂ2 側に倒すと、Ｐ
Ｃ２の＋入力端子にＤＩＶ９の出力であるｆｖが−入力
端子にＲＯ１の出力であるｆｒが供給されるが、この時
ＶＣＯ６のｆｏが ｆｏ＝ｆLO−Ｎ・ｆｒ ‥‥‥ （４） 又は ｆｏ＝ｆLO＋Ｎ・ｆｒ ‥‥‥ （５）
Ｗ２の可動接片を固定接点ｂ1 及びｂ2 側に倒すと、Ｐ
Ｃ２の＋入力端子にＤＩＶ９の出力であるｆｖが−入力
端子にＲＯ１の出力であるｆｒが供給されるが、この時
ＶＣＯ６のｆｏが ｆｏ＝ｆLO−Ｎ・ｆｒ ‥‥‥ （４） 又は ｆｏ＝ｆLO＋Ｎ・ｆｒ ‥‥‥ （５）
【００２８】となるときＰＬＬ回路はロックする。切替
回路５の切替によってｆｏが式（２),（４）となるか式
（３),（５）となるかはＭＩＸ７とＤＩＶ９の入出力の
極性の関係で定まる。
回路５の切替によってｆｏが式（２),（４）となるか式
（３),（５）となるかはＭＩＸ７とＤＩＶ９の入出力の
極性の関係で定まる。
【００２９】この切替回路５のスイッチＳＷ１及びＳＷ
２の切替状態の違いによって、ＰＬＬ回路の動作が異な
ることを以下に説明する。今スイッチＳＷ１及びＳＷ２
の切替状態によるｆｏの値を上式（２）及び（４）式に
ついて考えてみる。この場合ｆｖがｆｒより低い周波数
の時にはＰＣ２の＋入力端子への位相に比べて−入力端
子の位相が遅れるような位相関係となる場合である。
２の切替状態の違いによって、ＰＬＬ回路の動作が異な
ることを以下に説明する。今スイッチＳＷ１及びＳＷ２
の切替状態によるｆｏの値を上式（２）及び（４）式に
ついて考えてみる。この場合ｆｖがｆｒより低い周波数
の時にはＰＣ２の＋入力端子への位相に比べて−入力端
子の位相が遅れるような位相関係となる場合である。
【００３０】切替回路５のスイッチＳＷ１及びＳＷ２の
可動接片をａ1 及びａ2 側に切替えると、ＰＣ２の＋入
力端子にＲＯ１のｆｒが−入力端子にＤＩＶ９のｆｖが
加えられ、このｆｖの値はｆｖ＝ｆｏ−ｆLO／Ｎであ
る。この式でもし、ｆｏが（２）式の値よりも小さい
と、ｆｖはｆｒよりも低くなる。
可動接片をａ1 及びａ2 側に切替えると、ＰＣ２の＋入
力端子にＲＯ１のｆｒが−入力端子にＤＩＶ９のｆｖが
加えられ、このｆｖの値はｆｖ＝ｆｏ−ｆLO／Ｎであ
る。この式でもし、ｆｏが（２）式の値よりも小さい
と、ｆｖはｆｒよりも低くなる。
【００３１】従って、ＰＣ２の＋入力端子の位相と比べ
て−入力の位相は遅れる。その結果としてＰＣ２の働き
によりＬＰＦ３の出力電圧は増加し、ＶＣＯ６のｆｏは
増加する。逆にｆｏが（２）式の値よりも高いときはｆ
ｖはｆｒよりも高くなるのでＰＣ２の働きによりＶＣＯ
６のｆｏは減少する。
て−入力の位相は遅れる。その結果としてＰＣ２の働き
によりＬＰＦ３の出力電圧は増加し、ＶＣＯ６のｆｏは
増加する。逆にｆｏが（２）式の値よりも高いときはｆ
ｖはｆｒよりも高くなるのでＰＣ２の働きによりＶＣＯ
６のｆｏは減少する。
【００３２】この様にして、ＰＬＬ回路はＰＣ２の動作
でｆｖ＝ｆｒとなる様に動作し、その結果ｆｏは（２）
式の値で一定となってロック状態を保つ。尚、この場
合、ＰＬＬ回路はｆｏが（３）式の値ではロックしな
い。
でｆｖ＝ｆｒとなる様に動作し、その結果ｆｏは（２）
式の値で一定となってロック状態を保つ。尚、この場
合、ＰＬＬ回路はｆｏが（３）式の値ではロックしな
い。
【００３３】一方切替回路５のスイッチＳＷ１及びＳＷ
２の可動接片を固定接点ｂ1 及びｂ 2 側に切替えると、
ＰＣ２の＋入力端子にＤＩＶ９のｆｖが−入力端子にＲ
Ｏ１のｆｒが加えられ、この時のＤＩＶ９の出力ｆｖは
ｆｖ＝ｆLO−ｆｏ／Ｎである。（４）式より、ｆｏはｆ
LOよりも小さいので前述のｆｖ＝ｆｏ−ｆLO／Ｎと比較
するとｆｏとｆLOが逆になる形となっている。この式で
もし、ｆｏが（４）式の値よりも小さいと、ｆｖはｆｒ
よりも高くなる。
２の可動接片を固定接点ｂ1 及びｂ 2 側に切替えると、
ＰＣ２の＋入力端子にＤＩＶ９のｆｖが−入力端子にＲ
Ｏ１のｆｒが加えられ、この時のＤＩＶ９の出力ｆｖは
ｆｖ＝ｆLO−ｆｏ／Ｎである。（４）式より、ｆｏはｆ
LOよりも小さいので前述のｆｖ＝ｆｏ−ｆLO／Ｎと比較
するとｆｏとｆLOが逆になる形となっている。この式で
もし、ｆｏが（４）式の値よりも小さいと、ｆｖはｆｒ
よりも高くなる。
【００３４】従って、ＰＣ２の＋入力端子の位相と比べ
て−入力の位相は進む。その結果としてＰＣ２の働きよ
りＬＰＦ３の出力電圧は減少し、ＶＣＯ６のｆｏは減少
する。逆にｆｏが（４）式の値よりも高いときはｆｖは
ｆｒよりも低くなるのでＰＣ２の働きによりＶＣＯ６の
ｆｏは増加する。
て−入力の位相は進む。その結果としてＰＣ２の働きよ
りＬＰＦ３の出力電圧は減少し、ＶＣＯ６のｆｏは減少
する。逆にｆｏが（４）式の値よりも高いときはｆｖは
ｆｒよりも低くなるのでＰＣ２の働きによりＶＣＯ６の
ｆｏは増加する。
【００３５】この様にして、ＰＬＬ回路はＰＣ２の動作
でｆｖ＝ｆｒとなる様に動作し、その結果ｆｏは（４）
式の値で一定となってロック状態を保つ。尚、この場
合、ＰＬＬ回路はｆｏが（５）式の値ではロックしな
い。この様に切替回路５のスイッチＳＷ１又はＳＷ２は
ＰＣ２の＋入力端子及び−入力端子に供給する入力を逆
転させ、ＲＯ１の出力ｆｒとＤＩＶ９の出力ｆｖの位相
関係に対してＰＣ２が逆向きに動作する効果を持つ。従
って、スイッチＳＷ１及びＳＷ２の切替によってｆｏが
ｆLOよりも大きいか小さいかが選択されｆｏは（２）式
又は（４）式のいずれかの値をとることになる。
でｆｖ＝ｆｒとなる様に動作し、その結果ｆｏは（４）
式の値で一定となってロック状態を保つ。尚、この場
合、ＰＬＬ回路はｆｏが（５）式の値ではロックしな
い。この様に切替回路５のスイッチＳＷ１又はＳＷ２は
ＰＣ２の＋入力端子及び−入力端子に供給する入力を逆
転させ、ＲＯ１の出力ｆｒとＤＩＶ９の出力ｆｖの位相
関係に対してＰＣ２が逆向きに動作する効果を持つ。従
って、スイッチＳＷ１及びＳＷ２の切替によってｆｏが
ｆLOよりも大きいか小さいかが選択されｆｏは（２）式
又は（４）式のいずれかの値をとることになる。
【００３６】従来の、切替回路５を設けないＰＬＬ回路
では、ｆｏ＝ｆLO−Ｎ・ｆｒまたはｆLO＋Ｎ・ｆｒの何
れか一方の周波数しか発振できなかったが、スイッチＳ
Ｗ１及びＳＷ２を設けることにより、何れかの周波数を
選択して発振可能となる。そして、Ｎを１からＮmax ま
で変化させると、ｆｏはｆｒのステップで、Ｎmax 通り
に変化する。従って、発振周波数を従来はＮmax 通りま
でしか変化させられなかったものが、本発明により、２
Ｎmax 通りに変化させることができる。
では、ｆｏ＝ｆLO−Ｎ・ｆｒまたはｆLO＋Ｎ・ｆｒの何
れか一方の周波数しか発振できなかったが、スイッチＳ
Ｗ１及びＳＷ２を設けることにより、何れかの周波数を
選択して発振可能となる。そして、Ｎを１からＮmax ま
で変化させると、ｆｏはｆｒのステップで、Ｎmax 通り
に変化する。従って、発振周波数を従来はＮmax 通りま
でしか変化させられなかったものが、本発明により、２
Ｎmax 通りに変化させることができる。
【００３７】また、この時の周波数の変化幅は２Ｎmax
・ｆｒであり、従来の変化幅Ｎmax・ｆｒの２倍とな
る。この時ＤＩＶ９の入力最高周波数はＮmax ・ｆｒで
あり、従来のＰＬＬ回路におけるＤＩＶ９の入力最高周
波数と同じで済む。また、ｆｒをｆｒ／２とすると、ｆ
ｏの変化幅がＮmax ・ｆｒのままでありながら、周波数
ステップがｆｒ／２と、従来の１／２となる。即ち細か
い周波数制御が可能となる。
・ｆｒであり、従来の変化幅Ｎmax・ｆｒの２倍とな
る。この時ＤＩＶ９の入力最高周波数はＮmax ・ｆｒで
あり、従来のＰＬＬ回路におけるＤＩＶ９の入力最高周
波数と同じで済む。また、ｆｒをｆｒ／２とすると、ｆ
ｏの変化幅がＮmax ・ｆｒのままでありながら、周波数
ステップがｆｒ／２と、従来の１／２となる。即ち細か
い周波数制御が可能となる。
【００３８】上述の様に切替回路で切替えられてＶＣＯ
６に供給される入力電圧ＶｉｎとＶＣＯ６からの発振周
波数信号のｆｏとの関係を図３に示す。図３で横軸はＶ
ｉｎを縦軸はｆｏを示している。
６に供給される入力電圧ＶｉｎとＶＣＯ６からの発振周
波数信号のｆｏとの関係を図３に示す。図３で横軸はＶ
ｉｎを縦軸はｆｏを示している。
【００３９】この図２から解る様に、切替回路５のスイ
ッチＳＷ１及びＳＷ２の可動接片を固定接点ａ側にした
時のＶｉｎの変化範囲はＶ2 からＶ3 までのに示す範
囲であり、切替回路５のスイッチＳＷ１及びＳＷ２の可
動接片を固定接点ｂ側にした時のＶｉｎの変化範囲はＶ
1 からＶ2 までのに示す範囲である。
ッチＳＷ１及びＳＷ２の可動接片を固定接点ａ側にした
時のＶｉｎの変化範囲はＶ2 からＶ3 までのに示す範
囲であり、切替回路５のスイッチＳＷ１及びＳＷ２の可
動接片を固定接点ｂ側にした時のＶｉｎの変化範囲はＶ
1 からＶ2 までのに示す範囲である。
【００４０】更に、の範囲では、ＤＩＶ９の分周比Ｎ
を増加させるとＶｉｎはＶ2 からＶ 1 まで減少する方向
に変化するので、ｆｏは減少する。の範囲では、分周
比Ｎを増加させるとＶｉｎはＶ2 からＶ3 まで増加する
方向に変化するので、ｆｏは増加する。このように、切
替回路５は分周比Ｎの増減と入力電圧Ｖｉｎの増減を反
転させる効果を持っている。次に上述の切替回路５の具
体的構成を図４で説明する。
を増加させるとＶｉｎはＶ2 からＶ 1 まで減少する方向
に変化するので、ｆｏは減少する。の範囲では、分周
比Ｎを増加させるとＶｉｎはＶ2 からＶ3 まで増加する
方向に変化するので、ｆｏは増加する。このように、切
替回路５は分周比Ｎの増減と入力電圧Ｖｉｎの増減を反
転させる効果を持っている。次に上述の切替回路５の具
体的構成を図４で説明する。
【００４１】図４でｃ，ｄは図１に示した切替回路５の
入力端子ｅ，ｆは同様の出力端子であり、ｇは切替え制
御入力端子である。入力端子ｃ，ｄは第１乃至第４のア
ンド回路４１，４２，４３，４４の一方の入力端子に接
続され、切替え制御入力端子ｇはノット回路４７を介し
てアンド回路４１及び４４の夫々の他方の入力端子に接
続され、切替え制御入力端子ｇからは直接アンド回路４
２及び４３の夫々の他方の入力端子に接続されている。
入力端子ｅ，ｆは同様の出力端子であり、ｇは切替え制
御入力端子である。入力端子ｃ，ｄは第１乃至第４のア
ンド回路４１，４２，４３，４４の一方の入力端子に接
続され、切替え制御入力端子ｇはノット回路４７を介し
てアンド回路４１及び４４の夫々の他方の入力端子に接
続され、切替え制御入力端子ｇからは直接アンド回路４
２及び４３の夫々の他方の入力端子に接続されている。
【００４２】アンド回路４１及び４２の夫々の出力端子
はオア回路４５の入力端子に接続され、アンド回路４３
及び４４の出力端子はオア回路４６の入力端子に接続さ
れている。更にオア回路４５及び４６の出力端子は切替
回路５の出力端子ｅ，ｆに接続されている。
はオア回路４５の入力端子に接続され、アンド回路４３
及び４４の出力端子はオア回路４６の入力端子に接続さ
れている。更にオア回路４５及び４６の出力端子は切替
回路５の出力端子ｅ，ｆに接続されている。
【００４３】上述の構成でアンド回路４１及び４２、オ
ア回路４５並びにノット回路４７でスイッチＳＷ１と同
様の第１のセレクタを構成し、アンド回路４３及び４
４、オア回路４６並にノット回路を４７でスイッチＳＷ
２と同様の第２のセレクタを構成している。切替え制御
入力端子ｇに制御信号のＬＯＷ（Ｌ）を供給した時に切
替回路５の入力端子ｃに供給されるｆｒは出力炭端子ｅ
に出力され、入力端子ｄに供給されるｆｖは出力端子ｆ
に出力されて図２でＳＷ１及びＳＷ２の可動接片をａに
倒したと同様である。
ア回路４５並びにノット回路４７でスイッチＳＷ１と同
様の第１のセレクタを構成し、アンド回路４３及び４
４、オア回路４６並にノット回路を４７でスイッチＳＷ
２と同様の第２のセレクタを構成している。切替え制御
入力端子ｇに制御信号のＬＯＷ（Ｌ）を供給した時に切
替回路５の入力端子ｃに供給されるｆｒは出力炭端子ｅ
に出力され、入力端子ｄに供給されるｆｖは出力端子ｆ
に出力されて図２でＳＷ１及びＳＷ２の可動接片をａに
倒したと同様である。
【００４４】次に切替え制御入力端子ｇに制御信号のＨ
ｉｇｈ（Ｈ）を供給した時に切替回路５の入力端子ｃに
供給されるｆｒは出力端子ｆに出力され、入力端子ｄに
供給されるｆｖは出力端子ｅに出力されて図２でＳＷ１
及びＳＷ２の可動接片をｂに切替えた時と同様に入出力
状態が入れ変わることになる。この場合、ＰＣ２の入力
信号はＨかＬの何れかに２値化されているので、切替回
路５は図のようにセレクタ回路を用いることが出来、機
械的なスイッチ回路を用いる必要が無いので、回路の信
頼性が増すという効果がある。
ｉｇｈ（Ｈ）を供給した時に切替回路５の入力端子ｃに
供給されるｆｒは出力端子ｆに出力され、入力端子ｄに
供給されるｆｖは出力端子ｅに出力されて図２でＳＷ１
及びＳＷ２の可動接片をｂに切替えた時と同様に入出力
状態が入れ変わることになる。この場合、ＰＣ２の入力
信号はＨかＬの何れかに２値化されているので、切替回
路５は図のようにセレクタ回路を用いることが出来、機
械的なスイッチ回路を用いる必要が無いので、回路の信
頼性が増すという効果がある。
【００４５】上述の如き切替回路５を用いて、トランシ
ーバの送信時に５０ＭＨｚを受信時に５９ＭＨを９ＨＭ
ずらせてＶＣＯ６で発振させた場合の分周比や切替回路
５の切換状態を下記の表１に示す。
ーバの送信時に５０ＭＨｚを受信時に５９ＭＨを９ＨＭ
ずらせてＶＣＯ６で発振させた場合の分周比や切替回路
５の切換状態を下記の表１に示す。
【００４６】
【表１】
【００４７】即ち、この例ではスイッチＳＷ１及びＳＷ
２を送信時にｂに切替え、受信時にａに切替えることで
分周比Ｎ＝４５０，ｆｒ＝１０ＫＨｚ，ｆLO＝５４．５
ＭＨｚ，ｆｌ＝４．５ＭＨｚとするとｆｏ＝５０及び５
９ＭＨｚの９ＭＨｚずらせたｆｏが得られている。
２を送信時にｂに切替え、受信時にａに切替えることで
分周比Ｎ＝４５０，ｆｒ＝１０ＫＨｚ，ｆLO＝５４．５
ＭＨｚ，ｆｌ＝４．５ＭＨｚとするとｆｏ＝５０及び５
９ＭＨｚの９ＭＨｚずらせたｆｏが得られている。
【００４８】上述の様に本発明のＰＬＬ回路では切替回
路５を設け、ＲＯ１の出力ｆｒをＰＣ２の＋入力にＤＩ
Ｖ９の出力ｆｖをＰＣ２の−入力に加える状態とＲＯ１
の出力ｆｒをＰＣ２の−入力にＤＩＶ９の出力ｆｖをＰ
Ｃ２の＋入力に夫々切替える様にしたのでチャンネル数
をＤＩＶ９の分周比Ｎの数の２倍に増やすことが可能と
なり、ＤＩＶ９の分周比Ｎの数を等価的に２倍に増加さ
せることが出来るものが得られ、又、ＶＣＯ６の発振周
波数ｆｏの可変範囲をＤＩＶ９が分周可能な入力周波数
の帯域の２倍に増やすことが可能となり、ＤＩＶ９の周
波数特性を等価的に２倍に向上させることが出来る。更
に発振周波数の可変範囲を変えなければ周波数ステップ
を従来の１／２の細かさで制御を行なうことが出来るも
のが得られる。
路５を設け、ＲＯ１の出力ｆｒをＰＣ２の＋入力にＤＩ
Ｖ９の出力ｆｖをＰＣ２の−入力に加える状態とＲＯ１
の出力ｆｒをＰＣ２の−入力にＤＩＶ９の出力ｆｖをＰ
Ｃ２の＋入力に夫々切替える様にしたのでチャンネル数
をＤＩＶ９の分周比Ｎの数の２倍に増やすことが可能と
なり、ＤＩＶ９の分周比Ｎの数を等価的に２倍に増加さ
せることが出来るものが得られ、又、ＶＣＯ６の発振周
波数ｆｏの可変範囲をＤＩＶ９が分周可能な入力周波数
の帯域の２倍に増やすことが可能となり、ＤＩＶ９の周
波数特性を等価的に２倍に向上させることが出来る。更
に発振周波数の可変範囲を変えなければ周波数ステップ
を従来の１／２の細かさで制御を行なうことが出来るも
のが得られる。
【００４９】
【発明の効果】本発明のＰＬＬ回路によればＰＬＬ回路
に用いる分周器の性能を向上させることなく必要なチャ
ンネル数を２倍にすることの出来るものが得られる。
に用いる分周器の性能を向上させることなく必要なチャ
ンネル数を２倍にすることの出来るものが得られる。
【図１】本発明のＰＬＬ回路の一実施例を示す系統図で
ある。
ある。
【図２】本発明に用いる切替回路の動作説明図である。
【図３】ＶＣＯの入力電圧に対する電圧制御発振周波数
信号ｆｏの特性図である。
信号ｆｏの特性図である。
【図４】本発明に用いる切替回路をデジタル化した他の
実施例を示す回路図である。
実施例を示す回路図である。
【図５】従来のＰＬＬ回路の系統図である。
１ 基準発振器（ＲＯ） ２ 位相比較器（ＰＣ） ３ 低域通過濾波器（ＬＰＦ） ５ 切替え回路（ＳＷ） ６ 電圧制御発振器（ＶＣＯ） ７ 周波数混合器（ＭＩＸ） ８ 局部発振器（ＬＯ） ９ 分周器（ＤＩＶ）
Claims (1)
- 【請求項１】 基準発振手段からの基準周波数信号を位
相比較手段に供給し、電圧制御発振手段からの電圧制御
発振周波数信号を分周手段を介して該位相比較手段に帰
還して位相比較して位相差に比例した出力を濾波手段で
積分して、該電圧制御発振手段に供給する様にしたフェ
ーズロックドループ回路に於いて、 上記基準発振手段と上記分周手段の出力とを上記位相比
較手段の基準側入力端と、比較側入力端に入れ替えて入
力する切替手段を有し、 上記分周手段の設定値を等価的に２倍に増加させて、発
振周波数の可変範囲を２倍にしたことを特徴とするフェ
ーズロックドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032252A JPH05235757A (ja) | 1992-02-19 | 1992-02-19 | フェーズロックドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032252A JPH05235757A (ja) | 1992-02-19 | 1992-02-19 | フェーズロックドループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235757A true JPH05235757A (ja) | 1993-09-10 |
Family
ID=12353828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032252A Pending JPH05235757A (ja) | 1992-02-19 | 1992-02-19 | フェーズロックドループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870403B2 (en) | 2001-10-30 | 2005-03-22 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
-
1992
- 1992-02-19 JP JP4032252A patent/JPH05235757A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870403B2 (en) | 2001-10-30 | 2005-03-22 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| US7183811B2 (en) | 2001-10-30 | 2007-02-27 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
| KR101466655B1 (ko) * | 2007-04-12 | 2014-12-01 | 테라다인 인코퍼레이티드 | 비용 효과적인 저 노이즈 단일 루프 신시사이저 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5146186A (en) | Programmable-step, high-resolution frequency synthesizer which substantially eliminates spurious frequencies without adversely affecting phase noise | |
| US7180377B1 (en) | Method and apparatus for a hybrid phase lock loop frequency synthesizer | |
| US7405627B2 (en) | PLL frequency synthesizer | |
| JPH10303747A (ja) | 複数周波数帯域ｐｌｌ周波数シンセサイザ | |
| JP2002540669A (ja) | 周波数シンセサイザ | |
| JP3048136B2 (ja) | 無線選択呼出受信機 | |
| JPH02188027A (ja) | 周波数シンセサイザ | |
| EP0516624A1 (en) | Multiloop synthesizer with optimal spurious performance | |
| EP1227592A2 (en) | Frequency synthesizer and method of generating frequency-divided signal | |
| JPH05235757A (ja) | フェーズロックドループ回路 | |
| US4862106A (en) | Signal generating apparatus using PLL circuit | |
| JP2009225438A (ja) | 発振装置 | |
| US20020055344A1 (en) | Radio-frequency receiver | |
| JPH07202638A (ja) | 電圧制御発振器 | |
| JPH05235758A (ja) | フェーズロックドループ回路 | |
| JP3556917B2 (ja) | 周波数シンセサイザ | |
| JPH0865159A (ja) | 周波数シンセサイザ | |
| JP2631009B2 (ja) | Ｐｌｌ回路 | |
| JPH10285027A (ja) | Ｐｌｌ発振回路 | |
| JP2947203B2 (ja) | 周波数シンセサイザ | |
| EP0409127A2 (en) | Phase-locked loop type frequency synthesizer having improved loop response | |
| KR20010102925A (ko) | Ｐｌｌ 회로에 의한 주파수 발생 방법 | |
| JPH0362619A (ja) | 周波数シンセサイザ | |
| JPH0628837Y2 (ja) | 多バンド受信機 | |
| JP2740001B2 (ja) | 信号処理用フィルタの周波数調整回路 |