JPH0522134A - 補正装置 - Google Patents
補正装置Info
- Publication number
- JPH0522134A JPH0522134A JP17253091A JP17253091A JPH0522134A JP H0522134 A JPH0522134 A JP H0522134A JP 17253091 A JP17253091 A JP 17253091A JP 17253091 A JP17253091 A JP 17253091A JP H0522134 A JPH0522134 A JP H0522134A
- Authority
- JP
- Japan
- Prior art keywords
- output
- integrator
- input
- output data
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ・ディジタル変換器の性能を向上さ
せるための補正値を求める際に、アナログ・ディジタル
変換器の出力ＤＣオフセット量が大きい場合でも最適な
補正値を得ることが出来る補正装置を提供する。 【構成】 リセット解除直後からＤＣキャンセル装置３
が動作を始め、ＤＣオフセットが十分除去されるＴ２時
間、遅延装置１１により遅延されたリセット信号が以後
の補正回路に与えられる。ＤＣキャンセルされた入力は
整流装置４で整流された後、積分器５で一定期間Ｔ１積
分される。積分器５の出力は遅延器６によりＴ１時間遅
延され、積分器５と遅延器６の出力データが比較器７で
比較される。積分器５の出力の方が大きい場合、補正値
算出装置８から出力される補正値の変化量を以前の-1/2
倍し、小さい場合は以前の変化量のまま補正値に加え
る。補正値が規定の語長まで定まったとき補正動作を終
了する。
せるための補正値を求める際に、アナログ・ディジタル
変換器の出力ＤＣオフセット量が大きい場合でも最適な
補正値を得ることが出来る補正装置を提供する。 【構成】 リセット解除直後からＤＣキャンセル装置３
が動作を始め、ＤＣオフセットが十分除去されるＴ２時
間、遅延装置１１により遅延されたリセット信号が以後
の補正回路に与えられる。ＤＣキャンセルされた入力は
整流装置４で整流された後、積分器５で一定期間Ｔ１積
分される。積分器５の出力は遅延器６によりＴ１時間遅
延され、積分器５と遅延器６の出力データが比較器７で
比較される。積分器５の出力の方が大きい場合、補正値
算出装置８から出力される補正値の変化量を以前の-1/2
倍し、小さい場合は以前の変化量のまま補正値に加え
る。補正値が規定の語長まで定まったとき補正動作を終
了する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばディジタルオー
ディオ分野で用いられるアナログ／ディジタル変換器の
データ補正装置に関するものである。
ディオ分野で用いられるアナログ／ディジタル変換器の
データ補正装置に関するものである。
【０００２】
【従来の技術】従来の補正装置は、ＤＣキャンセル装置
により入力データのＤＣオフセットを除去しつつ、補正
動作を行うものがあった。以下、図面を参照しながら動
作説明を行う。図３は従来の補正装置の構成図である。
図３において、２１はデータの入力端子、２２はデータ
の出力端子、２３はＤＣキャンセル装置、２４は整流装
置、２５は積分器、２６は遅延器、２７は比較器、２８
は補正値算出装置、２９はリセット信号入力端子、３０
は測定用クロックである。
により入力データのＤＣオフセットを除去しつつ、補正
動作を行うものがあった。以下、図面を参照しながら動
作説明を行う。図３は従来の補正装置の構成図である。
図３において、２１はデータの入力端子、２２はデータ
の出力端子、２３はＤＣキャンセル装置、２４は整流装
置、２５は積分器、２６は遅延器、２７は比較器、２８
は補正値算出装置、２９はリセット信号入力端子、３０
は測定用クロックである。
【０００３】入力データとしては、性能を向上させるた
めに例えば補正装置から出力される補正値によって出力
データを補正するアナログ・ディジタル変換器（不図
示）の出力を考える。リセット信号が解除された後、補
正値算出装置２８は補正値の初期値Ｋ０を出力する。ア
ナログ・ディジタル変換器は補正値Ｋ０に対応した出力
データを出力するが、補正動作が完了するまで、アナロ
グ・ディジタル変換器のアナログ入力はゼロと（交流的
に接地）されているとすると、アナログ・ディジタル変
換器の出力は残留雑音となる。入力された雑音データは
ＤＣキャンセル装置２３により入力データに含まれるＤ
Ｃオフセット成分が徐々に除去される。ＤＣキャンセル
装置２３の出力データは整流装置２４によって正の信号
のみ、または負の信号が正に符号変換されたデータとし
て取り出される。整流装置２４の出力データは一定のＴ
２期間、積分器２５によって累算され、次のＴ２期間出
力信号として保持されるが、出力データの保持とは別に
連続して次のＴ２期間の入力データを累算している。積
分器２５の出力データは遅延器２６によってＴ２時間遅
延される。積分器２５の出力データと遅延器２６の出力
データの大きさが比較器２７によって比較され、比較結
果が補正値算出装置２８に入力される。補正値算出装置
２８は、比較器２７の出力結果、すなわち補正値が変化
する前と後の入力雑音の大きさの比較結果をもとに、入
力雑音が徐々に小さくなる方向で補正値を更新していく
動作を行う。補正値の更新を数回繰り返し、最終的な補
正値を求め、前記アナログ・ディジタル変換器の補正値
として使用する。例えば補正値と雑音信号の大きさの関
係が図４に示すような特性を示していたとする。補正値
の初期値をＫ０とした時の雑音の大きさがＮ０、補正値
をΔＫだけ変化させたときの雑音の大きさがＮ１とす
る。Ｎ０→Ｎ１は増加しているため、補正値の変化量Δ
Ｋを−ΔＫ／２として補正値に加え、同様に雑音の大き
さＮ２を測定する。Ｎ１→Ｎ２は減少しているので補正
値の変化量ΔＫはそのままとし、補正値に加える。この
動作を繰り返すことで雑音の大きさが最小となるＫｎを
求めることが出来る。
めに例えば補正装置から出力される補正値によって出力
データを補正するアナログ・ディジタル変換器（不図
示）の出力を考える。リセット信号が解除された後、補
正値算出装置２８は補正値の初期値Ｋ０を出力する。ア
ナログ・ディジタル変換器は補正値Ｋ０に対応した出力
データを出力するが、補正動作が完了するまで、アナロ
グ・ディジタル変換器のアナログ入力はゼロと（交流的
に接地）されているとすると、アナログ・ディジタル変
換器の出力は残留雑音となる。入力された雑音データは
ＤＣキャンセル装置２３により入力データに含まれるＤ
Ｃオフセット成分が徐々に除去される。ＤＣキャンセル
装置２３の出力データは整流装置２４によって正の信号
のみ、または負の信号が正に符号変換されたデータとし
て取り出される。整流装置２４の出力データは一定のＴ
２期間、積分器２５によって累算され、次のＴ２期間出
力信号として保持されるが、出力データの保持とは別に
連続して次のＴ２期間の入力データを累算している。積
分器２５の出力データは遅延器２６によってＴ２時間遅
延される。積分器２５の出力データと遅延器２６の出力
データの大きさが比較器２７によって比較され、比較結
果が補正値算出装置２８に入力される。補正値算出装置
２８は、比較器２７の出力結果、すなわち補正値が変化
する前と後の入力雑音の大きさの比較結果をもとに、入
力雑音が徐々に小さくなる方向で補正値を更新していく
動作を行う。補正値の更新を数回繰り返し、最終的な補
正値を求め、前記アナログ・ディジタル変換器の補正値
として使用する。例えば補正値と雑音信号の大きさの関
係が図４に示すような特性を示していたとする。補正値
の初期値をＫ０とした時の雑音の大きさがＮ０、補正値
をΔＫだけ変化させたときの雑音の大きさがＮ１とす
る。Ｎ０→Ｎ１は増加しているため、補正値の変化量Δ
Ｋを−ΔＫ／２として補正値に加え、同様に雑音の大き
さＮ２を測定する。Ｎ１→Ｎ２は減少しているので補正
値の変化量ΔＫはそのままとし、補正値に加える。この
動作を繰り返すことで雑音の大きさが最小となるＫｎを
求めることが出来る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ような補正装置では、入力データに含まれるＤＣオフセ
ット成分を除去しながら同時に補正動作を行うため、Ｄ
Ｃオフセット量が極端に大きい場合、整流時にＤＣオフ
セットによる誤差が生じ、補正が誤動作する可能性があ
る。例えば図５に示すような場合、入力された雑音の大
きさ（Ｔ２時間毎の最大値：図の最上段の数値）が、0.
10→0.40→0.90と大きくなっているにも係わらず、ＤＣ
キャンセルが終わっていないため、整流／積分された結
果を見ると、0.1→0.4の部分で小さくなっている。
ような補正装置では、入力データに含まれるＤＣオフセ
ット成分を除去しながら同時に補正動作を行うため、Ｄ
Ｃオフセット量が極端に大きい場合、整流時にＤＣオフ
セットによる誤差が生じ、補正が誤動作する可能性があ
る。例えば図５に示すような場合、入力された雑音の大
きさ（Ｔ２時間毎の最大値：図の最上段の数値）が、0.
10→0.40→0.90と大きくなっているにも係わらず、ＤＣ
キャンセルが終わっていないため、整流／積分された結
果を見ると、0.1→0.4の部分で小さくなっている。
【０００５】本発明は上記問題点に鑑みてなされたもの
で、ＤＣオフセット量に係わらず、誤動作を防止できる
補正装置を提供することを目的とするものである。
で、ＤＣオフセット量に係わらず、誤動作を防止できる
補正装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明の補正装置は、補正値算出装置の出力データ
に応じて大きさが変化する量子化された雑音信号を入力
とし、入力データのＤＣオフセットを除去するＤＣキャ
ンセル装置と、前記ＤＣキャンセル装置の出力データを
整流する整流装置と、前記整流装置の出力データを一定
のＴ１期間積分する積分器と、前記積分器の出力データ
を一定のＴ１期間だけ遅延する遅延器と、前記積分器の
出力データと前記遅延器の出力の大きさを比較する比較
器と、前記比較器の出力データ変化に応じて出力データ
を更新する補正値算出装置と、リセット入力信号を一定
期間Ｔ２だけ遅らせて出力する遅延装置とを備え、リセ
ット信号を前記ＤＣキャンセル装置と前記遅延装置に入
力し、前記遅延装置の出力信号を前記遅延器および前記
補正値算出装置に入力する構成としている。
に、本発明の補正装置は、補正値算出装置の出力データ
に応じて大きさが変化する量子化された雑音信号を入力
とし、入力データのＤＣオフセットを除去するＤＣキャ
ンセル装置と、前記ＤＣキャンセル装置の出力データを
整流する整流装置と、前記整流装置の出力データを一定
のＴ１期間積分する積分器と、前記積分器の出力データ
を一定のＴ１期間だけ遅延する遅延器と、前記積分器の
出力データと前記遅延器の出力の大きさを比較する比較
器と、前記比較器の出力データ変化に応じて出力データ
を更新する補正値算出装置と、リセット入力信号を一定
期間Ｔ２だけ遅らせて出力する遅延装置とを備え、リセ
ット信号を前記ＤＣキャンセル装置と前記遅延装置に入
力し、前記遅延装置の出力信号を前記遅延器および前記
補正値算出装置に入力する構成としている。
【０００７】
【作用】本発明は上記の構成により、リセット解除後、
理論的にＤＣオフセットが規定値以下になる期間だけ補
正部動作を停止し、その後以下の補正動作を開始する。
理論的にＤＣオフセットが規定値以下になる期間だけ補
正部動作を停止し、その後以下の補正動作を開始する。
【０００８】入力データのＤＣオフセット成分は、ＤＣ
キャンセル装置により十分除去されており、整流装置の
出力にはＤＣオフセットによる誤差はなく、入力雑音デ
ータの交流的な絶対値が出力されている。整流装置の出
力データを一定期間積分することで、入力雑音の大きさ
を知ることが出来る。補正値を変化させ、再度その補正
値に対する入力雑音の大きさを測定する。補正値変化に
よる入力雑音信号の大きさの変化から、雑音が小さくな
る方向に補正値を変化させる。
キャンセル装置により十分除去されており、整流装置の
出力にはＤＣオフセットによる誤差はなく、入力雑音デ
ータの交流的な絶対値が出力されている。整流装置の出
力データを一定期間積分することで、入力雑音の大きさ
を知ることが出来る。補正値を変化させ、再度その補正
値に対する入力雑音の大きさを測定する。補正値変化に
よる入力雑音信号の大きさの変化から、雑音が小さくな
る方向に補正値を変化させる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１０】図１は本発明の実施例の補正装置の構成図
を示すものである。図１において、１は入力端子、２は
出力端子、３はＤＣキャンセル装置、４は整流装置、５
は積分器、６は遅延器、７は比較器、８は補正値算出装
置、９はリセット信号入力端子、１０は測定用クロッ
ク、１１は遅延装置である。
を示すものである。図１において、１は入力端子、２は
出力端子、３はＤＣキャンセル装置、４は整流装置、５
は積分器、６は遅延器、７は比較器、８は補正値算出装
置、９はリセット信号入力端子、１０は測定用クロッ
ク、１１は遅延装置である。
【００１１】入力端子１から測定用クロック１０までの
各ブロックは従来例の入力端子２１から測定用クロック
３０までと同一のものである。ただし、従来例ではリセ
ット信号入力端子２９から入力されたリセット信号は、
ＤＣキャンセル装置２３、遅延器２６および補正値算出
装置２８に入力され、リセット信号解除後、同時に動作
を開始していたのに対し、本発明の実施例では、リセッ
ト信号入力端子９から入力されたリセット信号はＤＣキ
ャンセル装置３および遅延装置１１に入力され、遅延器
６および補正値算出装置８のリセット端子には遅延装置
１１の出力が接続されている。遅延装置１１はリセット
信号を規定期間遅延させて出力するものであり、従って
リセット信号が解除された後、ＤＣオフセットが理論的
に十分に除去されるＴ２時間後から補正動作が開始され
る。
各ブロックは従来例の入力端子２１から測定用クロック
３０までと同一のものである。ただし、従来例ではリセ
ット信号入力端子２９から入力されたリセット信号は、
ＤＣキャンセル装置２３、遅延器２６および補正値算出
装置２８に入力され、リセット信号解除後、同時に動作
を開始していたのに対し、本発明の実施例では、リセッ
ト信号入力端子９から入力されたリセット信号はＤＣキ
ャンセル装置３および遅延装置１１に入力され、遅延器
６および補正値算出装置８のリセット端子には遅延装置
１１の出力が接続されている。遅延装置１１はリセット
信号を規定期間遅延させて出力するものであり、従って
リセット信号が解除された後、ＤＣオフセットが理論的
に十分に除去されるＴ２時間後から補正動作が開始され
る。
【００１２】図２にＴ２時刻以後の動作波形を示す。補
正動作そのものは従来例と同様であるので説明は省略す
るが、ＤＣオフセットが十分に除去された後に整流／積
分されており、雑音の大きさに比例した積分値が得られ
ており、補正動作に誤差を発生しないことがわかる。
正動作そのものは従来例と同様であるので説明は省略す
るが、ＤＣオフセットが十分に除去された後に整流／積
分されており、雑音の大きさに比例した積分値が得られ
ており、補正動作に誤差を発生しないことがわかる。
【００１３】
【発明の効果】以上説明したように、本発明の補正装置
は、十分にＤＣオフセットを除去してから補正動作を開
始するため、入力信号に大きなＤＣオフセット成分を含
んでいても、補正の誤動作を生じることなく最適な補正
値を得ることが出来る。
は、十分にＤＣオフセットを除去してから補正動作を開
始するため、入力信号に大きなＤＣオフセット成分を含
んでいても、補正の誤動作を生じることなく最適な補正
値を得ることが出来る。
【図１】本発明の実施例における補正装置の構成を示す
ブロック図
ブロック図
【図２】同実施例の補正動作を説明するための波形図
【図３】従来の補正装置の構成を示すブロック図
【図４】同従来例の補正動作を説明するための補正値対
雑音量の関係を示す特性図
雑音量の関係を示す特性図
【図５】同従来例の補正動作を説明するための波形図
１ 入力端子 ２ 出力端子 ３ ＤＣキャンセル装置 ４ 整流装置 ５ 積分器 ６ 遅延器 ７ 比較器 ８ 補正値算出装置 ９ リセット信号入力端子 １０ 測定用クロック １１ 遅延装置
Claims (1)
- 【特許請求の範囲】 【請求項１】補正値算出装置の出力データに応じて大き
さが変化する量子化された雑音信号を入力とし、入力デ
ータのＤＣオフセットを除去するＤＣキャンセル装置
と、 前記ＤＣキャンセル装置の出力データを整流する整流装
置と、 前記整流装置の出力データを一定のＴ１期間積分する積
分器と、 前記積分器の出力データを一定のＴ１期間だけ遅延する
遅延器と、 前記積分器の出力データと前記遅延器の出力の大きさを
比較する比較器と、 前記比較器の出力データ変化に応じて出力データを更新
する補正値算出装置と、 リセット入力信号を一定期間Ｔ２だけ遅らせて出力する
遅延装置とを備え、 リセット信号を前記ＤＣキャンセル装置と前記遅延装置
に入力し、前記遅延装置の出力信号を前記遅延器および
前記補正値算出装置に入力したことを特徴とする補正装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17253091A JPH0522134A (ja) | 1991-07-12 | 1991-07-12 | 補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17253091A JPH0522134A (ja) | 1991-07-12 | 1991-07-12 | 補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522134A true JPH0522134A (ja) | 1993-01-29 |
Family
ID=15943626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17253091A Pending JPH0522134A (ja) | 1991-07-12 | 1991-07-12 | 補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492988B1 (ko) * | 1997-10-28 | 2005-09-16 | 삼성전자주식회사 | 아날로그-디지탈변환회로 |
| KR101158038B1 (ko) * | 2011-05-23 | 2012-06-22 | 주식회사 유컴테크놀러지 | Ａ/ｄ 변환 시 고조파를 감소시키기 위한 방법 |
-
1991
- 1991-07-12 JP JP17253091A patent/JPH0522134A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492988B1 (ko) * | 1997-10-28 | 2005-09-16 | 삼성전자주식회사 | 아날로그-디지탈변환회로 |
| KR101158038B1 (ko) * | 2011-05-23 | 2012-06-22 | 주식회사 유컴테크놀러지 | Ａ/ｄ 변환 시 고조파를 감소시키기 위한 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2924373B2 (ja) | Ａ／ｄ変換回路 | |
| JP3762368B2 (ja) | クランプ回路装置 | |
| EP0766386B1 (en) | Apparatus for reducing quantization distortion | |
| JPH07162312A (ja) | ノイズシェイパ | |
| JPH0522134A (ja) | 補正装置 | |
| JPS59128806A (ja) | Ａｇｃ回路 | |
| JPH05160653A (ja) | 自動利得制御装置 | |
| CN113346903A (zh) | 一种在线自适应直流失调校正电路及接收机 | |
| JP3674745B2 (ja) | オフセット電圧補正回路 | |
| US5210709A (en) | Digital filter for removing dc components | |
| JPH0145254B2 (ja) | ||
| JP2003273671A (ja) | アナログ型ｐｗｍ信号生成回路 | |
| JPS59181719A (ja) | オフセツト補償回路 | |
| JPS60197016A (ja) | アナログ・デジタル変換回路装置 | |
| JPH0697824A (ja) | 浮動小数点型ａｄ変換装置 | |
| JP3028689B2 (ja) | Ａ／ｄ変換装置 | |
| JPH01165230A (ja) | オーバーサンプルａ／ｄ変換器 | |
| JPH03169124A (ja) | オーバーサンプルａ／ｄ変換器 | |
| JPS6157128A (ja) | Ａ−ｄ変換器 | |
| CN115987283A (zh) | 数模转换校正装置 | |
| JPS621325A (ja) | アナログ・デジタル変換装置 | |
| JPH03262330A (ja) | 信号処理装置 | |
| US8222887B2 (en) | Process for measuring peak values and power of an audio frequency signal | |
| JPH0393313A (ja) | レベル補正回路 | |
| JP3252298B2 (ja) | サンプリングレートコンバータ |