JPS6157128A - A−d変換器 - Google Patents
A−d変換器Info
- Publication number
- JPS6157128A JPS6157128A JP18007284A JP18007284A JPS6157128A JP S6157128 A JPS6157128 A JP S6157128A JP 18007284 A JP18007284 A JP 18007284A JP 18007284 A JP18007284 A JP 18007284A JP S6157128 A JPS6157128 A JP S6157128A
- Authority
- JP
- Japan
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- signal
- analog
- input
- voltage
- counter
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、電圧−周波数変換器を用いたA−り変換器
に関する。
に関する。
(ロ)従来技術
一般に電圧−周波数変換器は安定で変換時間を長くする
ことにより、最終のデジタル信号のデータ長を任意に設
定できる等すぐれた特徴をもっているが反面、入力信号
がゼロに近づくと直線性が劣化する、変換動作が停止す
る等の問題点があった。
ことにより、最終のデジタル信号のデータ長を任意に設
定できる等すぐれた特徴をもっているが反面、入力信号
がゼロに近づくと直線性が劣化する、変換動作が停止す
る等の問題点があった。
(ハ)目的
この発明の目的は、電圧−周波数変換器の長所をいかし
つつ、上記した欠点をも補い、任意のデータ長を得るA
−D変換器を提供することである。
つつ、上記した欠点をも補い、任意のデータ長を得るA
−D変換器を提供することである。
(ニ)構成
上記目的を達成するために、この発明のA−D変換器は
入力信号にオフセント電圧を加算し、入力信号がゼロボ
ルトの場合でも所定値の電圧が宙乗されてA−D変換さ
れ、さらにこの変換された値を重畳した分だけ補正する
ようにしている。すなわちこの発明のA−D変換器はア
ナログ入力信号に所定のオフセット電圧を加算するアナ
ログ加算器と、このアナログ加算器の出力電圧を電圧値
においた周波数のパルス信号に変換する電圧−周波数変
換器と、このパルス信号を計数する第1の計数手段と、
クロックパルス信号を発生するクロックパルス発生器と
、前記クロックパルス信号を計数する第2の計数手段と
、前記アナログ入力信号をゼロとした時の前記第1と第
2の計数手段の計数値の比を算出する手段と、所定のア
ナログ信号を入力した時の第1及び第2の計数手段の計
数値と、前記比とからアナログ入力信号に対応するデジ
タル値を算出する補正演算手段とから構成されている。
入力信号にオフセント電圧を加算し、入力信号がゼロボ
ルトの場合でも所定値の電圧が宙乗されてA−D変換さ
れ、さらにこの変換された値を重畳した分だけ補正する
ようにしている。すなわちこの発明のA−D変換器はア
ナログ入力信号に所定のオフセット電圧を加算するアナ
ログ加算器と、このアナログ加算器の出力電圧を電圧値
においた周波数のパルス信号に変換する電圧−周波数変
換器と、このパルス信号を計数する第1の計数手段と、
クロックパルス信号を発生するクロックパルス発生器と
、前記クロックパルス信号を計数する第2の計数手段と
、前記アナログ入力信号をゼロとした時の前記第1と第
2の計数手段の計数値の比を算出する手段と、所定のア
ナログ信号を入力した時の第1及び第2の計数手段の計
数値と、前記比とからアナログ入力信号に対応するデジ
タル値を算出する補正演算手段とから構成されている。
(ホ)実施例
第1図はこの発明の1実施例を示すA−D変換器のブロ
ック図である。入力端子1は、アナログ信号が加えられ
るようになっており、スイッチ2を介してアナログ加算
器4の入力の一端に接続されている。アナログ加算器4
の他端にはオフセ・ント電圧源3よりオフセット電圧が
入力されるようになっており、入力端子1からのアナロ
グ入力信号とオフセット電圧源3からのオフセット電圧
がアナログ加算器4で加算され、出力されるようになっ
て゛いる。このアナログ加算器4の出力はさらに電圧−
周波数変換器5で電圧に応じたパルス信号に変換され、
カウンタ6でカウントされるようになっている。一方、
クロックパルス発生器8によってクロックパルス信号が
発生され、このクロックパルス信号は、カウンタ9に入
力されて計数されるようになっている。
ック図である。入力端子1は、アナログ信号が加えられ
るようになっており、スイッチ2を介してアナログ加算
器4の入力の一端に接続されている。アナログ加算器4
の他端にはオフセ・ント電圧源3よりオフセット電圧が
入力されるようになっており、入力端子1からのアナロ
グ入力信号とオフセット電圧源3からのオフセット電圧
がアナログ加算器4で加算され、出力されるようになっ
て゛いる。このアナログ加算器4の出力はさらに電圧−
周波数変換器5で電圧に応じたパルス信号に変換され、
カウンタ6でカウントされるようになっている。一方、
クロックパルス発生器8によってクロックパルス信号が
発生され、このクロックパルス信号は、カウンタ9に入
力されて計数されるようになっている。
カウンタ6及びカウンタ9のカウント値d、 eは、イ
ンターフェイス7を介してCPUI Oに取り込まれる
ようになっている。なお、ROM11にはCPUl0用
のプログラムを記憶するメモリであり、RAM12はC
PU10がプログラムを実行する際に演算する場合の演
算値等を記憶するメモリである。
ンターフェイス7を介してCPUI Oに取り込まれる
ようになっている。なお、ROM11にはCPUl0用
のプログラムを記憶するメモリであり、RAM12はC
PU10がプログラムを実行する際に演算する場合の演
算値等を記憶するメモリである。
カウンタ6及び9はここでは8ビツトのものが使用され
、それぞれカウントアツプするとカウントアツプ信号f
、gを出力するようになっている。
、それぞれカウントアツプするとカウントアツプ信号f
、gを出力するようになっている。
なお、この信号f、gもインターフェイス7を介してC
PUI Oに取り込まれる。また、CPUl0からイン
ターフェイス7を介して加えられる信号i及びhによっ
てカウンタ6及び9の内容がクリアされ、またカウント
停止されるようになっている。
PUI Oに取り込まれる。また、CPUl0からイン
ターフェイス7を介して加えられる信号i及びhによっ
てカウンタ6及び9の内容がクリアされ、またカウント
停止されるようになっている。
またCPUl0はROMIIに記憶されるプログラムに
従いスイッチ2をb側に倒し、アナログ加算器4の入力
がゼロである場合のカウンタ6及び9の内容からカウン
タ9の一歩進あたりのカウンタ6の内容を示す比を計算
する機能、さらにスイッチ2をa側に倒し、入力端子1
から入力されるアナログ入力信号と、オフセット電圧源
3からのオフセント電圧の加算時にカウンタ6とカウン
タ9の計数値を読み取り、先に求めていた比との関係か
ら今回のカウンタ6の内容を補正する機能等を備えてい
る。
従いスイッチ2をb側に倒し、アナログ加算器4の入力
がゼロである場合のカウンタ6及び9の内容からカウン
タ9の一歩進あたりのカウンタ6の内容を示す比を計算
する機能、さらにスイッチ2をa側に倒し、入力端子1
から入力されるアナログ入力信号と、オフセット電圧源
3からのオフセント電圧の加算時にカウンタ6とカウン
タ9の計数値を読み取り、先に求めていた比との関係か
ら今回のカウンタ6の内容を補正する機能等を備えてい
る。
次に第2図乃至第4図に示すフロー図により上記実施例
A−D変換器の動作について説明する。
A−D変換器の動作について説明する。
尚、以下の説明においてX、Y、Z、Pはそれぞれ次の
ものを示している。
ものを示している。
X:電圧−周波数変換器5の出力パルスのカウント量Y
:クロソクパルス発生器8よりのパルスのカウント量 Z:クロックパルス1個あたりの電圧−周波数変換器5
の出力パルスのカウント−i P : A−D変換値である。
:クロソクパルス発生器8よりのパルスのカウント量 Z:クロックパルス1個あたりの電圧−周波数変換器5
の出力パルスのカウント−i P : A−D変換値である。
A/D変換処理動作に入る前にCPUl0はまずZを算
出する。すなわち第2図に示すように動作が開始すると
先ず、スイッチ2をb側に倒し、入力信号をゼロボルト
にする(ステップ5Tl)。
出する。すなわち第2図に示すように動作が開始すると
先ず、スイッチ2をb側に倒し、入力信号をゼロボルト
にする(ステップ5Tl)。
使いてZをゼロにして(ステップ5T2) 、後述する
第3図のフローのステップ5T16の演算によりA−D
値を決定する処理を行う(ステップ5T3)。第3図の
ステップ5T16でP=X−YXZのうちはZは上記ス
テップST2でゼロとしているのでこの場合P=Xとな
り、Z=P/Y、すなわちX/Yより求めることができ
る(ステップ5T4)。
第3図のフローのステップ5T16の演算によりA−D
値を決定する処理を行う(ステップ5T3)。第3図の
ステップ5T16でP=X−YXZのうちはZは上記ス
テップST2でゼロとしているのでこの場合P=Xとな
り、Z=P/Y、すなわちX/Yより求めることができ
る(ステップ5T4)。
このZすなわちクロックパルス発生器8よりのクロック
パルス−発毎にカウンタ6に計数される電圧−周波数変
換器5の出力パルス信号のパルス数がCPUl0により
取り込まれ、RAM12に記jt7される。
パルス−発毎にカウンタ6に計数される電圧−周波数変
換器5の出力パルス信号のパルス数がCPUl0により
取り込まれ、RAM12に記jt7される。
第3図はA−D変換処理のメインルーチンを示しており
、このルーチンではまず、動作がスタートするとステッ
プ5TIIでRAML2のX及びYをゼロにする(ステ
ップSTI 1)と同時に、カウンタ6及び90力ウン
ト動作も停止しくステップ5T12)、カウンタ6・9
をクリアする(ステップ5T13)。
、このルーチンではまず、動作がスタートするとステッ
プ5TIIでRAML2のX及びYをゼロにする(ステ
ップSTI 1)と同時に、カウンタ6及び90力ウン
ト動作も停止しくステップ5T12)、カウンタ6・9
をクリアする(ステップ5T13)。
そして続いてステップSTI 4でXが7以上になった
か否かを判定する。このαはデータ長を決める値であり
、図示外のキーから入力される。このαはカウンタ6の
オーバーフローする256以内であってもよいが通常、
分解能をあげる為に256よりも大なる値に選定される
。
か否かを判定する。このαはデータ長を決める値であり
、図示外のキーから入力される。このαはカウンタ6の
オーバーフローする256以内であってもよいが通常、
分解能をあげる為に256よりも大なる値に選定される
。
Xがαに達するまではこのメインルーチンのフローはス
テップ5T14にとどまり、カウンタ6あるいはカウン
タ9のカウントアソフ゛f言号fあるいはgによる割り
込み待ちとなる。
テップ5T14にとどまり、カウンタ6あるいはカウン
タ9のカウントアソフ゛f言号fあるいはgによる割り
込み待ちとなる。
ここでカウンタ6及びカウンタ9のカウントアンプ信号
f、gによる割込み処理について説明する。第4図にそ
のフローを示している。この割込み処理は動作が開始さ
れると先ずステップ5T21でカウンタ6及び9のカウ
ントを停止した後、電圧−周波数変換器5の“割込みか
否か”すなわちカウンタ6よりのカウントアンプ信号f
による割込みであるか否か判定する(ステップ5T12
)。
f、gによる割込み処理について説明する。第4図にそ
のフローを示している。この割込み処理は動作が開始さ
れると先ずステップ5T21でカウンタ6及び9のカウ
ントを停止した後、電圧−周波数変換器5の“割込みか
否か”すなわちカウンタ6よりのカウントアンプ信号f
による割込みであるか否か判定する(ステップ5T12
)。
カウンタ6よりの信号fによる割込みでない時にはステ
ップ5T23をスキップし、ステップ5T24でカウン
タ6の内容χを読み込み、それまでのカウント値XにX
を加算した値を電圧−周波数変換器5の出力値としてR
AM12にX= (X十x)を記憶する。次に今度はカ
ウンタ9のカウントアツプ信号である信号gによる割込
みがあったか否かを判定しくステップ5T26)、この
カウントアツプ信号gも取り込まれていない時はステッ
プ5T27をスキップし、−ステップ5T28で時間と
ともにクロックパルス発生器8よりのパルス信号を計数
しているカウンタ9の内容yを読み込む。そしてそれま
でのRAM12のクロックパルス発生器8のパルス出力
記憶値Yに前記カウンタ9の内容yを加算し、新たなり
ロックパルスカウント値Y C= Y + y )とし
て記憶する(ステ 。
ップ5T23をスキップし、ステップ5T24でカウン
タ6の内容χを読み込み、それまでのカウント値XにX
を加算した値を電圧−周波数変換器5の出力値としてR
AM12にX= (X十x)を記憶する。次に今度はカ
ウンタ9のカウントアツプ信号である信号gによる割込
みがあったか否かを判定しくステップ5T26)、この
カウントアツプ信号gも取り込まれていない時はステッ
プ5T27をスキップし、−ステップ5T28で時間と
ともにクロックパルス発生器8よりのパルス信号を計数
しているカウンタ9の内容yを読み込む。そしてそれま
でのRAM12のクロックパルス発生器8のパルス出力
記憶値Yに前記カウンタ9の内容yを加算し、新たなり
ロックパルスカウント値Y C= Y + y )とし
て記憶する(ステ 。
ツブ5T29)。
以上のようにして、すなわちステップ5T25とステッ
プ5T29で現時点の電圧−周波数変換器5の出力パル
スカウント値Xとクロックパルス発生器8よりのパルス
カウント値YがそれぞれRAM12に記憶されたのでこ
こでカウンタ6及び9の内容をクリアする(ステップ5
T30)とともに再びカウンタ6及び9のカウントを再
開する(ステップ5T31)。そして割込み処理を終了
する。
プ5T29で現時点の電圧−周波数変換器5の出力パル
スカウント値Xとクロックパルス発生器8よりのパルス
カウント値YがそれぞれRAM12に記憶されたのでこ
こでカウンタ6及び9の内容をクリアする(ステップ5
T30)とともに再びカウンタ6及び9のカウントを再
開する(ステップ5T31)。そして割込み処理を終了
する。
第4図に示す割込み処理は、第3図に示すメインルーチ
ンのステップ5T14でXがα以上に達するまでは、a
械的に割込み処理がなされ、そしてもしステップ5T2
2あるいはステップ5T26でカウンタ6のカウントア
ンプ信号〔が出力されると、これによりカウント値Xに
はカウンタ6のフルカウント値である256が加算され
、同様にカウンタ9がカウントアツプし、カウントアツ
プ信号gが出力された場合にはステップ5T27でそれ
までのRAM12のカウント値Yに256を加算して新
たなカウント値Yとする。
ンのステップ5T14でXがα以上に達するまでは、a
械的に割込み処理がなされ、そしてもしステップ5T2
2あるいはステップ5T26でカウンタ6のカウントア
ンプ信号〔が出力されると、これによりカウント値Xに
はカウンタ6のフルカウント値である256が加算され
、同様にカウンタ9がカウントアツプし、カウントアツ
プ信号gが出力された場合にはステップ5T27でそれ
までのRAM12のカウント値Yに256を加算して新
たなカウント値Yとする。
このようにカウンタ6あるいはカウンタ9がカウントア
ツプするたびにRAM12のカウント値X、あるいはY
にそれぞれ256の加算がなされ、逐次累積されていく
。この動作はカウント値Xがαを越えるまでなされるこ
とになる。
ツプするたびにRAM12のカウント値X、あるいはY
にそれぞれ256の加算がなされ、逐次累積されていく
。この動作はカウント値Xがαを越えるまでなされるこ
とになる。
第4図に示す割込み処理がすすめられていくなかで、第
3図に示すメインルーチンのステップ5T14の判定が
YESになると、すなわちカウント値Xの内容がαより
も大となるとここでステップ5T15でFJ込み停止処
理がなされ、p=x−Y×Zの演算がなされる(ステッ
プ5T16)。
3図に示すメインルーチンのステップ5T14の判定が
YESになると、すなわちカウント値Xの内容がαより
も大となるとここでステップ5T15でFJ込み停止処
理がなされ、p=x−Y×Zの演算がなされる(ステッ
プ5T16)。
この式は今回得られた電圧−周波数変換器5の出力パル
スfiXからクロックパルス発生器8より得られるパル
ス9 Y x Zすなわちオフセット分を除くものであ
り、真のアナログ入力信号に対するデジタル信号が得ら
れる。その後、RAM12のカウント値X、Yをゼロに
し、カウンタ6・9の内容もクリアしくステップ5T1
7)、停止した割込みを再び開始させ(ステップ5T1
8)、次のA−D変換処理を行うため、ステップ5T1
4にリターンする。そして以後カウント値Xが再びα以
上となるまで第4図に示す割込み処理を行う。
スfiXからクロックパルス発生器8より得られるパル
ス9 Y x Zすなわちオフセット分を除くものであ
り、真のアナログ入力信号に対するデジタル信号が得ら
れる。その後、RAM12のカウント値X、Yをゼロに
し、カウンタ6・9の内容もクリアしくステップ5T1
7)、停止した割込みを再び開始させ(ステップ5T1
8)、次のA−D変換処理を行うため、ステップ5T1
4にリターンする。そして以後カウント値Xが再びα以
上となるまで第4図に示す割込み処理を行う。
尚、上記実施例において、カウンタ6及び9は8ビツト
のものを使用する例について説明したがもちろんこれは
分解能その他を考慮し、8ビツト以上のものあるいは以
下のものを用いてもよい。
のものを使用する例について説明したがもちろんこれは
分解能その他を考慮し、8ビツト以上のものあるいは以
下のものを用いてもよい。
また、初期較正値Zを求めるのに上記実施例ではスイッ
チ2を切替えてゼロボルトの状態でZを求めでいるが、
対象となるアナログ信号を発生する源のバックグランド
状態をZとして算出すれば、パックグランド補正も同時
に行うことができる。
チ2を切替えてゼロボルトの状態でZを求めでいるが、
対象となるアナログ信号を発生する源のバックグランド
状態をZとして算出すれば、パックグランド補正も同時
に行うことができる。
(へ)効果
++
この発明のA−D変換器によれば、入力アナログ信号に
重畳してオフセット電圧を加算し、その値、状態でA−
D変換処理した後、オフセ・ノド分のみを補正するよう
にしているので、電圧−周波数変換器の欠点であるゼロ
ボルト入力近傍の直線性の悪さを解消することができる
。
重畳してオフセット電圧を加算し、その値、状態でA−
D変換処理した後、オフセ・ノド分のみを補正するよう
にしているので、電圧−周波数変換器の欠点であるゼロ
ボルト入力近傍の直線性の悪さを解消することができる
。
また、オフセット電圧を適宜設定することによって正負
両極性の変換を行うことができる。さらに、較正はすべ
てデジタル演算で実現できるため、調整機構が不要であ
る。その上、クロックカウンタ1個設定すれば、複数個
の電圧−周波数変換器を較正できる等の利点がある。
両極性の変換を行うことができる。さらに、較正はすべ
てデジタル演算で実現できるため、調整機構が不要であ
る。その上、クロックカウンタ1個設定すれば、複数個
の電圧−周波数変換器を較正できる等の利点がある。
第1図はこの発明の1実施例を示すA−D変換器のブロ
ック図、第2図乃至第4図は上記実施例A−D変換器の
動作を説明するためのフロー図であり、第2図は較正値
Zを算出するためのフロー図、第3図はメインルーチン
を示すフロー図、第4図は第3図のメインルーチンにお
ける割込み処理ルーチンを示す図である。 に入力端子、 2:切替スイッチ、3:オフセット
電圧源、4:アナログ加算器、5:電圧−周波数変換器
、6・9:カウンタ、8:クロックパルス発生器、10
:cPU。 12 : RAM 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第1図 第3図 第2図第4図
ック図、第2図乃至第4図は上記実施例A−D変換器の
動作を説明するためのフロー図であり、第2図は較正値
Zを算出するためのフロー図、第3図はメインルーチン
を示すフロー図、第4図は第3図のメインルーチンにお
ける割込み処理ルーチンを示す図である。 に入力端子、 2:切替スイッチ、3:オフセット
電圧源、4:アナログ加算器、5:電圧−周波数変換器
、6・9:カウンタ、8:クロックパルス発生器、10
:cPU。 12 : RAM 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第1図 第3図 第2図第4図
Claims (1)
- (1)アナログ入力信号に所定のオフセット電圧を加算
するアナログ加算器と、このアナログ加算器の出力電圧
を電圧値に応じた周波数のパルス信号に変換する電圧−
周波数変換器と、このパルス信号を計数する第1の計数
手段と、クロックパルス信号を発生するクロックパルス
発生器と、前記クロックパルス信号を計数する第2の計
数手段と、前記アナログ入力信号を0とした時の前記第
1と第2の計数手段の計数値の比を算出する手段と、所
定のアナログ入力信号を入力した時の第1及び第2の計
数手段の計数値と前記比とから、アナログ入力信号に対
応するデジタル値を算出する補正演算手段とからなるA
−D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18007284A JPS6157128A (ja) | 1984-08-28 | 1984-08-28 | A−d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18007284A JPS6157128A (ja) | 1984-08-28 | 1984-08-28 | A−d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6157128A true JPS6157128A (ja) | 1986-03-24 |
Family
ID=16076966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18007284A Pending JPS6157128A (ja) | 1984-08-28 | 1984-08-28 | A−d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6157128A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63180220A (ja) * | 1987-01-22 | 1988-07-25 | Fuji Electric Co Ltd | アナログ−デイジタル変換装置 |
JPH0225115A (ja) * | 1988-07-14 | 1990-01-26 | Fuji Electric Co Ltd | アナログ−ディジタル変換装置 |
JP2008172980A (ja) * | 2007-01-15 | 2008-07-24 | Taida Electronic Ind Co Ltd | 電圧/周波数変換器での線形偏差自動補正用の装置と方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56144635A (en) * | 1980-04-11 | 1981-11-11 | Toshiba Corp | Analog to digital converter |
JPS5925841B2 (ja) * | 1978-03-31 | 1984-06-21 | マツダ株式会社 | ロ−タリピストンエンジン |
-
1984
- 1984-08-28 JP JP18007284A patent/JPS6157128A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5925841B2 (ja) * | 1978-03-31 | 1984-06-21 | マツダ株式会社 | ロ−タリピストンエンジン |
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JPH0225115A (ja) * | 1988-07-14 | 1990-01-26 | Fuji Electric Co Ltd | アナログ−ディジタル変換装置 |
JP2008172980A (ja) * | 2007-01-15 | 2008-07-24 | Taida Electronic Ind Co Ltd | 電圧/周波数変換器での線形偏差自動補正用の装置と方法 |
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