JP3442613B2 - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JP3442613B2 JP3442613B2 JP08105497A JP8105497A JP3442613B2 JP 3442613 B2 JP3442613 B2 JP 3442613B2 JP 08105497 A JP08105497 A JP 08105497A JP 8105497 A JP8105497 A JP 8105497A JP 3442613 B2 JP3442613 B2 JP 3442613B2
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Description
【0001】
【発明の属する技術分野】この発明は、MOS型半導体
集積回路において、アナログ信号処理を行う場合の基本
となる可変利得増幅回路に関する。
集積回路において、アナログ信号処理を行う場合の基本
となる可変利得増幅回路に関する。
【0002】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によってデジタル信号処理に適したC
MOS集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力がアナロ
グであるためアナログで処理する方が簡単であったり、
デジタルで処理する場合でもA/D、D/A変換やその
前後のフィルタ処理およびクロック発生のための発振器
などにアナログ回路が必要である。アナログ回路にはバ
イポーラが向いており、CMOSはアナログスイッチや
サンプルホールドなどの一部の回路を除いては不向きと
されてきた。しかし、バイポーラやBiCMOSプロセ
スはややコスト高になる上、CMOSでのデジタルアナ
ログ混載による1チップ化という要求が強く、CMOS
でアナログ信号処理を行うための回路開発が盛んになっ
てきている。
号処理技術の進歩によってデジタル信号処理に適したC
MOS集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力がアナロ
グであるためアナログで処理する方が簡単であったり、
デジタルで処理する場合でもA/D、D/A変換やその
前後のフィルタ処理およびクロック発生のための発振器
などにアナログ回路が必要である。アナログ回路にはバ
イポーラが向いており、CMOSはアナログスイッチや
サンプルホールドなどの一部の回路を除いては不向きと
されてきた。しかし、バイポーラやBiCMOSプロセ
スはややコスト高になる上、CMOSでのデジタルアナ
ログ混載による1チップ化という要求が強く、CMOS
でアナログ信号処理を行うための回路開発が盛んになっ
てきている。
【0003】アナログ信号処理で頻度が高く、トータル
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、2つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。ところ
が、CMOSで可変利得増幅器を作る場合、単にバイポ
ーラをCMOSに置き換えた回路やその変形回路では、
必ず大きな2次ひずみを発生するという問題に遭遇す
る。例えば、図11は最近公開された(特開平8−29
8416号公報)CMOSで構成する可変利得差動増幅
器である。以下、これを例にして従来回路の問題点につ
いて説明する。この回路はMOSトランジスタM1 、M
2 と電流源I1 で構成する差動回路と、MOSトランジ
スタM3 、M4 と電流源I2 で構成する差動回路が中心
となっている。これらはいずれもソースを直結したペア
トランジスタを電流源でバイアスする形式になってい
る。そこで片側のMOSトランジスタM1 とM2 と電流
源I1 で構成する片側の差動回路について考える。ただ
し、入力は完全差動信号であることを前提とし、両トラ
ンジスタはいずれも飽和領域(ピンチオフ領域)で動作
しているものとし、簡単のため短チャネル効果は考慮し
ないものとする。このとき、各MOSトランジスタの特
性は主要なパラメータであるkとVthの値を用いて、 I=(k/2)(VGS−Vth)2 と表わすことができる。ここで、kはゲート幅をW、ゲ
ート長をL、ゲート容量をCox、チャネルのキャリア移
動度をμとして「μCoxW/L」で表される定数であ
る。これを用いて、MOSトランジスタM1 とM2 の動
作の記述式は次のように表わせる。
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、2つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。ところ
が、CMOSで可変利得増幅器を作る場合、単にバイポ
ーラをCMOSに置き換えた回路やその変形回路では、
必ず大きな2次ひずみを発生するという問題に遭遇す
る。例えば、図11は最近公開された(特開平8−29
8416号公報)CMOSで構成する可変利得差動増幅
器である。以下、これを例にして従来回路の問題点につ
いて説明する。この回路はMOSトランジスタM1 、M
2 と電流源I1 で構成する差動回路と、MOSトランジ
スタM3 、M4 と電流源I2 で構成する差動回路が中心
となっている。これらはいずれもソースを直結したペア
トランジスタを電流源でバイアスする形式になってい
る。そこで片側のMOSトランジスタM1 とM2 と電流
源I1 で構成する片側の差動回路について考える。ただ
し、入力は完全差動信号であることを前提とし、両トラ
ンジスタはいずれも飽和領域(ピンチオフ領域)で動作
しているものとし、簡単のため短チャネル効果は考慮し
ないものとする。このとき、各MOSトランジスタの特
性は主要なパラメータであるkとVthの値を用いて、 I=(k/2)(VGS−Vth)2 と表わすことができる。ここで、kはゲート幅をW、ゲ
ート長をL、ゲート容量をCox、チャネルのキャリア移
動度をμとして「μCoxW/L」で表される定数であ
る。これを用いて、MOSトランジスタM1 とM2 の動
作の記述式は次のように表わせる。
【0004】
M1:I11=(k/2)(VGS1 −Vth)2 … (1)
M2:I12=(k/2)(VGS2 −Vth)2 … (2)
ここで、(1)−(2)を計算すると、
I11−I12=(k/2)(VGS1 +VGS2 −2Vth)(VGS1 −VGS2 )
=(k/2)(VGS1 +VGS2 −2Vth)Vin
… (3)
となる。ただし、VGS1 、VGS2 はそれぞれMOSトラ
ンジスタM1 、M2 のゲート・ソース間電圧、Vinは差
動入力電圧である。入力信号は完全差動信号と仮定して
いるので、入力信号の中点電位をVB として、入力端子
へ供給される入力電圧はVB +Vin/2とVB −Vin/
2と表わせる。ここで、差動ペアのソース電位VA を計
算する。この場合、 VGS1 =VB +Vin/2−VA ,VGS2 =VB −Vin/2−VA となるので、VB −VA −Vth=Aとして(1)+
(2)より、
ンジスタM1 、M2 のゲート・ソース間電圧、Vinは差
動入力電圧である。入力信号は完全差動信号と仮定して
いるので、入力信号の中点電位をVB として、入力端子
へ供給される入力電圧はVB +Vin/2とVB −Vin/
2と表わせる。ここで、差動ペアのソース電位VA を計
算する。この場合、 VGS1 =VB +Vin/2−VA ,VGS2 =VB −Vin/2−VA となるので、VB −VA −Vth=Aとして(1)+
(2)より、
【数1】
となる。ゆえに、
【数2】
となる。これを(3)に代入して、この差動ペアのトラ
ンスコンダクタンスGm1 [=(I11−I12)/Vin]
を求めると、
ンスコンダクタンスGm1 [=(I11−I12)/Vin]
を求めると、
【数3】
となる。同様にして、MOSトランジスタM3 とM4 と
I2 で構成する片側の差動回路についても同様にトラン
スコンダクタンスGm2 [=(I21−I22)/Vin]を
計算すると、
I2 で構成する片側の差動回路についても同様にトラン
スコンダクタンスGm2 [=(I21−I22)/Vin]を
計算すると、
【数4】
と求まる。ただし、MOSトランジスタM3 とM4 のk
とVthの値はMOSトランジスタM1 とM2 に等しい値
であるとした。以上、計算した2つの差動回路は逆極性
の出力同士を繋いでいるのでトータルのトランスコンダ
クタンスGmの値は(5)と(6)の差になり、
とVthの値はMOSトランジスタM1 とM2 に等しい値
であるとした。以上、計算した2つの差動回路は逆極性
の出力同士を繋いでいるのでトータルのトランスコンダ
クタンスGmの値は(5)と(6)の差になり、
【数5】
ということになる。この式からも明らかなように、トラ
ンスコンダクタンスGmは、入力信号の瞬時振幅値Vin
に応じてダイナミックに変動することになる。これは出
力にひずみが発生することを意味する。トランスコンダ
クタンスGmにVinの2乗項を含むため主に2次のひず
みとなる。これは出力に抵抗などの線形素子を負荷とし
た場合はもちろんのこと、2乗特性を持つMOSトラン
ジスタを負荷とした場合でもキャンセルできるものでは
なく、より複雑なひずみ波形となるだけである。CMO
Sで可変利得増幅器を作る場合、必ず大きなひずみ発生
を伴うことが避けられず、信号の品位を劣化させるとい
う問題点があった。
ンスコンダクタンスGmは、入力信号の瞬時振幅値Vin
に応じてダイナミックに変動することになる。これは出
力にひずみが発生することを意味する。トランスコンダ
クタンスGmにVinの2乗項を含むため主に2次のひず
みとなる。これは出力に抵抗などの線形素子を負荷とし
た場合はもちろんのこと、2乗特性を持つMOSトラン
ジスタを負荷とした場合でもキャンセルできるものでは
なく、より複雑なひずみ波形となるだけである。CMO
Sで可変利得増幅器を作る場合、必ず大きなひずみ発生
を伴うことが避けられず、信号の品位を劣化させるとい
う問題点があった。
【0005】
【発明が解決しようとする課題】以上述べてきたよう
に、従来、アナログ回路として可変利得差動増幅器をC
MOSだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
に、従来、アナログ回路として可変利得差動増幅器をC
MOSだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
【0006】この発明の目的は、原理的に全くひずみを
発生しない可変利得差動増幅器をCMOSによるアナロ
グ回路で提供することにある。
発生しない可変利得差動増幅器をCMOSによるアナロ
グ回路で提供することにある。
【0007】
【課題を解決するための手段】上記した課題を解決する
ためにこの発明では第1の方法として、電界効果トラン
ジスタで構成し、ゲート端子間に入力差動信号を与え、
ソース端子はともに基準電位に接続した第1の差動トラ
ンジスタ対と、前記第1の差動トランジスタ対のそれぞ
れのドレイン端子に流れるドレイン電流の平均値を検出
し、この平均電流を折り返して前記それぞれのドレイン
端子に供給する平均電流供給手段と、前記入力信号の直
流電圧を制御するオフセット制御手段と、前記それぞれ
のドレイン端子より取り出される電流を各々の出力電流
とし、該出力電流の振幅の入力信号振幅に対する比を、
前記直流電圧を制御することにより制御する手段とを具
備してなることを特徴とする。
ためにこの発明では第1の方法として、電界効果トラン
ジスタで構成し、ゲート端子間に入力差動信号を与え、
ソース端子はともに基準電位に接続した第1の差動トラ
ンジスタ対と、前記第1の差動トランジスタ対のそれぞ
れのドレイン端子に流れるドレイン電流の平均値を検出
し、この平均電流を折り返して前記それぞれのドレイン
端子に供給する平均電流供給手段と、前記入力信号の直
流電圧を制御するオフセット制御手段と、前記それぞれ
のドレイン端子より取り出される電流を各々の出力電流
とし、該出力電流の振幅の入力信号振幅に対する比を、
前記直流電圧を制御することにより制御する手段とを具
備してなることを特徴とする。
【0008】また、第2の方法として、電界効果トラン
ジスタで構成し、ソース端子を共通の基準電位点に接続
した第1および第2の差動トランジスタ対であって、そ
れぞれの差動トランジスタ対のゲート端子間に同じ入力
差動信号を与え、前記第1および第2の差動トランジス
タ対の間で入力に対してそれぞれ逆極性出力となるドレ
イン電流同士を互いに加算するようにそれぞれのドレイ
ン端子同士をそれぞれ接続して構成する信号増幅手段
と、前記第1および第2の差動トランジスタ対の前記加
算されたドレイン電流の平均値を検出し、この平均電流
を折り返して前記それぞれ接続されたドレイン端子の対
にそれぞれ供給する平均電流供給手段と、前記第1およ
び第2の差動トランジスタ対との間に制御可能な直流オ
フセットを持たせてそれぞれ入力差動信号を与えるオフ
セット制御手段とからなり、前記それぞれのドレイン端
子の接続点より取り出される電流を各々の出力電流と
し、前記直流オフセット電圧を制御することにより前記
出力電流の振幅の入力信号振幅に対する比を制御するこ
とを特徴とする。
ジスタで構成し、ソース端子を共通の基準電位点に接続
した第1および第2の差動トランジスタ対であって、そ
れぞれの差動トランジスタ対のゲート端子間に同じ入力
差動信号を与え、前記第1および第2の差動トランジス
タ対の間で入力に対してそれぞれ逆極性出力となるドレ
イン電流同士を互いに加算するようにそれぞれのドレイ
ン端子同士をそれぞれ接続して構成する信号増幅手段
と、前記第1および第2の差動トランジスタ対の前記加
算されたドレイン電流の平均値を検出し、この平均電流
を折り返して前記それぞれ接続されたドレイン端子の対
にそれぞれ供給する平均電流供給手段と、前記第1およ
び第2の差動トランジスタ対との間に制御可能な直流オ
フセットを持たせてそれぞれ入力差動信号を与えるオフ
セット制御手段とからなり、前記それぞれのドレイン端
子の接続点より取り出される電流を各々の出力電流と
し、前記直流オフセット電圧を制御することにより前記
出力電流の振幅の入力信号振幅に対する比を制御するこ
とを特徴とする。
【0009】また、第3の方法として、電界効果トラン
ジスタで構成し、ソース端子を第1の基準電位点に接続
した第1の差動トランジスタ対とソース端子を第2の基
準電位点に接続した第2の差動トランジスタ対であっ
て、それぞれの差動トランジスタ対のゲート端子間に同
じ入力差動信号を与え、前記第1および第2の差動トラ
ンジスタ対の間で入力に対してそれぞれ逆極性出力とな
るドレイン電流同士を互いに加算するようにそれぞれの
ドレイン端子同士を接続して構成する信号増幅手段と、
前記第1および第2の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、前記第1の基準電
位点と前記第2の基準電位点との間に制御可能な直流オ
フセット電圧を持たせるオフセット制御手段とからな
り、前記それぞれのドレイン端子の接続点より取り出さ
れる電流を各々の出力電流とし、前記直流オフセット電
圧を制御することにより前記出力電流の振幅の入力信号
振幅に対する比を制御することを特徴とする。
ジスタで構成し、ソース端子を第1の基準電位点に接続
した第1の差動トランジスタ対とソース端子を第2の基
準電位点に接続した第2の差動トランジスタ対であっ
て、それぞれの差動トランジスタ対のゲート端子間に同
じ入力差動信号を与え、前記第1および第2の差動トラ
ンジスタ対の間で入力に対してそれぞれ逆極性出力とな
るドレイン電流同士を互いに加算するようにそれぞれの
ドレイン端子同士を接続して構成する信号増幅手段と、
前記第1および第2の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、前記第1の基準電
位点と前記第2の基準電位点との間に制御可能な直流オ
フセット電圧を持たせるオフセット制御手段とからな
り、前記それぞれのドレイン端子の接続点より取り出さ
れる電流を各々の出力電流とし、前記直流オフセット電
圧を制御することにより前記出力電流の振幅の入力信号
振幅に対する比を制御することを特徴とする。
【0010】このような回路形式にすることにより、入
力信号はCMOS差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため,MO
Sの2乗特性により純粋な2乗電流に変換される。この
2乗電流のうち直流分と入力信号の2次分は前記平均電
流減算回路によって相殺され、直流分×入力信号(1次
分)だけを出力電流として取り出すことができる。この
回路のトランスコンダクタンスGm(出力電流を入力電
圧で割ったもの)は、直流電圧だけに比例することにな
り、この直流電圧を変えることでGmを変えてゲインを
変えることができる。また、Gmは入力信号の瞬時振幅
値Vinには全く依存しないことになる。つまり、入力信
号に応じてGm値がダイナミックに変動しないことか
ら、可変利得にしたことでひずみが発生するようなこと
はない。
力信号はCMOS差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため,MO
Sの2乗特性により純粋な2乗電流に変換される。この
2乗電流のうち直流分と入力信号の2次分は前記平均電
流減算回路によって相殺され、直流分×入力信号(1次
分)だけを出力電流として取り出すことができる。この
回路のトランスコンダクタンスGm(出力電流を入力電
圧で割ったもの)は、直流電圧だけに比例することにな
り、この直流電圧を変えることでGmを変えてゲインを
変えることができる。また、Gmは入力信号の瞬時振幅
値Vinには全く依存しないことになる。つまり、入力信
号に応じてGm値がダイナミックに変動しないことか
ら、可変利得にしたことでひずみが発生するようなこと
はない。
【0011】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図1は、こ
の発明の第1の実施の形態について説明するための回路
構成図である。この実施の形態は、MOSトランジスタ
M1 とM2 で構成する1対のソース接地の差動トランジ
スタを基本に構成する。上記差動トランジスタのゲート
端子へは直流オフセット発生手段Vcを介して入力差動
信号を供給する。この直流オフセットはMOSトランジ
スタM1 とM2 には同じ電圧を与え、同じ変化量となる
ように制御する。さらにMOSトランジスタM1 とM2
のドレイン電流の平均電流検出手段を設け、この平均電
流と等しい電流を電源VccよりMOSトランジスタM1
とM2 のドレイン端子に流し込む。このようにして、M
OSトランジスタM1とM2 のドレイン端子にはそれぞ
れのドレイン電流とその両方の平均電流との差電流Io
1とIo2を出力する。このような回路で前記直流オフ
セット電圧を制御することにより、出力差動電流Io1
とIo2の入力信号振幅に対する比を制御する。
いて、図面を参照しながら詳細に説明する。図1は、こ
の発明の第1の実施の形態について説明するための回路
構成図である。この実施の形態は、MOSトランジスタ
M1 とM2 で構成する1対のソース接地の差動トランジ
スタを基本に構成する。上記差動トランジスタのゲート
端子へは直流オフセット発生手段Vcを介して入力差動
信号を供給する。この直流オフセットはMOSトランジ
スタM1 とM2 には同じ電圧を与え、同じ変化量となる
ように制御する。さらにMOSトランジスタM1 とM2
のドレイン電流の平均電流検出手段を設け、この平均電
流と等しい電流を電源VccよりMOSトランジスタM1
とM2 のドレイン端子に流し込む。このようにして、M
OSトランジスタM1とM2 のドレイン端子にはそれぞ
れのドレイン電流とその両方の平均電流との差電流Io
1とIo2を出力する。このような回路で前記直流オフ
セット電圧を制御することにより、出力差動電流Io1
とIo2の入力信号振幅に対する比を制御する。
【0012】従来の図11と比較した場合、基本的な相
違は、図11では差動トランジスタのソース接続点が電
流源でバアイスされているのに対し、この実施の形態で
は差動トランジスタのソース接続点が定電位(図1では
GND)に固定されている点である。従来回路では、N
MOS差動ペアのソース接続点は、(4)式にVin2を
含む項があることからも明らかなように、信号の2次リ
ップルでが乗ってひずみ発生の原因となっていた。これ
に対し、この実施の形態ではこの点を接地GNDに繋い
でいるため、入力信号電圧はNMOS差動ペアのそれぞ
れの素子のゲートソース間に直接加わることになるため
後述する作用により、ひずみ発生を抑えるものである。
違は、図11では差動トランジスタのソース接続点が電
流源でバアイスされているのに対し、この実施の形態で
は差動トランジスタのソース接続点が定電位(図1では
GND)に固定されている点である。従来回路では、N
MOS差動ペアのソース接続点は、(4)式にVin2を
含む項があることからも明らかなように、信号の2次リ
ップルでが乗ってひずみ発生の原因となっていた。これ
に対し、この実施の形態ではこの点を接地GNDに繋い
でいるため、入力信号電圧はNMOS差動ペアのそれぞ
れの素子のゲートソース間に直接加わることになるため
後述する作用により、ひずみ発生を抑えるものである。
【0013】図1の実施の形態がひずみを発生しないこ
とを証明するため、図1の差動回路のトランスコンダク
タンスGmを計算する。ただし、各種条件は図11の従
来例の場合と同様に、入力は完全差動信号、両トランジ
スタはいずれも飽和領域(ピンチオフ領域)で動作、短
チャネル効果は考慮しない、各MOSトランジスタのk
とVthの値はそれぞれ等しく、kはゲート幅をW、ゲー
ト長をL、ゲート容量をCox、チャネルのキャリア移動
度をμとして「μCoxW/L」で表わされる定数、であ
るものとする。入力信号は完全差動信号と仮定している
ので、接地GNDを基準とした入力信号の中点電圧をV
B として、入力端子へ供給される入力電圧は、 VGS1 =VB +Vc +Vin/2 VGS2 =VB +Vc −Vin/2 となる。従って、この場合のMOSトランジスタM1 と
M2 の動作の記述式は、次のように表わせる。
とを証明するため、図1の差動回路のトランスコンダク
タンスGmを計算する。ただし、各種条件は図11の従
来例の場合と同様に、入力は完全差動信号、両トランジ
スタはいずれも飽和領域(ピンチオフ領域)で動作、短
チャネル効果は考慮しない、各MOSトランジスタのk
とVthの値はそれぞれ等しく、kはゲート幅をW、ゲー
ト長をL、ゲート容量をCox、チャネルのキャリア移動
度をμとして「μCoxW/L」で表わされる定数、であ
るものとする。入力信号は完全差動信号と仮定している
ので、接地GNDを基準とした入力信号の中点電圧をV
B として、入力端子へ供給される入力電圧は、 VGS1 =VB +Vc +Vin/2 VGS2 =VB +Vc −Vin/2 となる。従って、この場合のMOSトランジスタM1 と
M2 の動作の記述式は、次のように表わせる。
【0014】
M1:I11=(k/2)(VGS1 −Vth)2
=(k/2)(VB +Vc −Vth+Vin/2)2 … (8)
M2:I12=(k/2)(VGS2 −Vth)2
=(k/2)(VB +Vc −Vth−Vin/2)2 … (9)
平均電流検出は、(I11+I12)/2の電流を出力する
から、出力電流Io1とIo2は、それぞれ次のように
表わせる。
から、出力電流Io1とIo2は、それぞれ次のように
表わせる。
【0015】
Io1=(I11+I12)/2−I11
=(I12−I11)/2
=−k( VB +Vc −Vth) Vin … (10)
Io2=(I11+I12)/2−I12
=(I11−I12)/2
=k(VB +Vc −Vth)Vin … (11)
kはMOS素子の形状できまる定数であり、(VB +V
c −Vth)は制御可能な直流電圧なので、出力電流Io
1とIo2は入力振幅Vinに正比例し、ひずみ成分はな
い。このように図1の実施の形態では差動出力はもちろ
んシングル出力でもひずみのない出力波形となり、差動
では完全に対称な無ひずみの出力とが得られる。この回
路の差動回路としてのトランスコンダクタンスGm[=
(Io2−Io1)/Vin]を求めると、 Gm=2k(VB +Vc −Vth) … (12) となる。従来回路の(7)式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。シングル出
力でも無ひずみなので、次段で入力信号が完全差動信号
という前提条件を維持でき、多段に接続してもひずまな
い。GmはVc を可変させることで簡単に制御できる。
Vc を−VB +Vthと等しくなるまで低減すれば、Gm
=0とすることができる。このようにゲイン(トランス
コンダクタンス)を無限小から制御できるので、制御範
囲が広いという特長がある。ただし、この場合は入力ダ
イナミックレンジも小さくなるので、Gmを0近くまで
下げるのはあまり現実的ではない。
c −Vth)は制御可能な直流電圧なので、出力電流Io
1とIo2は入力振幅Vinに正比例し、ひずみ成分はな
い。このように図1の実施の形態では差動出力はもちろ
んシングル出力でもひずみのない出力波形となり、差動
では完全に対称な無ひずみの出力とが得られる。この回
路の差動回路としてのトランスコンダクタンスGm[=
(Io2−Io1)/Vin]を求めると、 Gm=2k(VB +Vc −Vth) … (12) となる。従来回路の(7)式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。シングル出
力でも無ひずみなので、次段で入力信号が完全差動信号
という前提条件を維持でき、多段に接続してもひずまな
い。GmはVc を可変させることで簡単に制御できる。
Vc を−VB +Vthと等しくなるまで低減すれば、Gm
=0とすることができる。このようにゲイン(トランス
コンダクタンス)を無限小から制御できるので、制御範
囲が広いという特長がある。ただし、この場合は入力ダ
イナミックレンジも小さくなるので、Gmを0近くまで
下げるのはあまり現実的ではない。
【0016】また、電流源でバイアスする方式と違っ
て、差動構成のMOSトランジスタM1 とM2 のソース
を接地GNDに落として使うため、ドレイン側に広いダ
イナミックレンジを確保することができる。このため低
電圧化にも適している。さらにはソースを接地GNDに
接続していることで、通常のP基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
て、差動構成のMOSトランジスタM1 とM2 のソース
を接地GNDに落として使うため、ドレイン側に広いダ
イナミックレンジを確保することができる。このため低
電圧化にも適している。さらにはソースを接地GNDに
接続していることで、通常のP基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
【0017】図2は、図1の平均電流検出手段11を具
体的な回路例に置き換えて表わしたものである。平均電
流検出手段11は、図のようにMOSトランジスタM3
とM4 からなるMOSトランジスタM1 とM2 の電流コ
ピー回路とこれらのコピー電流を加算して、1/2にし
て折り返すカレントミラーとからなる。トランジスタM
3 ,M4 はそれぞれMOSトランジスタM1 、M2 とゲ
ート・ソースを共通にしているため、MOSトランジス
タM3 、M4 のドレイン電流はそれぞれMOSトランジ
スタM1 、M2 のドレイン電流と等しい電流が発生す
る。MOSトランジスタM3 とM4 のドレイン端子を接
続してカレントミラーの入力とすることでこれらのドレ
イン電流を加算し、ミラー比1/2で折り返すことによ
りドレイン電流の平均値を出力する。これを1対用意し
てMOSトランジスタM1 とM2 のドレイン端子に送出
することにより、上述の(10)式と(11)式にある
電流減算を実行し、Vinの1次の項だけを取出すもので
ある。
体的な回路例に置き換えて表わしたものである。平均電
流検出手段11は、図のようにMOSトランジスタM3
とM4 からなるMOSトランジスタM1 とM2 の電流コ
ピー回路とこれらのコピー電流を加算して、1/2にし
て折り返すカレントミラーとからなる。トランジスタM
3 ,M4 はそれぞれMOSトランジスタM1 、M2 とゲ
ート・ソースを共通にしているため、MOSトランジス
タM3 、M4 のドレイン電流はそれぞれMOSトランジ
スタM1 、M2 のドレイン電流と等しい電流が発生す
る。MOSトランジスタM3 とM4 のドレイン端子を接
続してカレントミラーの入力とすることでこれらのドレ
イン電流を加算し、ミラー比1/2で折り返すことによ
りドレイン電流の平均値を出力する。これを1対用意し
てMOSトランジスタM1 とM2 のドレイン端子に送出
することにより、上述の(10)式と(11)式にある
電流減算を実行し、Vinの1次の項だけを取出すもので
ある。
【0018】次に図3を用い、この発明の第2の実施の
形態について説明する。この実施の形態は、図1におけ
るMOSトランジスタM1 とM2 で構成するソース接地
の第1の差動ペアと並行して、MOSトランジスタM3
とM4 で構成するもう1対の第2のソース接地差動ペア
を加えたものである。追加した第2の差動ペアには第1
の差動ペアと同じ入力信号を与えるが、このとき第1の
差動ペアへの入力に対し直流オフセットVc だけ電圧差
を付けて供給する。この直流オフセットはMOSトラン
ジスタM3 とM4 には同じ電圧を与え、同じ変化量とな
るように制御する。ドレイン端子は入力に対して逆極性
の出力となるMOSトランジスタM1 のドレインとMO
SトランジスタM4 のドレイン、MOSトランジスタM
2 のドレインとMOSトランジスタM3 のドレインをそ
れぞれ接続して、それぞれの加算電流を出力電流とす
る。また、MOSトランジスタM1 とM4 、MOSトラ
ンジスタM2 とM3 のそれぞれのドレイン加算電流の平
均電流検出手段11を設け、この平均電流と等しい電流
を電源Vccより前記加算電流にそれぞれ足し込む。この
場合、MOSトランジスタM1 とM4 、MOSトランジ
スタM2 とM3 のそれぞれのドレイン加算電流の平均値
は等しくなるので、この電流値はMOSトランジスタM
1 〜M4 の4つのドレイン電流の全加算電流を1/2に
して求める。このようにして出力端にはそれぞれのドレ
イン加算電流とその両方の平均電流との差電流Io1と
Io2を出力する。このような回路で前記直流オフセッ
ト電圧Vc を制御することにより前記出力差動電流Io
1とIo2の入力信号振幅に対する比を制御する。
形態について説明する。この実施の形態は、図1におけ
るMOSトランジスタM1 とM2 で構成するソース接地
の第1の差動ペアと並行して、MOSトランジスタM3
とM4 で構成するもう1対の第2のソース接地差動ペア
を加えたものである。追加した第2の差動ペアには第1
の差動ペアと同じ入力信号を与えるが、このとき第1の
差動ペアへの入力に対し直流オフセットVc だけ電圧差
を付けて供給する。この直流オフセットはMOSトラン
ジスタM3 とM4 には同じ電圧を与え、同じ変化量とな
るように制御する。ドレイン端子は入力に対して逆極性
の出力となるMOSトランジスタM1 のドレインとMO
SトランジスタM4 のドレイン、MOSトランジスタM
2 のドレインとMOSトランジスタM3 のドレインをそ
れぞれ接続して、それぞれの加算電流を出力電流とす
る。また、MOSトランジスタM1 とM4 、MOSトラ
ンジスタM2 とM3 のそれぞれのドレイン加算電流の平
均電流検出手段11を設け、この平均電流と等しい電流
を電源Vccより前記加算電流にそれぞれ足し込む。この
場合、MOSトランジスタM1 とM4 、MOSトランジ
スタM2 とM3 のそれぞれのドレイン加算電流の平均値
は等しくなるので、この電流値はMOSトランジスタM
1 〜M4 の4つのドレイン電流の全加算電流を1/2に
して求める。このようにして出力端にはそれぞれのドレ
イン加算電流とその両方の平均電流との差電流Io1と
Io2を出力する。このような回路で前記直流オフセッ
ト電圧Vc を制御することにより前記出力差動電流Io
1とIo2の入力信号振幅に対する比を制御する。
【0019】この回路も図1の実施の形態と同様、差動
トランジスタのソース接続点が定電位(図3ではGN
D)に固定されているので、入力信号電圧はNMOS差
動ペアのそれぞれの素子のゲートソース間に直接加わる
ことになり、後述する作用によりひずみ発生を抑えるこ
とができる。
トランジスタのソース接続点が定電位(図3ではGN
D)に固定されているので、入力信号電圧はNMOS差
動ペアのそれぞれの素子のゲートソース間に直接加わる
ことになり、後述する作用によりひずみ発生を抑えるこ
とができる。
【0020】図3の差動回路のトランスコンダクタンス
Gmを計算する。ただし、各種条件は図1の場合と同様
であるとする。入力信号は完全差動信号と仮定している
ので、接地GNDを基準とした入力信号の中点電圧をV
B として、入力端子へ供給される入力電圧は、 VGS1 =VB +Vin/2 VGS2 =VB −Vin/2 となる。従って、この場合のMOSトランジスタM1 〜
M4 の動作の記述式は次のように表わせる。 M1:I11=(k/2)(VGS1 −Vth)2 =(k/2)(VB −Vth+Vin/2)2 …(13) M2:I12=(k/2)(VGS2 −Vth)2 =(k/2)(VB −Vth−Vin/2)2 …(14) M3:I21=(k/2)(VGS3 −Vth)2 =(k/2)(VB −Vc −Vth+Vin/2)2 …(15) M4:I22=(k/2)(VGS4 −Vth)2 =(k/2)(VB −Vc −Vth−Vin/2)2 …(16) 平均電流検出は(I11+I12+I21+I22)/2の電流
を出力するから、出力電流Io1とIo2はそれぞれ次
のように表わせる。
Gmを計算する。ただし、各種条件は図1の場合と同様
であるとする。入力信号は完全差動信号と仮定している
ので、接地GNDを基準とした入力信号の中点電圧をV
B として、入力端子へ供給される入力電圧は、 VGS1 =VB +Vin/2 VGS2 =VB −Vin/2 となる。従って、この場合のMOSトランジスタM1 〜
M4 の動作の記述式は次のように表わせる。 M1:I11=(k/2)(VGS1 −Vth)2 =(k/2)(VB −Vth+Vin/2)2 …(13) M2:I12=(k/2)(VGS2 −Vth)2 =(k/2)(VB −Vth−Vin/2)2 …(14) M3:I21=(k/2)(VGS3 −Vth)2 =(k/2)(VB −Vc −Vth+Vin/2)2 …(15) M4:I22=(k/2)(VGS4 −Vth)2 =(k/2)(VB −Vc −Vth−Vin/2)2 …(16) 平均電流検出は(I11+I12+I21+I22)/2の電流
を出力するから、出力電流Io1とIo2はそれぞれ次
のように表わせる。
【0021】
Io1=(I11+I12+I21+I22)/2−(I11+I22)
={(I21−I22)−(I11−I12)}/2
=(k/2){2(VB −Vc −Vth) Vin−2(VB
−Vth) Vin}
=−kVc Vin … (17)
Io2=(I11+I12+I21+I22)/2−(I12+I21)
={(I11−I12)−(I21−I22)}/2
=(k/2){2(VB −Vth)Vin−2(VB −Vc
−Vth)Vin}
=kVc Vin … (18)
kはMOS素子の形状できまる定数であり、Vc は直流
制御電圧なので、出力電流Io1とIo2は入力振幅V
inに正比例し、ひずみ成分はない。このように図3の実
施の形態でもは差動出力はもちろんシングル出力でもひ
ずみのない出力波形となり、差動では完全に対称な無ひ
ずみの出力とが得られる。この回路の差動回路としての
トランスコンダクタンスGm(=( Io2−Io1) /
Vin)を求めると、 Gm=2kVc … (19) となる。この式が従来例にあるようなVinの項を含まな
いことから明らかなように第1の実施の形態同様ひずみ
が完全に除去できていることがわかる。トランスコンダ
クタンスGmはVc を可変させることで簡単に制御でき
る。Vc を0になるまで低減すれば、Gm=0とするこ
とができる。このようにゲイン(トランスコンダクタン
ス)を無限小から制御できるので、制御範囲が広いとい
う特長がある。この場合Vc はVB などとは無関係に設
定できるため、VB を必要値に設定して入力ダイナミッ
クレンジを確保しておくことができる。
制御電圧なので、出力電流Io1とIo2は入力振幅V
inに正比例し、ひずみ成分はない。このように図3の実
施の形態でもは差動出力はもちろんシングル出力でもひ
ずみのない出力波形となり、差動では完全に対称な無ひ
ずみの出力とが得られる。この回路の差動回路としての
トランスコンダクタンスGm(=( Io2−Io1) /
Vin)を求めると、 Gm=2kVc … (19) となる。この式が従来例にあるようなVinの項を含まな
いことから明らかなように第1の実施の形態同様ひずみ
が完全に除去できていることがわかる。トランスコンダ
クタンスGmはVc を可変させることで簡単に制御でき
る。Vc を0になるまで低減すれば、Gm=0とするこ
とができる。このようにゲイン(トランスコンダクタン
ス)を無限小から制御できるので、制御範囲が広いとい
う特長がある。この場合Vc はVB などとは無関係に設
定できるため、VB を必要値に設定して入力ダイナミッ
クレンジを確保しておくことができる。
【0022】この実施の形態では、図1にあったように
トランスコンダクタンスGmを絞ったときに、入力ダイ
ナミックレンジが不足してしまうということもなく、良
好な特性を維持することができる。また、GmはkとV
c だけの非常に単純な形で与えられ、Vthなどk以外の
素子パラメータを含まないことから、プロセスパラメー
タのばらつきに対するばらつき感度も低く、高精度の可
変利得回路が構成できる。なお、シングル出力でも無ひ
ずみなので多段に接続してもひずまない点、低電圧化に
も適している点と基板効果の影響を受けない、という特
長は図1の実施の形態と同様である。
トランスコンダクタンスGmを絞ったときに、入力ダイ
ナミックレンジが不足してしまうということもなく、良
好な特性を維持することができる。また、GmはkとV
c だけの非常に単純な形で与えられ、Vthなどk以外の
素子パラメータを含まないことから、プロセスパラメー
タのばらつきに対するばらつき感度も低く、高精度の可
変利得回路が構成できる。なお、シングル出力でも無ひ
ずみなので多段に接続してもひずまない点、低電圧化に
も適している点と基板効果の影響を受けない、という特
長は図1の実施の形態と同様である。
【0023】第2の実施の形態で平均電流検出手段11
を具体的な回路に置き換えて表わした回路例を図4に示
す。平均電流検出手段11は図のようにMOSトランジ
スタM1'とM2'からなるMOSトランジスタM1 とM2
の電流コピー回路とMOSトランジスタM3'とM4'から
なるMOSトランジスタM3 とM4 の電流コピー回路
と、これらのコピー電流を全部加算して、1/2にして
折り返すカレントミラーとからなる。MOSトランジス
タM1'〜M4'はそれぞれMOSトランジスタM1〜M4
とゲート・ソースを共通にしているため、MOSトラン
ジスタM1'〜M4'のドレイン電流はそれぞれMOSトラ
ンジスタM1 〜M4 のドレイン電流と等しい電流が発生
する。MOSトランジスタM1 〜M4 のドレイン端子を
接続してカレントミラーの入力とすることでこれらのド
レイン電流を全加算し、ミラー比1/2で折り返すこと
によりMOSトランジスタM1 とM4 のドレイン電流の
加算値、MOSトランジスタM2 とM3 のドレイン電流
加算値の平均電流を出力する。これを1対用意して出力
端子に送出することにより、(17)式と(18)式に
ある電流減算を実行し、Vinの1次の項だけを取出すも
のである。
を具体的な回路に置き換えて表わした回路例を図4に示
す。平均電流検出手段11は図のようにMOSトランジ
スタM1'とM2'からなるMOSトランジスタM1 とM2
の電流コピー回路とMOSトランジスタM3'とM4'から
なるMOSトランジスタM3 とM4 の電流コピー回路
と、これらのコピー電流を全部加算して、1/2にして
折り返すカレントミラーとからなる。MOSトランジス
タM1'〜M4'はそれぞれMOSトランジスタM1〜M4
とゲート・ソースを共通にしているため、MOSトラン
ジスタM1'〜M4'のドレイン電流はそれぞれMOSトラ
ンジスタM1 〜M4 のドレイン電流と等しい電流が発生
する。MOSトランジスタM1 〜M4 のドレイン端子を
接続してカレントミラーの入力とすることでこれらのド
レイン電流を全加算し、ミラー比1/2で折り返すこと
によりMOSトランジスタM1 とM4 のドレイン電流の
加算値、MOSトランジスタM2 とM3 のドレイン電流
加算値の平均電流を出力する。これを1対用意して出力
端子に送出することにより、(17)式と(18)式に
ある電流減算を実行し、Vinの1次の項だけを取出すも
のである。
【0024】図5は、この発明の第3の実施の形態につ
いて説明するための回路図である。この実施の形態は、
図3の実施の形態において、第2の差動ペアを構成する
MOSトランジスタM3 、M4 への入力に与える直流オ
フセットVc を、図3に示したように差動ペアトランジ
スタのゲート電圧に与える代わりに、図5に示したよう
に差動ペアトランジスタのソース電圧に与えたものであ
る。
いて説明するための回路図である。この実施の形態は、
図3の実施の形態において、第2の差動ペアを構成する
MOSトランジスタM3 、M4 への入力に与える直流オ
フセットVc を、図3に示したように差動ペアトランジ
スタのゲート電圧に与える代わりに、図5に示したよう
に差動ペアトランジスタのソース電圧に与えたものであ
る。
【0025】図3および図5の実施の形態の回路の可変
利得動作は同じ入力信号を供給する2組の差動ペアトラ
ンジスタのゲート・ソース間の直流電圧に相対的な電圧
差を付けることでこの機能を達成する。従って、ゲート
電圧にオフセットを持たせた図3の実施の形態と、ソー
ス電圧にオフセットを持たせた図5の実施の形態とは、
第1の差動ペアと第2の差動ペアのゲート・ソース間の
相対的な関係は全く同じになるため、全く同じ動作にな
る。
利得動作は同じ入力信号を供給する2組の差動ペアトラ
ンジスタのゲート・ソース間の直流電圧に相対的な電圧
差を付けることでこの機能を達成する。従って、ゲート
電圧にオフセットを持たせた図3の実施の形態と、ソー
ス電圧にオフセットを持たせた図5の実施の形態とは、
第1の差動ペアと第2の差動ペアのゲート・ソース間の
相対的な関係は全く同じになるため、全く同じ動作にな
る。
【0026】第3の実施の形態で平均電流検出手段を具
体的な回路に置き換えて表わした回路例を図6に示す。
平均電流検出手段は図4の第2の実施の形態の場合と全
く同様であり、MOSトランジスタM1'とM2'からなる
MOSトランジスタM1 とM2 の電流コピー回路とMO
SトランジスタM3'とM4'からなるMOSトランジスタ
M3 とM4 の電流コピー回路と、これらのコピー電流を
全部加算して、1/2にして折り返す2出力のカレント
ミラーとからなり、これをそれぞれ出力端子に送出し
て、Vinの1次の項だけを取出している。
体的な回路に置き換えて表わした回路例を図6に示す。
平均電流検出手段は図4の第2の実施の形態の場合と全
く同様であり、MOSトランジスタM1'とM2'からなる
MOSトランジスタM1 とM2 の電流コピー回路とMO
SトランジスタM3'とM4'からなるMOSトランジスタ
M3 とM4 の電流コピー回路と、これらのコピー電流を
全部加算して、1/2にして折り返す2出力のカレント
ミラーとからなり、これをそれぞれ出力端子に送出し
て、Vinの1次の項だけを取出している。
【0027】図7は図1に示したこの発明の第1の実施
の形態の変形例である。この例は図1に示した回路に対
し、基本となるMOSトランジスタM1 とM2 による差
動トランジスタペアのドレイン側にゲート接地トランジ
スタを置き、これらのトランジスタを介してドレイン電
流を出力するものである。これらのトランジスタを付加
することにより、出力端を大振幅で振るようなことがあ
ってもそれがMOSトランジスタM1 、M2 のミラー容
量を介して入力側に戻って周波数特性を劣化させるのを
防止している。
の形態の変形例である。この例は図1に示した回路に対
し、基本となるMOSトランジスタM1 とM2 による差
動トランジスタペアのドレイン側にゲート接地トランジ
スタを置き、これらのトランジスタを介してドレイン電
流を出力するものである。これらのトランジスタを付加
することにより、出力端を大振幅で振るようなことがあ
ってもそれがMOSトランジスタM1 、M2 のミラー容
量を介して入力側に戻って周波数特性を劣化させるのを
防止している。
【0028】図8は、図1に示したこの発明の第1の実
施の形態の回路に抵抗の負荷を付けて電圧出力の差動増
幅アンプを形成したものである。この回路のGmは(1
2)式で表わされるので、入出力間の電圧利得GA は、 GA =2k( VB +Vc −Vth) RL … (20) と表わすことができる。また、(10)式と(11)式
からも明らかなように出力電流Io1とIo2は直流成
分が0である。従って出力の直流電位は供給するバイア
ス電圧VB だけで決まりゲイン制御電圧Vc を変えても
不変である、という利点も備えている。
施の形態の回路に抵抗の負荷を付けて電圧出力の差動増
幅アンプを形成したものである。この回路のGmは(1
2)式で表わされるので、入出力間の電圧利得GA は、 GA =2k( VB +Vc −Vth) RL … (20) と表わすことができる。また、(10)式と(11)式
からも明らかなように出力電流Io1とIo2は直流成
分が0である。従って出力の直流電位は供給するバイア
ス電圧VB だけで決まりゲイン制御電圧Vc を変えても
不変である、という利点も備えている。
【0029】図9と図10は、図1に示した実施の形態
の回路にコンデンサの負荷を付けて周波数特性の調整が
可能なフィルタ回路が構成できることを示したものであ
る。図9の左の回路は、図1と同じこの発明の第1の実
施の形態であり、これを図9の右に示すようなシンボル
で表わすものとする。こうしてこの回路とコンデンサを
組み合わせて、図10のような回路を組むことにより、
2次のBPFを構成したものである。各Gmは前述した
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。
の回路にコンデンサの負荷を付けて周波数特性の調整が
可能なフィルタ回路が構成できることを示したものであ
る。図9の左の回路は、図1と同じこの発明の第1の実
施の形態であり、これを図9の右に示すようなシンボル
で表わすものとする。こうしてこの回路とコンデンサを
組み合わせて、図10のような回路を組むことにより、
2次のBPFを構成したものである。各Gmは前述した
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。
【0030】また、Vc を変えることにより各Gm値を
一括して制御できるため、周波数特性を周波数軸に対し
て比例制御することができ、半導体の製造ばらつきに起
因した時定数ずれによるフィルタ特性のばらつきを補正
することができる。このようなフィルタへの応用は図9
に示した第1の実施の形態だけでなく、図3に示した第
2の実施の形態でも、図5に示した第3の実施の形態で
も全く同様にして、フィルタ回路を構成することができ
る。
一括して制御できるため、周波数特性を周波数軸に対し
て比例制御することができ、半導体の製造ばらつきに起
因した時定数ずれによるフィルタ特性のばらつきを補正
することができる。このようなフィルタへの応用は図9
に示した第1の実施の形態だけでなく、図3に示した第
2の実施の形態でも、図5に示した第3の実施の形態で
も全く同様にして、フィルタ回路を構成することができ
る。
【0031】以上、この発明を用いた例として第1から
第3までの実施の形態とその細部の具体的な例について
述べてきた。これらの例ではNMOSを基本とした構成
を例に示したが、NMOSをPMOSに変え、電源Vcc
を接地GNDに、GNDをVccに置き換えることによ
り、全く同様のPMOS可変利得差動増幅器が構成でき
る。このようにしても機能的には全く同じ動作となり、
全く同じ効果を得ることができることは言うまでもな
い。
第3までの実施の形態とその細部の具体的な例について
述べてきた。これらの例ではNMOSを基本とした構成
を例に示したが、NMOSをPMOSに変え、電源Vcc
を接地GNDに、GNDをVccに置き換えることによ
り、全く同様のPMOS可変利得差動増幅器が構成でき
る。このようにしても機能的には全く同じ動作となり、
全く同じ効果を得ることができることは言うまでもな
い。
【0032】
【発明の効果】以上記載したように、この発明に係るC
MOSで構成する全差動型の可変利得増幅器は、ソース
接続点を定電圧端子に接続した1組または2組の差動M
OSトランジスタと平均電流検出回路で構成して、入力
に直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる可変利
得増幅器を実現する。また、制御範囲も無限小からの制
御が可能であり制御範囲が広いこと、利得が制御電圧に
正比例するため制御が簡単で扱い易いこと、シングル出
力でも無ひずみなので多段に接続してもひずまない、等
の多くの利点を持っており極めて利用価値が高い。
MOSで構成する全差動型の可変利得増幅器は、ソース
接続点を定電圧端子に接続した1組または2組の差動M
OSトランジスタと平均電流検出回路で構成して、入力
に直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる可変利
得増幅器を実現する。また、制御範囲も無限小からの制
御が可能であり制御範囲が広いこと、利得が制御電圧に
正比例するため制御が簡単で扱い易いこと、シングル出
力でも無ひずみなので多段に接続してもひずまない、等
の多くの利点を持っており極めて利用価値が高い。
【図1】この発明の第1の実施の形態について説明する
ための回路図。
ための回路図。
【図2】図1の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図3】この発明の第2の実施の形態について説明する
ための回路図。
ための回路図。
【図4】図3の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図5】この発明の第3の実施の形態について説明する
ための回路図。
ための回路図。
【図6】図4の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図7】この発明の第4の実施の形態について説明する
ための回路図。
ための回路図。
【図8】図1の実施の形態の応用例について説明するた
めの回路図。
めの回路図。
【図9】図1の実施の形態のもう一つの応用例について
説明するための回路図。
説明するための回路図。
【図10】図1の実施の形態のさらにもう一つの応用例
について説明するための回路図。
について説明するための回路図。
【図11】CMOSで構成する従来の可変利得差動増幅
器について説明するための回路図。
器について説明するための回路図。
11…平均電流検出手段、M1 〜M4 ,M1'〜M4'…M
OSトランジスタ、Vin…差動入力電圧、Vc …直流制
御電圧、Io1,Io2…出力差動電流、Vcc…電源、
GND…接地。
OSトランジスタ、Vin…差動入力電圧、Vc …直流制
御電圧、Io1,Io2…出力差動電流、Vcc…電源、
GND…接地。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−205796(JP,A)
特開 平6−152320(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H03G 3/10
H03G 3/30
H03F 3/34
Claims (9)
- 【請求項1】 電界効果トランジスタで構成し、ゲート
端子間に入力差動信号を与え、ソース端子はともに基準
電位に接続した第1の差動トランジスタ対と、 前記第1の差動トランジスタ対のそれぞれのドレイン端
子に流れるドレイン電流の平均値を検出し、この平均電
流を折り返して前記それぞれのドレイン端子に供給する
平均電流供給手段と、 前記入力信号の直流電圧を制御するオフセット制御手段
と、前記それぞれのドレイン端子より取り出される電流を各
々の 出力電流とし、該出力電流の振幅の入力信号振幅に
対する比を、前記直流電圧を制御することにより制御す
る手段とを具備してなることを特徴とする可変利得増幅
器。 - 【請求項2】 前記平均電流供給手段は、ゲート端子と
ソース端子を前記第1の差動トランジスタ対と共通にし
た第2の差動トランジスタ対と、電流値の等しい2つの
出力電流を持つカレントミラーとからなり、前記第2の
差動トランジスタ対のドレイン電流を加算し、これを前
記カレントミラーの入力となるように構成し、前記カレ
ントミラーの2つの出力電流をそれぞれ前記第1の差動
トランジスタ対のそれぞれのドレイン端子に供給し、前
記カレントミラーの2つの出力電流が前記第1の差動ト
ランジスタ対のそれぞれのドレイン端子に流れるドレイ
ン電流の平均値に等しくなるようにミラー比を設定した
ことを特徴とする請求項1記載の可変利得増幅器。 - 【請求項3】 前記第1および第2の差動トランジスタ
対を構成する4つの電界効果トランジスタの形状が全て
等しく、前記カレントミラーのミラー比を1/2に設定
したことを特徴とする請求項2記載の可変利得増幅器。 - 【請求項4】 電界効果トランジスタで構成し、ソース
端子を共通の基準電位点に接続した第1および第2の差
動トランジスタ対であって、それぞれの差動トランジス
タ対のゲート端子間に同じ入力差動信号を与え、前記第
1および第2の差動トランジスタ対の間で入力に対して
それぞれ逆極性出力となるドレイン電流同士を互いに加
算するようにそれぞれのドレイン端子同士をそれぞれ接
続して構成する信号増幅手段と、 前記第1および第2の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、 前記第1および第2の差動トランジスタ対との間に制御
可能な直流オフセットを持たせてそれぞれ入力差動信号
を与えるオフセット制御手段とからなり、前記それぞれのドレイン端子の接続点より取り出される
電流を各々の 出力電流とし、前記直流オフセット電圧を
制御することにより前記出力電流の振幅の入力信号振幅
に対する比を制御することを特徴とする可変利得増幅
器。 - 【請求項5】 電界効果トランジスタで構成し、ソース
端子を第1の基準電位点に接続した第1の差動トランジ
スタ対とソース端子を第2の基準電位点に接続した第2
の差動トランジスタ対であって、それぞれの差動トラン
ジスタ対のゲート端子間に同じ入力差動信号を与え、前
記第1および第2の差動トランジスタ対の間で入力に対
してそれぞれ逆極性出力となるドレイン電流同士を互い
に加算するようにそれぞれのドレイン端子同士を接続し
て構成する信号増幅手段と、 前記第1および第2の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、 前記第1の基準電位点と前記第2の基準電位点との間に
制御可能な直流オフセット電圧を持たせるオフセット制
御手段とからなり、前記それぞれのドレイン端子の接続点より取り出される
電流を各々の 出力電流とし、前記直流オフセット電圧を
制御することにより前記出力電流の振幅の入力信号振幅
に対する比を制御することを特徴とする可変利得増幅
器。 - 【請求項6】 前記平均電流供給手段は、ゲート端子と
ソース端子を前記第1の差動トランジスタ対と共通にし
た第3の差動トランジスタ対と、ゲート端子とソース端
子を前記第2の差動トランジスタ対と共通にした第4の
差動トランジスタ対と、電流値の等しい2つの出力電流
を持つカレントミラーとからなり、前記第3および第4
の差動トランジスタ対の4つのドレイン電流を加算し、
これを前記カレントミラーの入力になるように構成し、
前記カレントミラーの2つの出力電流を前記それぞれの
ドレイン端子の対にそれぞれ供給し、前記カレントミラ
ーの2つの出力電流が前記それぞれのドレイン端子にて
加算されたドレイン電流の平均値に等しくなるようにミ
ラー比を設定したことを特徴とする請求項4または請求
項5記載の可変利得増幅器。 - 【請求項7】 前記出力電流を流出する出力端子に負荷
として抵抗を接続し、出力端子間の差電流を出力とし、
前記直流オフセット電圧を変化させることにより、入力
振幅に対する出力振幅の比を制御することを特徴とする
請求項1,4,5のいずれかに記載の可変利得増幅器。 - 【請求項8】 前記出力電流を流出する出力端子には負
荷としてコンデンサを接続して積分回路の機能を持た
せ、このような積分回路を2個以上用いて互いに結線し
てフィルタ回路を構成し、前記直流オフセット電圧を変
化させることにより、フィルタの周波数特性を制御する
ことを特徴とする請求項1,4,5のいずれかに記載の
可変利得増幅器。 - 【請求項9】 前記第1乃至第4の差動トランジスタ対
を構成する8つの電界効果トランジスタの形状が全て等
しく、前記カレントミラーのミラー比を1/2に設定し
たことを特徴とする請求項6記載の可変利得増幅器。
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---|---|---|---|
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---|---|---|---|
JP08105497A JP3442613B2 (ja) | 1997-03-31 | 1997-03-31 | 可変利得増幅器 |
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JPH10276053A JPH10276053A (ja) | 1998-10-13 |
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ID=13735709
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---|---|---|---|
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JP4515720B2 (ja) * | 2002-06-25 | 2010-08-04 | パナソニック株式会社 | オフセット制御回路及び信号処理装置 |
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- 1997-03-31 JP JP08105497A patent/JP3442613B2/ja not_active Expired - Fee Related
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