JP3442613B2 - 可変利得増幅器 - Google Patents
可変利得増幅器Info
- Publication number
- JP3442613B2 JP3442613B2 JP08105497A JP8105497A JP3442613B2 JP 3442613 B2 JP3442613 B2 JP 3442613B2 JP 08105497 A JP08105497 A JP 08105497A JP 8105497 A JP8105497 A JP 8105497A JP 3442613 B2 JP3442613 B2 JP 3442613B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- differential transistor
- differential
- output
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型半導体
集積回路において、アナログ信号処理を行う場合の基本
となる可変利得増幅回路に関する。
集積回路において、アナログ信号処理を行う場合の基本
となる可変利得増幅回路に関する。
【０００２】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力がアナロ
グであるためアナログで処理する方が簡単であったり、
デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換やその
前後のフィルタ処理およびクロック発生のための発振器
などにアナログ回路が必要である。アナログ回路にはバ
イポーラが向いており、ＣＭＯＳはアナログスイッチや
サンプルホールドなどの一部の回路を除いては不向きと
されてきた。しかし、バイポーラやＢｉＣＭＯＳプロセ
スはややコスト高になる上、ＣＭＯＳでのデジタルアナ
ログ混載による１チップ化という要求が強く、ＣＭＯＳ
でアナログ信号処理を行うための回路開発が盛んになっ
てきている。
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力がアナロ
グであるためアナログで処理する方が簡単であったり、
デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換やその
前後のフィルタ処理およびクロック発生のための発振器
などにアナログ回路が必要である。アナログ回路にはバ
イポーラが向いており、ＣＭＯＳはアナログスイッチや
サンプルホールドなどの一部の回路を除いては不向きと
されてきた。しかし、バイポーラやＢｉＣＭＯＳプロセ
スはややコスト高になる上、ＣＭＯＳでのデジタルアナ
ログ混載による１チップ化という要求が強く、ＣＭＯＳ
でアナログ信号処理を行うための回路開発が盛んになっ
てきている。
【０００３】アナログ信号処理で頻度が高く、トータル
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。ところ
が、ＣＭＯＳで可変利得増幅器を作る場合、単にバイポ
ーラをＣＭＯＳに置き換えた回路やその変形回路では、
必ず大きな２次ひずみを発生するという問題に遭遇す
る。例えば、図１１は最近公開された（特開平８−２９
８４１６号公報）ＣＭＯＳで構成する可変利得差動増幅
器である。以下、これを例にして従来回路の問題点につ
いて説明する。この回路はＭＯＳトランジスタＭ1 、Ｍ
2 と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジ
スタＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心
となっている。これらはいずれもソースを直結したペア
トランジスタを電流源でバイアスする形式になってい
る。そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流
源Ｉ1 で構成する片側の差動回路について考える。ただ
し、入力は完全差動信号であることを前提とし、両トラ
ンジスタはいずれも飽和領域（ピンチオフ領域）で動作
しているものとし、簡単のため短チャネル効果は考慮し
ないものとする。このとき、各ＭＯＳトランジスタの特
性は主要なパラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここで、ｋはゲート幅をＷ、ゲ
ート長をＬ、ゲート容量をＣox、チャネルのキャリア移
動度をμとして「μＣoxＷ／Ｌ」で表される定数であ
る。これを用いて、ＭＯＳトランジスタＭ1 とＭ2 の動
作の記述式は次のように表わせる。
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。ところ
が、ＣＭＯＳで可変利得増幅器を作る場合、単にバイポ
ーラをＣＭＯＳに置き換えた回路やその変形回路では、
必ず大きな２次ひずみを発生するという問題に遭遇す
る。例えば、図１１は最近公開された（特開平８−２９
８４１６号公報）ＣＭＯＳで構成する可変利得差動増幅
器である。以下、これを例にして従来回路の問題点につ
いて説明する。この回路はＭＯＳトランジスタＭ1 、Ｍ
2 と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジ
スタＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心
となっている。これらはいずれもソースを直結したペア
トランジスタを電流源でバイアスする形式になってい
る。そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流
源Ｉ1 で構成する片側の差動回路について考える。ただ
し、入力は完全差動信号であることを前提とし、両トラ
ンジスタはいずれも飽和領域（ピンチオフ領域）で動作
しているものとし、簡単のため短チャネル効果は考慮し
ないものとする。このとき、各ＭＯＳトランジスタの特
性は主要なパラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここで、ｋはゲート幅をＷ、ゲ
ート長をＬ、ゲート容量をＣox、チャネルのキャリア移
動度をμとして「μＣoxＷ／Ｌ」で表される定数であ
る。これを用いて、ＭＯＳトランジスタＭ1 とＭ2 の動
作の記述式は次のように表わせる。
【０００４】
Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 … （１）
Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 … （２）
ここで、（１）−（２）を計算すると、
Ｉ11−Ｉ12＝（ｋ／２）（ＶGS1 ＋ＶGS2 −２Ｖth）（ＶGS1 −ＶGS2 ）
＝（ｋ／２）（ＶGS1 ＋ＶGS2 −２Ｖth）Ｖin
… （３）
となる。ただし、ＶGS1 、ＶGS2 はそれぞれＭＯＳトラ
ンジスタＭ1 、Ｍ2 のゲート・ソース間電圧、Ｖinは差
動入力電圧である。入力信号は完全差動信号と仮定して
いるので、入力信号の中点電位をＶB として、入力端子
へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin／
２と表わせる。ここで、差動ペアのソース電位ＶA を計
算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ，ＶGS2 ＝ＶB −Ｖin／２−ＶA となるので、ＶB −ＶA −Ｖth＝Ａとして（１）＋
（２）より、
ンジスタＭ1 、Ｍ2 のゲート・ソース間電圧、Ｖinは差
動入力電圧である。入力信号は完全差動信号と仮定して
いるので、入力信号の中点電位をＶB として、入力端子
へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin／
２と表わせる。ここで、差動ペアのソース電位ＶA を計
算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ，ＶGS2 ＝ＶB −Ｖin／２−ＶA となるので、ＶB −ＶA −Ｖth＝Ａとして（１）＋
（２）より、
【数１】
となる。ゆえに、
【数２】
となる。これを（３）に代入して、この差動ペアのトラ
ンスコンダクタンスＧｍ1 ［＝（Ｉ11−Ｉ12）／Ｖin］
を求めると、
ンスコンダクタンスＧｍ1 ［＝（Ｉ11−Ｉ12）／Ｖin］
を求めると、
【数３】
となる。同様にして、ＭＯＳトランジスタＭ3 とＭ4 と
Ｉ2 で構成する片側の差動回路についても同様にトラン
スコンダクタンスＧｍ2 ［＝（Ｉ21−Ｉ22）／Ｖin］を
計算すると、
Ｉ2 で構成する片側の差動回路についても同様にトラン
スコンダクタンスＧｍ2 ［＝（Ｉ21−Ｉ22）／Ｖin］を
計算すると、
【数４】
と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のｋ
とＶthの値はＭＯＳトランジスタＭ1 とＭ2 に等しい値
であるとした。以上、計算した２つの差動回路は逆極性
の出力同士を繋いでいるのでトータルのトランスコンダ
クタンスＧｍの値は（５）と（６）の差になり、
とＶthの値はＭＯＳトランジスタＭ1 とＭ2 に等しい値
であるとした。以上、計算した２つの差動回路は逆極性
の出力同士を繋いでいるのでトータルのトランスコンダ
クタンスＧｍの値は（５）と（６）の差になり、
【数５】
ということになる。この式からも明らかなように、トラ
ンスコンダクタンスＧｍは、入力信号の瞬時振幅値Ｖin
に応じてダイナミックに変動することになる。これは出
力にひずみが発生することを意味する。トランスコンダ
クタンスＧｍにＶinの２乗項を含むため主に２次のひず
みとなる。これは出力に抵抗などの線形素子を負荷とし
た場合はもちろんのこと、２乗特性を持つＭＯＳトラン
ジスタを負荷とした場合でもキャンセルできるものでは
なく、より複雑なひずみ波形となるだけである。ＣＭＯ
Ｓで可変利得増幅器を作る場合、必ず大きなひずみ発生
を伴うことが避けられず、信号の品位を劣化させるとい
う問題点があった。
ンスコンダクタンスＧｍは、入力信号の瞬時振幅値Ｖin
に応じてダイナミックに変動することになる。これは出
力にひずみが発生することを意味する。トランスコンダ
クタンスＧｍにＶinの２乗項を含むため主に２次のひず
みとなる。これは出力に抵抗などの線形素子を負荷とし
た場合はもちろんのこと、２乗特性を持つＭＯＳトラン
ジスタを負荷とした場合でもキャンセルできるものでは
なく、より複雑なひずみ波形となるだけである。ＣＭＯ
Ｓで可変利得増幅器を作る場合、必ず大きなひずみ発生
を伴うことが避けられず、信号の品位を劣化させるとい
う問題点があった。
【０００５】
【発明が解決しようとする課題】以上述べてきたよう
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
【０００６】この発明の目的は、原理的に全くひずみを
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ためにこの発明では第１の方法として、電界効果トラン
ジスタで構成し、ゲート端子間に入力差動信号を与え、
ソース端子はともに基準電位に接続した第１の差動トラ
ンジスタ対と、前記第１の差動トランジスタ対のそれぞ
れのドレイン端子に流れるドレイン電流の平均値を検出
し、この平均電流を折り返して前記それぞれのドレイン
端子に供給する平均電流供給手段と、前記入力信号の直
流電圧を制御するオフセット制御手段と、前記それぞれ
のドレイン端子より取り出される電流を各々の出力電流
とし、該出力電流の振幅の入力信号振幅に対する比を、
前記直流電圧を制御することにより制御する手段とを具
備してなることを特徴とする。
ためにこの発明では第１の方法として、電界効果トラン
ジスタで構成し、ゲート端子間に入力差動信号を与え、
ソース端子はともに基準電位に接続した第１の差動トラ
ンジスタ対と、前記第１の差動トランジスタ対のそれぞ
れのドレイン端子に流れるドレイン電流の平均値を検出
し、この平均電流を折り返して前記それぞれのドレイン
端子に供給する平均電流供給手段と、前記入力信号の直
流電圧を制御するオフセット制御手段と、前記それぞれ
のドレイン端子より取り出される電流を各々の出力電流
とし、該出力電流の振幅の入力信号振幅に対する比を、
前記直流電圧を制御することにより制御する手段とを具
備してなることを特徴とする。
【０００８】また、第２の方法として、電界効果トラン
ジスタで構成し、ソース端子を共通の基準電位点に接続
した第１および第２の差動トランジスタ対であって、そ
れぞれの差動トランジスタ対のゲート端子間に同じ入力
差動信号を与え、前記第１および第２の差動トランジス
タ対の間で入力に対してそれぞれ逆極性出力となるドレ
イン電流同士を互いに加算するようにそれぞれのドレイ
ン端子同士をそれぞれ接続して構成する信号増幅手段
と、前記第１および第２の差動トランジスタ対の前記加
算されたドレイン電流の平均値を検出し、この平均電流
を折り返して前記それぞれ接続されたドレイン端子の対
にそれぞれ供給する平均電流供給手段と、前記第１およ
び第２の差動トランジスタ対との間に制御可能な直流オ
フセットを持たせてそれぞれ入力差動信号を与えるオフ
セット制御手段とからなり、前記それぞれのドレイン端
子の接続点より取り出される電流を各々の出力電流と
し、前記直流オフセット電圧を制御することにより前記
出力電流の振幅の入力信号振幅に対する比を制御するこ
とを特徴とする。
ジスタで構成し、ソース端子を共通の基準電位点に接続
した第１および第２の差動トランジスタ対であって、そ
れぞれの差動トランジスタ対のゲート端子間に同じ入力
差動信号を与え、前記第１および第２の差動トランジス
タ対の間で入力に対してそれぞれ逆極性出力となるドレ
イン電流同士を互いに加算するようにそれぞれのドレイ
ン端子同士をそれぞれ接続して構成する信号増幅手段
と、前記第１および第２の差動トランジスタ対の前記加
算されたドレイン電流の平均値を検出し、この平均電流
を折り返して前記それぞれ接続されたドレイン端子の対
にそれぞれ供給する平均電流供給手段と、前記第１およ
び第２の差動トランジスタ対との間に制御可能な直流オ
フセットを持たせてそれぞれ入力差動信号を与えるオフ
セット制御手段とからなり、前記それぞれのドレイン端
子の接続点より取り出される電流を各々の出力電流と
し、前記直流オフセット電圧を制御することにより前記
出力電流の振幅の入力信号振幅に対する比を制御するこ
とを特徴とする。
【０００９】また、第３の方法として、電界効果トラン
ジスタで構成し、ソース端子を第１の基準電位点に接続
した第１の差動トランジスタ対とソース端子を第２の基
準電位点に接続した第２の差動トランジスタ対であっ
て、それぞれの差動トランジスタ対のゲート端子間に同
じ入力差動信号を与え、前記第１および第２の差動トラ
ンジスタ対の間で入力に対してそれぞれ逆極性出力とな
るドレイン電流同士を互いに加算するようにそれぞれの
ドレイン端子同士を接続して構成する信号増幅手段と、
前記第１および第２の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、前記第１の基準電
位点と前記第２の基準電位点との間に制御可能な直流オ
フセット電圧を持たせるオフセット制御手段とからな
り、前記それぞれのドレイン端子の接続点より取り出さ
れる電流を各々の出力電流とし、前記直流オフセット電
圧を制御することにより前記出力電流の振幅の入力信号
振幅に対する比を制御することを特徴とする。
ジスタで構成し、ソース端子を第１の基準電位点に接続
した第１の差動トランジスタ対とソース端子を第２の基
準電位点に接続した第２の差動トランジスタ対であっ
て、それぞれの差動トランジスタ対のゲート端子間に同
じ入力差動信号を与え、前記第１および第２の差動トラ
ンジスタ対の間で入力に対してそれぞれ逆極性出力とな
るドレイン電流同士を互いに加算するようにそれぞれの
ドレイン端子同士を接続して構成する信号増幅手段と、
前記第１および第２の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、前記第１の基準電
位点と前記第２の基準電位点との間に制御可能な直流オ
フセット電圧を持たせるオフセット制御手段とからな
り、前記それぞれのドレイン端子の接続点より取り出さ
れる電流を各々の出力電流とし、前記直流オフセット電
圧を制御することにより前記出力電流の振幅の入力信号
振幅に対する比を制御することを特徴とする。
【００１０】このような回路形式にすることにより、入
力信号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため，ＭＯ
Ｓの２乗特性により純粋な２乗電流に変換される。この
２乗電流のうち直流分と入力信号の２次分は前記平均電
流減算回路によって相殺され、直流分×入力信号（１次
分）だけを出力電流として取り出すことができる。この
回路のトランスコンダクタンスＧｍ（出力電流を入力電
圧で割ったもの）は、直流電圧だけに比例することにな
り、この直流電圧を変えることでＧｍを変えてゲインを
変えることができる。また、Ｇｍは入力信号の瞬時振幅
値Ｖinには全く依存しないことになる。つまり、入力信
号に応じてＧｍ値がダイナミックに変動しないことか
ら、可変利得にしたことでひずみが発生するようなこと
はない。
力信号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため，ＭＯ
Ｓの２乗特性により純粋な２乗電流に変換される。この
２乗電流のうち直流分と入力信号の２次分は前記平均電
流減算回路によって相殺され、直流分×入力信号（１次
分）だけを出力電流として取り出すことができる。この
回路のトランスコンダクタンスＧｍ（出力電流を入力電
圧で割ったもの）は、直流電圧だけに比例することにな
り、この直流電圧を変えることでＧｍを変えてゲインを
変えることができる。また、Ｇｍは入力信号の瞬時振幅
値Ｖinには全く依存しないことになる。つまり、入力信
号に応じてＧｍ値がダイナミックに変動しないことか
ら、可変利得にしたことでひずみが発生するようなこと
はない。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。この実施の形態は、ＭＯＳトランジスタ
Ｍ1 とＭ2 で構成する１対のソース接地の差動トランジ
スタを基本に構成する。上記差動トランジスタのゲート
端子へは直流オフセット発生手段Ｖｃを介して入力差動
信号を供給する。この直流オフセットはＭＯＳトランジ
スタＭ1 とＭ2 には同じ電圧を与え、同じ変化量となる
ように制御する。さらにＭＯＳトランジスタＭ1 とＭ2
のドレイン電流の平均電流検出手段を設け、この平均電
流と等しい電流を電源ＶccよりＭＯＳトランジスタＭ1
とＭ2 のドレイン端子に流し込む。このようにして、Ｍ
ＯＳトランジスタＭ1とＭ2 のドレイン端子にはそれぞ
れのドレイン電流とその両方の平均電流との差電流Ｉｏ
１とＩｏ２を出力する。このような回路で前記直流オフ
セット電圧を制御することにより、出力差動電流Ｉｏ１
とＩｏ２の入力信号振幅に対する比を制御する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。この実施の形態は、ＭＯＳトランジスタ
Ｍ1 とＭ2 で構成する１対のソース接地の差動トランジ
スタを基本に構成する。上記差動トランジスタのゲート
端子へは直流オフセット発生手段Ｖｃを介して入力差動
信号を供給する。この直流オフセットはＭＯＳトランジ
スタＭ1 とＭ2 には同じ電圧を与え、同じ変化量となる
ように制御する。さらにＭＯＳトランジスタＭ1 とＭ2
のドレイン電流の平均電流検出手段を設け、この平均電
流と等しい電流を電源ＶccよりＭＯＳトランジスタＭ1
とＭ2 のドレイン端子に流し込む。このようにして、Ｍ
ＯＳトランジスタＭ1とＭ2 のドレイン端子にはそれぞ
れのドレイン電流とその両方の平均電流との差電流Ｉｏ
１とＩｏ２を出力する。このような回路で前記直流オフ
セット電圧を制御することにより、出力差動電流Ｉｏ１
とＩｏ２の入力信号振幅に対する比を制御する。
【００１２】従来の図１１と比較した場合、基本的な相
違は、図１１では差動トランジスタのソース接続点が電
流源でバアイスされているのに対し、この実施の形態で
は差動トランジスタのソース接続点が定電位（図１では
ＧＮＤ）に固定されている点である。従来回路では、Ｎ
ＭＯＳ差動ペアのソース接続点は、（４）式にＶin２を
含む項があることからも明らかなように、信号の２次リ
ップルでが乗ってひずみ発生の原因となっていた。これ
に対し、この実施の形態ではこの点を接地ＧＮＤに繋い
でいるため、入力信号電圧はＮＭＯＳ差動ペアのそれぞ
れの素子のゲートソース間に直接加わることになるため
後述する作用により、ひずみ発生を抑えるものである。
違は、図１１では差動トランジスタのソース接続点が電
流源でバアイスされているのに対し、この実施の形態で
は差動トランジスタのソース接続点が定電位（図１では
ＧＮＤ）に固定されている点である。従来回路では、Ｎ
ＭＯＳ差動ペアのソース接続点は、（４）式にＶin２を
含む項があることからも明らかなように、信号の２次リ
ップルでが乗ってひずみ発生の原因となっていた。これ
に対し、この実施の形態ではこの点を接地ＧＮＤに繋い
でいるため、入力信号電圧はＮＭＯＳ差動ペアのそれぞ
れの素子のゲートソース間に直接加わることになるため
後述する作用により、ひずみ発生を抑えるものである。
【００１３】図１の実施の形態がひずみを発生しないこ
とを証明するため、図１の差動回路のトランスコンダク
タンスＧｍを計算する。ただし、各種条件は図１１の従
来例の場合と同様に、入力は完全差動信号、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作、短
チャネル効果は考慮しない、各ＭＯＳトランジスタのｋ
とＶthの値はそれぞれ等しく、ｋはゲート幅をＷ、ゲー
ト長をＬ、ゲート容量をＣox、チャネルのキャリア移動
度をμとして「μＣoxＷ／Ｌ」で表わされる定数、であ
るものとする。入力信号は完全差動信号と仮定している
ので、接地ＧＮＤを基準とした入力信号の中点電圧をＶ
B として、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 と
Ｍ2 の動作の記述式は、次のように表わせる。
とを証明するため、図１の差動回路のトランスコンダク
タンスＧｍを計算する。ただし、各種条件は図１１の従
来例の場合と同様に、入力は完全差動信号、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作、短
チャネル効果は考慮しない、各ＭＯＳトランジスタのｋ
とＶthの値はそれぞれ等しく、ｋはゲート幅をＷ、ゲー
ト長をＬ、ゲート容量をＣox、チャネルのキャリア移動
度をμとして「μＣoxＷ／Ｌ」で表わされる定数、であ
るものとする。入力信号は完全差動信号と仮定している
ので、接地ＧＮＤを基準とした入力信号の中点電圧をＶ
B として、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 と
Ｍ2 の動作の記述式は、次のように表わせる。
【００１４】
Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2
＝（ｋ／２）（ＶB ＋Ｖc −Ｖth＋Ｖin／２）2 … （８）
Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2
＝（ｋ／２）（ＶB ＋Ｖc −Ｖth−Ｖin／２）2 … （９）
平均電流検出は、（Ｉ11＋Ｉ12）／２の電流を出力する
から、出力電流Ｉｏ１とＩｏ２は、それぞれ次のように
表わせる。
から、出力電流Ｉｏ１とＩｏ２は、それぞれ次のように
表わせる。
【００１５】
Ｉｏ１＝（Ｉ11＋Ｉ12）／２−Ｉ11
＝（Ｉ12−Ｉ11）／２
＝−ｋ( ＶB ＋Ｖc −Ｖth) Ｖin … （１０）
Ｉｏ２＝（Ｉ11＋Ｉ12）／２−Ｉ12
＝（Ｉ11−Ｉ12）／２
＝ｋ（ＶB ＋Ｖc −Ｖth）Ｖin … （１１）
ｋはＭＯＳ素子の形状できまる定数であり、（ＶB ＋Ｖ
c −Ｖth）は制御可能な直流電圧なので、出力電流Ｉｏ
１とＩｏ２は入力振幅Ｖinに正比例し、ひずみ成分はな
い。このように図１の実施の形態では差動出力はもちろ
んシングル出力でもひずみのない出力波形となり、差動
では完全に対称な無ひずみの出力とが得られる。この回
路の差動回路としてのトランスコンダクタンスＧｍ［＝
（Ｉｏ２−Ｉｏ１）／Ｖin］を求めると、 Ｇｍ＝２ｋ（ＶB ＋Ｖc −Ｖth） … （１２） となる。従来回路の（７）式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。シングル出
力でも無ひずみなので、次段で入力信号が完全差動信号
という前提条件を維持でき、多段に接続してもひずまな
い。ＧｍはＶc を可変させることで簡単に制御できる。
Ｖc を−ＶB ＋Ｖthと等しくなるまで低減すれば、Ｇｍ
＝０とすることができる。このようにゲイン（トランス
コンダクタンス）を無限小から制御できるので、制御範
囲が広いという特長がある。ただし、この場合は入力ダ
イナミックレンジも小さくなるので、Ｇｍを０近くまで
下げるのはあまり現実的ではない。
c −Ｖth）は制御可能な直流電圧なので、出力電流Ｉｏ
１とＩｏ２は入力振幅Ｖinに正比例し、ひずみ成分はな
い。このように図１の実施の形態では差動出力はもちろ
んシングル出力でもひずみのない出力波形となり、差動
では完全に対称な無ひずみの出力とが得られる。この回
路の差動回路としてのトランスコンダクタンスＧｍ［＝
（Ｉｏ２−Ｉｏ１）／Ｖin］を求めると、 Ｇｍ＝２ｋ（ＶB ＋Ｖc −Ｖth） … （１２） となる。従来回路の（７）式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。シングル出
力でも無ひずみなので、次段で入力信号が完全差動信号
という前提条件を維持でき、多段に接続してもひずまな
い。ＧｍはＶc を可変させることで簡単に制御できる。
Ｖc を−ＶB ＋Ｖthと等しくなるまで低減すれば、Ｇｍ
＝０とすることができる。このようにゲイン（トランス
コンダクタンス）を無限小から制御できるので、制御範
囲が広いという特長がある。ただし、この場合は入力ダ
イナミックレンジも小さくなるので、Ｇｍを０近くまで
下げるのはあまり現実的ではない。
【００１６】また、電流源でバイアスする方式と違っ
て、差動構成のＭＯＳトランジスタＭ1 とＭ2 のソース
を接地ＧＮＤに落として使うため、ドレイン側に広いダ
イナミックレンジを確保することができる。このため低
電圧化にも適している。さらにはソースを接地ＧＮＤに
接続していることで、通常のＰ基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
て、差動構成のＭＯＳトランジスタＭ1 とＭ2 のソース
を接地ＧＮＤに落として使うため、ドレイン側に広いダ
イナミックレンジを確保することができる。このため低
電圧化にも適している。さらにはソースを接地ＧＮＤに
接続していることで、通常のＰ基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
【００１７】図２は、図１の平均電流検出手段１１を具
体的な回路例に置き換えて表わしたものである。平均電
流検出手段１１は、図のようにＭＯＳトランジスタＭ3
とＭ4 からなるＭＯＳトランジスタＭ1 とＭ2 の電流コ
ピー回路とこれらのコピー電流を加算して、１／２にし
て折り返すカレントミラーとからなる。トランジスタＭ
3 ，Ｍ4 はそれぞれＭＯＳトランジスタＭ1 、Ｍ2 とゲ
ート・ソースを共通にしているため、ＭＯＳトランジス
タＭ3 、Ｍ4 のドレイン電流はそれぞれＭＯＳトランジ
スタＭ1 、Ｍ2 のドレイン電流と等しい電流が発生す
る。ＭＯＳトランジスタＭ3 とＭ4 のドレイン端子を接
続してカレントミラーの入力とすることでこれらのドレ
イン電流を加算し、ミラー比１／２で折り返すことによ
りドレイン電流の平均値を出力する。これを１対用意し
てＭＯＳトランジスタＭ1 とＭ2 のドレイン端子に送出
することにより、上述の（１０）式と（１１）式にある
電流減算を実行し、Ｖinの１次の項だけを取出すもので
ある。
体的な回路例に置き換えて表わしたものである。平均電
流検出手段１１は、図のようにＭＯＳトランジスタＭ3
とＭ4 からなるＭＯＳトランジスタＭ1 とＭ2 の電流コ
ピー回路とこれらのコピー電流を加算して、１／２にし
て折り返すカレントミラーとからなる。トランジスタＭ
3 ，Ｍ4 はそれぞれＭＯＳトランジスタＭ1 、Ｍ2 とゲ
ート・ソースを共通にしているため、ＭＯＳトランジス
タＭ3 、Ｍ4 のドレイン電流はそれぞれＭＯＳトランジ
スタＭ1 、Ｍ2 のドレイン電流と等しい電流が発生す
る。ＭＯＳトランジスタＭ3 とＭ4 のドレイン端子を接
続してカレントミラーの入力とすることでこれらのドレ
イン電流を加算し、ミラー比１／２で折り返すことによ
りドレイン電流の平均値を出力する。これを１対用意し
てＭＯＳトランジスタＭ1 とＭ2 のドレイン端子に送出
することにより、上述の（１０）式と（１１）式にある
電流減算を実行し、Ｖinの１次の項だけを取出すもので
ある。
【００１８】次に図３を用い、この発明の第２の実施の
形態について説明する。この実施の形態は、図１におけ
るＭＯＳトランジスタＭ1 とＭ2 で構成するソース接地
の第１の差動ペアと並行して、ＭＯＳトランジスタＭ3
とＭ4 で構成するもう１対の第２のソース接地差動ペア
を加えたものである。追加した第２の差動ペアには第１
の差動ペアと同じ入力信号を与えるが、このとき第１の
差動ペアへの入力に対し直流オフセットＶc だけ電圧差
を付けて供給する。この直流オフセットはＭＯＳトラン
ジスタＭ3 とＭ4 には同じ電圧を与え、同じ変化量とな
るように制御する。ドレイン端子は入力に対して逆極性
の出力となるＭＯＳトランジスタＭ1 のドレインとＭＯ
ＳトランジスタＭ4 のドレイン、ＭＯＳトランジスタＭ
2 のドレインとＭＯＳトランジスタＭ3 のドレインをそ
れぞれ接続して、それぞれの加算電流を出力電流とす
る。また、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトラ
ンジスタＭ2 とＭ3 のそれぞれのドレイン加算電流の平
均電流検出手段１１を設け、この平均電流と等しい電流
を電源Ｖccより前記加算電流にそれぞれ足し込む。この
場合、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトランジ
スタＭ2 とＭ3 のそれぞれのドレイン加算電流の平均値
は等しくなるので、この電流値はＭＯＳトランジスタＭ
1 〜Ｍ4 の４つのドレイン電流の全加算電流を１／２に
して求める。このようにして出力端にはそれぞれのドレ
イン加算電流とその両方の平均電流との差電流Ｉｏ１と
Ｉｏ２を出力する。このような回路で前記直流オフセッ
ト電圧Ｖc を制御することにより前記出力差動電流Ｉｏ
１とＩｏ２の入力信号振幅に対する比を制御する。
形態について説明する。この実施の形態は、図１におけ
るＭＯＳトランジスタＭ1 とＭ2 で構成するソース接地
の第１の差動ペアと並行して、ＭＯＳトランジスタＭ3
とＭ4 で構成するもう１対の第２のソース接地差動ペア
を加えたものである。追加した第２の差動ペアには第１
の差動ペアと同じ入力信号を与えるが、このとき第１の
差動ペアへの入力に対し直流オフセットＶc だけ電圧差
を付けて供給する。この直流オフセットはＭＯＳトラン
ジスタＭ3 とＭ4 には同じ電圧を与え、同じ変化量とな
るように制御する。ドレイン端子は入力に対して逆極性
の出力となるＭＯＳトランジスタＭ1 のドレインとＭＯ
ＳトランジスタＭ4 のドレイン、ＭＯＳトランジスタＭ
2 のドレインとＭＯＳトランジスタＭ3 のドレインをそ
れぞれ接続して、それぞれの加算電流を出力電流とす
る。また、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトラ
ンジスタＭ2 とＭ3 のそれぞれのドレイン加算電流の平
均電流検出手段１１を設け、この平均電流と等しい電流
を電源Ｖccより前記加算電流にそれぞれ足し込む。この
場合、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトランジ
スタＭ2 とＭ3 のそれぞれのドレイン加算電流の平均値
は等しくなるので、この電流値はＭＯＳトランジスタＭ
1 〜Ｍ4 の４つのドレイン電流の全加算電流を１／２に
して求める。このようにして出力端にはそれぞれのドレ
イン加算電流とその両方の平均電流との差電流Ｉｏ１と
Ｉｏ２を出力する。このような回路で前記直流オフセッ
ト電圧Ｖc を制御することにより前記出力差動電流Ｉｏ
１とＩｏ２の入力信号振幅に対する比を制御する。
【００１９】この回路も図１の実施の形態と同様、差動
トランジスタのソース接続点が定電位（図３ではＧＮ
Ｄ）に固定されているので、入力信号電圧はＮＭＯＳ差
動ペアのそれぞれの素子のゲートソース間に直接加わる
ことになり、後述する作用によりひずみ発生を抑えるこ
とができる。
トランジスタのソース接続点が定電位（図３ではＧＮ
Ｄ）に固定されているので、入力信号電圧はＮＭＯＳ差
動ペアのそれぞれの素子のゲートソース間に直接加わる
ことになり、後述する作用によりひずみ発生を抑えるこ
とができる。
【００２０】図３の差動回路のトランスコンダクタンス
Ｇｍを計算する。ただし、各種条件は図１の場合と同様
であるとする。入力信号は完全差動信号と仮定している
ので、接地ＧＮＤを基準とした入力信号の中点電圧をＶ
B として、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖin／２ ＶGS2 ＝ＶB −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。 Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth＋Ｖin／２）2 …（１３） Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth−Ｖin／２）2 …（１４） Ｍ３：Ｉ21＝（ｋ／２）（ＶGS3 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth＋Ｖin／２）2 …（１５） Ｍ４：Ｉ22＝（ｋ／２）（ＶGS4 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth−Ｖin／２）2 …（１６） 平均電流検出は（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２の電流
を出力するから、出力電流Ｉｏ１とＩｏ２はそれぞれ次
のように表わせる。
Ｇｍを計算する。ただし、各種条件は図１の場合と同様
であるとする。入力信号は完全差動信号と仮定している
ので、接地ＧＮＤを基準とした入力信号の中点電圧をＶ
B として、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖin／２ ＶGS2 ＝ＶB −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。 Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth＋Ｖin／２）2 …（１３） Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth−Ｖin／２）2 …（１４） Ｍ３：Ｉ21＝（ｋ／２）（ＶGS3 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth＋Ｖin／２）2 …（１５） Ｍ４：Ｉ22＝（ｋ／２）（ＶGS4 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth−Ｖin／２）2 …（１６） 平均電流検出は（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２の電流
を出力するから、出力電流Ｉｏ１とＩｏ２はそれぞれ次
のように表わせる。
【００２１】
Ｉｏ１＝（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２−（Ｉ11＋Ｉ22）
＝｛（Ｉ21−Ｉ22）−（Ｉ11−Ｉ12）｝／２
＝（ｋ／２）｛２（ＶB −Ｖc −Ｖth) Ｖin−２（ＶB
−Ｖth) Ｖin｝
＝−ｋＶc Ｖin … （１７）
Ｉｏ２＝（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２−（Ｉ12＋Ｉ21）
＝｛（Ｉ11−Ｉ12）−（Ｉ21−Ｉ22）｝／２
＝（ｋ／２）｛２（ＶB −Ｖth）Ｖin−２（ＶB −Ｖc
−Ｖth）Ｖin｝
＝ｋＶc Ｖin … （１８）
ｋはＭＯＳ素子の形状できまる定数であり、Ｖc は直流
制御電圧なので、出力電流Ｉｏ１とＩｏ２は入力振幅Ｖ
inに正比例し、ひずみ成分はない。このように図３の実
施の形態でもは差動出力はもちろんシングル出力でもひ
ずみのない出力波形となり、差動では完全に対称な無ひ
ずみの出力とが得られる。この回路の差動回路としての
トランスコンダクタンスＧｍ（＝( Ｉｏ２−Ｉｏ１) ／
Ｖin）を求めると、 Ｇｍ＝２ｋＶc … （１９） となる。この式が従来例にあるようなＶinの項を含まな
いことから明らかなように第１の実施の形態同様ひずみ
が完全に除去できていることがわかる。トランスコンダ
クタンスＧｍはＶc を可変させることで簡単に制御でき
る。Ｖc を０になるまで低減すれば、Ｇｍ＝０とするこ
とができる。このようにゲイン（トランスコンダクタン
ス）を無限小から制御できるので、制御範囲が広いとい
う特長がある。この場合Ｖc はＶB などとは無関係に設
定できるため、ＶB を必要値に設定して入力ダイナミッ
クレンジを確保しておくことができる。
制御電圧なので、出力電流Ｉｏ１とＩｏ２は入力振幅Ｖ
inに正比例し、ひずみ成分はない。このように図３の実
施の形態でもは差動出力はもちろんシングル出力でもひ
ずみのない出力波形となり、差動では完全に対称な無ひ
ずみの出力とが得られる。この回路の差動回路としての
トランスコンダクタンスＧｍ（＝( Ｉｏ２−Ｉｏ１) ／
Ｖin）を求めると、 Ｇｍ＝２ｋＶc … （１９） となる。この式が従来例にあるようなＶinの項を含まな
いことから明らかなように第１の実施の形態同様ひずみ
が完全に除去できていることがわかる。トランスコンダ
クタンスＧｍはＶc を可変させることで簡単に制御でき
る。Ｖc を０になるまで低減すれば、Ｇｍ＝０とするこ
とができる。このようにゲイン（トランスコンダクタン
ス）を無限小から制御できるので、制御範囲が広いとい
う特長がある。この場合Ｖc はＶB などとは無関係に設
定できるため、ＶB を必要値に設定して入力ダイナミッ
クレンジを確保しておくことができる。
【００２２】この実施の形態では、図１にあったように
トランスコンダクタンスＧｍを絞ったときに、入力ダイ
ナミックレンジが不足してしまうということもなく、良
好な特性を維持することができる。また、ＧｍはｋとＶ
c だけの非常に単純な形で与えられ、Ｖthなどｋ以外の
素子パラメータを含まないことから、プロセスパラメー
タのばらつきに対するばらつき感度も低く、高精度の可
変利得回路が構成できる。なお、シングル出力でも無ひ
ずみなので多段に接続してもひずまない点、低電圧化に
も適している点と基板効果の影響を受けない、という特
長は図１の実施の形態と同様である。
トランスコンダクタンスＧｍを絞ったときに、入力ダイ
ナミックレンジが不足してしまうということもなく、良
好な特性を維持することができる。また、ＧｍはｋとＶ
c だけの非常に単純な形で与えられ、Ｖthなどｋ以外の
素子パラメータを含まないことから、プロセスパラメー
タのばらつきに対するばらつき感度も低く、高精度の可
変利得回路が構成できる。なお、シングル出力でも無ひ
ずみなので多段に接続してもひずまない点、低電圧化に
も適している点と基板効果の影響を受けない、という特
長は図１の実施の形態と同様である。
【００２３】第２の実施の形態で平均電流検出手段１１
を具体的な回路に置き換えて表わした回路例を図４に示
す。平均電流検出手段１１は図のようにＭＯＳトランジ
スタＭ1'とＭ2'からなるＭＯＳトランジスタＭ1 とＭ2
の電流コピー回路とＭＯＳトランジスタＭ3'とＭ4'から
なるＭＯＳトランジスタＭ3 とＭ4 の電流コピー回路
と、これらのコピー電流を全部加算して、１／２にして
折り返すカレントミラーとからなる。ＭＯＳトランジス
タＭ1'〜Ｍ4'はそれぞれＭＯＳトランジスタＭ1〜Ｍ4
とゲート・ソースを共通にしているため、ＭＯＳトラン
ジスタＭ1'〜Ｍ4'のドレイン電流はそれぞれＭＯＳトラ
ンジスタＭ1 〜Ｍ4 のドレイン電流と等しい電流が発生
する。ＭＯＳトランジスタＭ1 〜Ｍ4 のドレイン端子を
接続してカレントミラーの入力とすることでこれらのド
レイン電流を全加算し、ミラー比１／２で折り返すこと
によりＭＯＳトランジスタＭ1 とＭ4 のドレイン電流の
加算値、ＭＯＳトランジスタＭ2 とＭ3 のドレイン電流
加算値の平均電流を出力する。これを１対用意して出力
端子に送出することにより、（１７）式と（１８）式に
ある電流減算を実行し、Ｖinの１次の項だけを取出すも
のである。
を具体的な回路に置き換えて表わした回路例を図４に示
す。平均電流検出手段１１は図のようにＭＯＳトランジ
スタＭ1'とＭ2'からなるＭＯＳトランジスタＭ1 とＭ2
の電流コピー回路とＭＯＳトランジスタＭ3'とＭ4'から
なるＭＯＳトランジスタＭ3 とＭ4 の電流コピー回路
と、これらのコピー電流を全部加算して、１／２にして
折り返すカレントミラーとからなる。ＭＯＳトランジス
タＭ1'〜Ｍ4'はそれぞれＭＯＳトランジスタＭ1〜Ｍ4
とゲート・ソースを共通にしているため、ＭＯＳトラン
ジスタＭ1'〜Ｍ4'のドレイン電流はそれぞれＭＯＳトラ
ンジスタＭ1 〜Ｍ4 のドレイン電流と等しい電流が発生
する。ＭＯＳトランジスタＭ1 〜Ｍ4 のドレイン端子を
接続してカレントミラーの入力とすることでこれらのド
レイン電流を全加算し、ミラー比１／２で折り返すこと
によりＭＯＳトランジスタＭ1 とＭ4 のドレイン電流の
加算値、ＭＯＳトランジスタＭ2 とＭ3 のドレイン電流
加算値の平均電流を出力する。これを１対用意して出力
端子に送出することにより、（１７）式と（１８）式に
ある電流減算を実行し、Ｖinの１次の項だけを取出すも
のである。
【００２４】図５は、この発明の第３の実施の形態につ
いて説明するための回路図である。この実施の形態は、
図３の実施の形態において、第２の差動ペアを構成する
ＭＯＳトランジスタＭ3 、Ｍ4 への入力に与える直流オ
フセットＶc を、図３に示したように差動ペアトランジ
スタのゲート電圧に与える代わりに、図５に示したよう
に差動ペアトランジスタのソース電圧に与えたものであ
る。
いて説明するための回路図である。この実施の形態は、
図３の実施の形態において、第２の差動ペアを構成する
ＭＯＳトランジスタＭ3 、Ｍ4 への入力に与える直流オ
フセットＶc を、図３に示したように差動ペアトランジ
スタのゲート電圧に与える代わりに、図５に示したよう
に差動ペアトランジスタのソース電圧に与えたものであ
る。
【００２５】図３および図５の実施の形態の回路の可変
利得動作は同じ入力信号を供給する２組の差動ペアトラ
ンジスタのゲート・ソース間の直流電圧に相対的な電圧
差を付けることでこの機能を達成する。従って、ゲート
電圧にオフセットを持たせた図３の実施の形態と、ソー
ス電圧にオフセットを持たせた図５の実施の形態とは、
第１の差動ペアと第２の差動ペアのゲート・ソース間の
相対的な関係は全く同じになるため、全く同じ動作にな
る。
利得動作は同じ入力信号を供給する２組の差動ペアトラ
ンジスタのゲート・ソース間の直流電圧に相対的な電圧
差を付けることでこの機能を達成する。従って、ゲート
電圧にオフセットを持たせた図３の実施の形態と、ソー
ス電圧にオフセットを持たせた図５の実施の形態とは、
第１の差動ペアと第２の差動ペアのゲート・ソース間の
相対的な関係は全く同じになるため、全く同じ動作にな
る。
【００２６】第３の実施の形態で平均電流検出手段を具
体的な回路に置き換えて表わした回路例を図６に示す。
平均電流検出手段は図４の第２の実施の形態の場合と全
く同様であり、ＭＯＳトランジスタＭ1'とＭ2'からなる
ＭＯＳトランジスタＭ1 とＭ2 の電流コピー回路とＭＯ
ＳトランジスタＭ3'とＭ4'からなるＭＯＳトランジスタ
Ｍ3 とＭ4 の電流コピー回路と、これらのコピー電流を
全部加算して、１／２にして折り返す２出力のカレント
ミラーとからなり、これをそれぞれ出力端子に送出し
て、Ｖinの１次の項だけを取出している。
体的な回路に置き換えて表わした回路例を図６に示す。
平均電流検出手段は図４の第２の実施の形態の場合と全
く同様であり、ＭＯＳトランジスタＭ1'とＭ2'からなる
ＭＯＳトランジスタＭ1 とＭ2 の電流コピー回路とＭＯ
ＳトランジスタＭ3'とＭ4'からなるＭＯＳトランジスタ
Ｍ3 とＭ4 の電流コピー回路と、これらのコピー電流を
全部加算して、１／２にして折り返す２出力のカレント
ミラーとからなり、これをそれぞれ出力端子に送出し
て、Ｖinの１次の項だけを取出している。
【００２７】図７は図１に示したこの発明の第１の実施
の形態の変形例である。この例は図１に示した回路に対
し、基本となるＭＯＳトランジスタＭ1 とＭ2 による差
動トランジスタペアのドレイン側にゲート接地トランジ
スタを置き、これらのトランジスタを介してドレイン電
流を出力するものである。これらのトランジスタを付加
することにより、出力端を大振幅で振るようなことがあ
ってもそれがＭＯＳトランジスタＭ1 、Ｍ2 のミラー容
量を介して入力側に戻って周波数特性を劣化させるのを
防止している。
の形態の変形例である。この例は図１に示した回路に対
し、基本となるＭＯＳトランジスタＭ1 とＭ2 による差
動トランジスタペアのドレイン側にゲート接地トランジ
スタを置き、これらのトランジスタを介してドレイン電
流を出力するものである。これらのトランジスタを付加
することにより、出力端を大振幅で振るようなことがあ
ってもそれがＭＯＳトランジスタＭ1 、Ｍ2 のミラー容
量を介して入力側に戻って周波数特性を劣化させるのを
防止している。
【００２８】図８は、図１に示したこの発明の第１の実
施の形態の回路に抵抗の負荷を付けて電圧出力の差動増
幅アンプを形成したものである。この回路のＧｍは（１
２）式で表わされるので、入出力間の電圧利得ＧA は、 ＧA ＝２ｋ( ＶB ＋Ｖc −Ｖth) ＲL … （２０） と表わすことができる。また、（１０）式と（１１）式
からも明らかなように出力電流Ｉｏ１とＩｏ２は直流成
分が０である。従って出力の直流電位は供給するバイア
ス電圧ＶB だけで決まりゲイン制御電圧Ｖc を変えても
不変である、という利点も備えている。
施の形態の回路に抵抗の負荷を付けて電圧出力の差動増
幅アンプを形成したものである。この回路のＧｍは（１
２）式で表わされるので、入出力間の電圧利得ＧA は、 ＧA ＝２ｋ( ＶB ＋Ｖc −Ｖth) ＲL … （２０） と表わすことができる。また、（１０）式と（１１）式
からも明らかなように出力電流Ｉｏ１とＩｏ２は直流成
分が０である。従って出力の直流電位は供給するバイア
ス電圧ＶB だけで決まりゲイン制御電圧Ｖc を変えても
不変である、という利点も備えている。
【００２９】図９と図１０は、図１に示した実施の形態
の回路にコンデンサの負荷を付けて周波数特性の調整が
可能なフィルタ回路が構成できることを示したものであ
る。図９の左の回路は、図１と同じこの発明の第１の実
施の形態であり、これを図９の右に示すようなシンボル
で表わすものとする。こうしてこの回路とコンデンサを
組み合わせて、図１０のような回路を組むことにより、
２次のＢＰＦを構成したものである。各Ｇｍは前述した
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。
の回路にコンデンサの負荷を付けて周波数特性の調整が
可能なフィルタ回路が構成できることを示したものであ
る。図９の左の回路は、図１と同じこの発明の第１の実
施の形態であり、これを図９の右に示すようなシンボル
で表わすものとする。こうしてこの回路とコンデンサを
組み合わせて、図１０のような回路を組むことにより、
２次のＢＰＦを構成したものである。各Ｇｍは前述した
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。
【００３０】また、Ｖc を変えることにより各Ｇｍ値を
一括して制御できるため、周波数特性を周波数軸に対し
て比例制御することができ、半導体の製造ばらつきに起
因した時定数ずれによるフィルタ特性のばらつきを補正
することができる。このようなフィルタへの応用は図９
に示した第１の実施の形態だけでなく、図３に示した第
２の実施の形態でも、図５に示した第３の実施の形態で
も全く同様にして、フィルタ回路を構成することができ
る。
一括して制御できるため、周波数特性を周波数軸に対し
て比例制御することができ、半導体の製造ばらつきに起
因した時定数ずれによるフィルタ特性のばらつきを補正
することができる。このようなフィルタへの応用は図９
に示した第１の実施の形態だけでなく、図３に示した第
２の実施の形態でも、図５に示した第３の実施の形態で
も全く同様にして、フィルタ回路を構成することができ
る。
【００３１】以上、この発明を用いた例として第１から
第３までの実施の形態とその細部の具体的な例について
述べてきた。これらの例ではＮＭＯＳを基本とした構成
を例に示したが、ＮＭＯＳをＰＭＯＳに変え、電源Ｖcc
を接地ＧＮＤに、ＧＮＤをＶccに置き換えることによ
り、全く同様のＰＭＯＳ可変利得差動増幅器が構成でき
る。このようにしても機能的には全く同じ動作となり、
全く同じ効果を得ることができることは言うまでもな
い。
第３までの実施の形態とその細部の具体的な例について
述べてきた。これらの例ではＮＭＯＳを基本とした構成
を例に示したが、ＮＭＯＳをＰＭＯＳに変え、電源Ｖcc
を接地ＧＮＤに、ＧＮＤをＶccに置き換えることによ
り、全く同様のＰＭＯＳ可変利得差動増幅器が構成でき
る。このようにしても機能的には全く同じ動作となり、
全く同じ効果を得ることができることは言うまでもな
い。
【００３２】
【発明の効果】以上記載したように、この発明に係るＣ
ＭＯＳで構成する全差動型の可変利得増幅器は、ソース
接続点を定電圧端子に接続した１組または２組の差動Ｍ
ＯＳトランジスタと平均電流検出回路で構成して、入力
に直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる可変利
得増幅器を実現する。また、制御範囲も無限小からの制
御が可能であり制御範囲が広いこと、利得が制御電圧に
正比例するため制御が簡単で扱い易いこと、シングル出
力でも無ひずみなので多段に接続してもひずまない、等
の多くの利点を持っており極めて利用価値が高い。
ＭＯＳで構成する全差動型の可変利得増幅器は、ソース
接続点を定電圧端子に接続した１組または２組の差動Ｍ
ＯＳトランジスタと平均電流検出回路で構成して、入力
に直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる可変利
得増幅器を実現する。また、制御範囲も無限小からの制
御が可能であり制御範囲が広いこと、利得が制御電圧に
正比例するため制御が簡単で扱い易いこと、シングル出
力でも無ひずみなので多段に接続してもひずまない、等
の多くの利点を持っており極めて利用価値が高い。
【図１】この発明の第１の実施の形態について説明する
ための回路図。
ための回路図。
【図２】図１の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図３】この発明の第２の実施の形態について説明する
ための回路図。
ための回路図。
【図４】図３の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図５】この発明の第３の実施の形態について説明する
ための回路図。
ための回路図。
【図６】図４の平均電流検出手段についてより具体的に
説明するための回路図。
説明するための回路図。
【図７】この発明の第４の実施の形態について説明する
ための回路図。
ための回路図。
【図８】図１の実施の形態の応用例について説明するた
めの回路図。
めの回路図。
【図９】図１の実施の形態のもう一つの応用例について
説明するための回路図。
説明するための回路図。
【図１０】図１の実施の形態のさらにもう一つの応用例
について説明するための回路図。
について説明するための回路図。
【図１１】ＣＭＯＳで構成する従来の可変利得差動増幅
器について説明するための回路図。
器について説明するための回路図。
１１…平均電流検出手段、Ｍ1 〜Ｍ4 ，Ｍ1'〜Ｍ4'…Ｍ
ＯＳトランジスタ、Ｖin…差動入力電圧、Ｖc …直流制
御電圧、Ｉｏ１，Ｉｏ２…出力差動電流、Ｖcc…電源、
ＧＮＤ…接地。
ＯＳトランジスタ、Ｖin…差動入力電圧、Ｖc …直流制
御電圧、Ｉｏ１，Ｉｏ２…出力差動電流、Ｖcc…電源、
ＧＮＤ…接地。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−205796（ＪＰ，Ａ)
特開 平６−152320（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03G 3/10
H03G 3/30
H03F 3/34
Claims (9)
- 【請求項１】 電界効果トランジスタで構成し、ゲート
端子間に入力差動信号を与え、ソース端子はともに基準
電位に接続した第１の差動トランジスタ対と、 前記第１の差動トランジスタ対のそれぞれのドレイン端
子に流れるドレイン電流の平均値を検出し、この平均電
流を折り返して前記それぞれのドレイン端子に供給する
平均電流供給手段と、 前記入力信号の直流電圧を制御するオフセット制御手段
と、前記それぞれのドレイン端子より取り出される電流を各
々の 出力電流とし、該出力電流の振幅の入力信号振幅に
対する比を、前記直流電圧を制御することにより制御す
る手段とを具備してなることを特徴とする可変利得増幅
器。 - 【請求項２】 前記平均電流供給手段は、ゲート端子と
ソース端子を前記第１の差動トランジスタ対と共通にし
た第２の差動トランジスタ対と、電流値の等しい２つの
出力電流を持つカレントミラーとからなり、前記第２の
差動トランジスタ対のドレイン電流を加算し、これを前
記カレントミラーの入力となるように構成し、前記カレ
ントミラーの２つの出力電流をそれぞれ前記第１の差動
トランジスタ対のそれぞれのドレイン端子に供給し、前
記カレントミラーの２つの出力電流が前記第１の差動ト
ランジスタ対のそれぞれのドレイン端子に流れるドレイ
ン電流の平均値に等しくなるようにミラー比を設定した
ことを特徴とする請求項１記載の可変利得増幅器。 - 【請求項３】 前記第１および第２の差動トランジスタ
対を構成する４つの電界効果トランジスタの形状が全て
等しく、前記カレントミラーのミラー比を１／２に設定
したことを特徴とする請求項２記載の可変利得増幅器。 - 【請求項４】 電界効果トランジスタで構成し、ソース
端子を共通の基準電位点に接続した第１および第２の差
動トランジスタ対であって、それぞれの差動トランジス
タ対のゲート端子間に同じ入力差動信号を与え、前記第
１および第２の差動トランジスタ対の間で入力に対して
それぞれ逆極性出力となるドレイン電流同士を互いに加
算するようにそれぞれのドレイン端子同士をそれぞれ接
続して構成する信号増幅手段と、 前記第１および第２の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、 前記第１および第２の差動トランジスタ対との間に制御
可能な直流オフセットを持たせてそれぞれ入力差動信号
を与えるオフセット制御手段とからなり、前記それぞれのドレイン端子の接続点より取り出される
電流を各々の 出力電流とし、前記直流オフセット電圧を
制御することにより前記出力電流の振幅の入力信号振幅
に対する比を制御することを特徴とする可変利得増幅
器。 - 【請求項５】 電界効果トランジスタで構成し、ソース
端子を第１の基準電位点に接続した第１の差動トランジ
スタ対とソース端子を第２の基準電位点に接続した第２
の差動トランジスタ対であって、それぞれの差動トラン
ジスタ対のゲート端子間に同じ入力差動信号を与え、前
記第１および第２の差動トランジスタ対の間で入力に対
してそれぞれ逆極性出力となるドレイン電流同士を互い
に加算するようにそれぞれのドレイン端子同士を接続し
て構成する信号増幅手段と、 前記第１および第２の差動トランジスタ対の前記加算さ
れたドレイン電流の平均値を検出し、この平均電流を折
り返して前記それぞれ接続されたドレイン端子の対にそ
れぞれ供給する平均電流供給手段と、 前記第１の基準電位点と前記第２の基準電位点との間に
制御可能な直流オフセット電圧を持たせるオフセット制
御手段とからなり、前記それぞれのドレイン端子の接続点より取り出される
電流を各々の 出力電流とし、前記直流オフセット電圧を
制御することにより前記出力電流の振幅の入力信号振幅
に対する比を制御することを特徴とする可変利得増幅
器。 - 【請求項６】 前記平均電流供給手段は、ゲート端子と
ソース端子を前記第１の差動トランジスタ対と共通にし
た第３の差動トランジスタ対と、ゲート端子とソース端
子を前記第２の差動トランジスタ対と共通にした第４の
差動トランジスタ対と、電流値の等しい２つの出力電流
を持つカレントミラーとからなり、前記第３および第４
の差動トランジスタ対の４つのドレイン電流を加算し、
これを前記カレントミラーの入力になるように構成し、
前記カレントミラーの２つの出力電流を前記それぞれの
ドレイン端子の対にそれぞれ供給し、前記カレントミラ
ーの２つの出力電流が前記それぞれのドレイン端子にて
加算されたドレイン電流の平均値に等しくなるようにミ
ラー比を設定したことを特徴とする請求項４または請求
項５記載の可変利得増幅器。 - 【請求項７】 前記出力電流を流出する出力端子に負荷
として抵抗を接続し、出力端子間の差電流を出力とし、
前記直流オフセット電圧を変化させることにより、入力
振幅に対する出力振幅の比を制御することを特徴とする
請求項１，４，５のいずれかに記載の可変利得増幅器。 - 【請求項８】 前記出力電流を流出する出力端子には負
荷としてコンデンサを接続して積分回路の機能を持た
せ、このような積分回路を２個以上用いて互いに結線し
てフィルタ回路を構成し、前記直流オフセット電圧を変
化させることにより、フィルタの周波数特性を制御する
ことを特徴とする請求項１，４，５のいずれかに記載の
可変利得増幅器。 - 【請求項９】 前記第１乃至第４の差動トランジスタ対
を構成する８つの電界効果トランジスタの形状が全て等
しく、前記カレントミラーのミラー比を１／２に設定し
たことを特徴とする請求項６記載の可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08105497A JP3442613B2 (ja) | 1997-03-31 | 1997-03-31 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08105497A JP3442613B2 (ja) | 1997-03-31 | 1997-03-31 | 可変利得増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10276053A JPH10276053A (ja) | 1998-10-13 |
| JP3442613B2 true JP3442613B2 (ja) | 2003-09-02 |
Family
ID=13735709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08105497A Expired - Fee Related JP3442613B2 (ja) | 1997-03-31 | 1997-03-31 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3442613B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368040B1 (en) | 1998-02-18 | 2002-04-09 | Tokyo Electron Limited | Apparatus for and method of transporting substrates to be processed |
| JP3585822B2 (ja) | 2000-09-28 | 2004-11-04 | 株式会社東芝 | 可変利得増幅器を用いた無線通信装置 |
| JP3584893B2 (ja) * | 2001-03-14 | 2004-11-04 | ソニー株式会社 | フィルタ回路 |
| JP4515720B2 (ja) * | 2002-06-25 | 2010-08-04 | パナソニック株式会社 | オフセット制御回路及び信号処理装置 |
| KR100506351B1 (ko) * | 2002-12-10 | 2005-08-05 | 한국전자통신연구원 | 가변 이득 증폭기 |
-
1997
- 1997-03-31 JP JP08105497A patent/JP3442613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10276053A (ja) | 1998-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4829266A (en) | CMOS power operational amplifier | |
| JP3584067B2 (ja) | 演算増幅器のための改良された利得向上方法 | |
| US4958133A (en) | CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range | |
| JP4422408B2 (ja) | 負荷容量によって分割された相互コンダクタンスの一定値を維持するためのバイアス回路 | |
| EP0639889B1 (en) | Low voltage fully differential operational amplifiers | |
| US7592871B1 (en) | Fully differential current-feedback CMOS/bipolar operational amplifier | |
| US20010026192A1 (en) | Differential amplifier and filter circuit using the same | |
| JP3486072B2 (ja) | 可変利得増幅器 | |
| KR100299740B1 (ko) | 필터회로 | |
| US8169263B2 (en) | Differential gm-boosting circuit and applications | |
| US6538513B2 (en) | Common mode output current control circuit and method | |
| JP3442613B2 (ja) | 可変利得増幅器 | |
| EP1376860A1 (en) | Asymmetrical differential amplifier | |
| EP0655831A1 (en) | High performance transconductance operational amplifier, of the CMOS integrated type | |
| JP2004222238A (ja) | 可変時定数回路及びこれを用いたフィルタ回路 | |
| JP4371618B2 (ja) | 差動増幅回路 | |
| JP3993600B2 (ja) | 演算増幅回路、サンプルホールド回路及びフィルタ回路 | |
| JPH10322143A (ja) | Ａｃ結合回路 | |
| JP3520175B2 (ja) | アナログ乗算器 | |
| JPH1065461A (ja) | 差動増幅回路 | |
| US7312658B2 (en) | Differential amplifier with two outputs and a single input of improved linearity | |
| JP2005347949A (ja) | 差動増幅回路 | |
| JP4572481B2 (ja) | トランスコンダクタ回路 | |
| JP2002057534A (ja) | 増幅回路 | |
| JP2001085957A (ja) | 完全差動型オペアンプ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030610 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |