JPH0522087A - Digital input circuit - Google Patents
Digital input circuitInfo
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- JPH0522087A JPH0522087A JP3173733A JP17373391A JPH0522087A JP H0522087 A JPH0522087 A JP H0522087A JP 3173733 A JP3173733 A JP 3173733A JP 17373391 A JP17373391 A JP 17373391A JP H0522087 A JPH0522087 A JP H0522087A
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- clock
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- flip
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、入力信号を縦続接続構
成の複数個のフリップフロップに入力するとともに、該
フリップフロップ内においてフィルタクロックに応答し
て順次反転してシフトしていき、各フリップフロップの
出力を論理積することにより出力信号を得るようにした
デジタル入力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention inputs an input signal to a plurality of flip-flops having a cascade connection structure and sequentially inverts and shifts the flip-flops in response to a filter clock in the flip-flops. The present invention relates to a digital input circuit that obtains an output signal by logically ANDing the outputs of a group.
【0002】[0002]
【従来の技術】図3は従来例のデジタル入力回路を示
し、図4は図3のデジタル入力回路の動作説明に供する
タイミングチャートであり、符号2は入力信号inの入
力端子、4は出力信号outの出力端子、6はシフトレ
ジスタ、はANDゲート、8はノイズ除去回路、10は
クロック制御回路である。2. Description of the Related Art FIG. 3 shows a conventional digital input circuit, and FIG. 4 is a timing chart for explaining the operation of the digital input circuit shown in FIG. 3. Reference numeral 2 is an input terminal of an input signal in, and 4 is an output signal. An output terminal of out, 6 is a shift register, is an AND gate, 8 is a noise removing circuit, and 10 is a clock control circuit.
【0003】シフトレジスタ6は、Dタイプのフリップ
フロップFF1〜FF4の4段構成で直列入力並列出力
形に縦続接続されて構成されているとともに、各フリッ
プフロップFF1〜FF4それぞれのQ端子と、フリッ
プフロップFF4のQ′端子とは、それぞれ、ANDゲ
ートG1の各入力部に接続されて構成されている。ノイ
ズ除去回路8は、ANDゲートG2,G3、およびイン
バータG4で構成されており、ANDゲートG2の各入
力部には、フリップフロップFF2のQ端子と、フリッ
プフロップFF3のQ′端子とが、それぞれ、接続され
ており、ANDゲートG3の各入力部には、ANDゲー
トG2の出力部と、インバータG4の出力部とが、それ
ぞれ、接続され、インバータG4の入力部は入力信号i
nの入力端子2に接続されている。The shift register 6 has a four-stage configuration of D-type flip-flops FF1 to FF4, which are cascade-connected in a serial input / parallel output type. The shift register 6 has respective Q terminals of the flip-flops FF1 to FF4 and a flip-flop. The Q'terminal of the flip-flop FF4 is connected to each input portion of the AND gate G1. The noise removing circuit 8 is composed of AND gates G2 and G3, and an inverter G4. The Q terminal of the flip-flop FF2 and the Q'terminal of the flip-flop FF3 are respectively provided at the respective input parts of the AND gate G2. , The output of the AND gate G2 and the output of the inverter G4 are connected to each input of the AND gate G3, and the input of the inverter G4 is connected to the input signal i.
n input terminals 2 are connected.
【0004】このようなデジタル入力回路にあっては、
フリップフロップFF1〜FF4それぞれのクロック端
子CKに図4に示されるような周波数のフィルタクロッ
クCKが与えられている。そして、フリップフロップF
F1のD端子に時刻t0に例えばフィルタクロックCK
の周期の4倍以上の信号長さを有する正常な入力信号i
nが入力されると、互いに縦続接続された各フリップフ
ロップFF1〜FF3それぞれのQ端子およびフリップ
フロップFF4のQ′端子からフィルタクロックCKの
時刻t1,t2,t3,t4での立ち上がり入力に応答
してハイレベルに立ち上がる出力FF1〜FF3とロー
レベルに立ち下がる出力FF4を出力する。In such a digital input circuit,
A filter clock CK having a frequency as shown in FIG. 4 is applied to each clock terminal CK of the flip-flops FF1 to FF4. And the flip-flop F
The filter clock CK is applied to the D terminal of F1 at time t0.
A normal input signal i having a signal length of 4 times the period of
When n is input, the Q terminals of the flip-flops FF1 to FF3 and the Q'terminal of the flip-flop FF4 connected in cascade are responded to the rising input of the filter clock CK at times t1, t2, t3, and t4. Output FF1 to FF3 which rises to a high level and output FF4 which falls to a low level.
【0005】そして、ANDゲートG2は、時刻t2〜
t3でフリップフロップFF2のQ端子からのハイレベ
ル出力FF2と、フリップフロップFF3のQ′端子か
らのハイレベル出力(該時刻t2〜t3ではQ端子出力
FF3がローレベルであって、それの反転であるためハ
イレベルとなる。)との論理積G1を出力する。この時
刻t2〜t3では、入力端子2に正常なハイレベルの入
力信号inが入力されているから、それの反転出力であ
るインバータG4出力はローレベルとなっている。Then, the AND gate G2 has the time t2.
At t3, the high-level output FF2 from the Q terminal of the flip-flop FF2 and the high-level output from the Q'terminal of the flip-flop FF3 (the Q terminal output FF3 is at the low level at the times t2 to t3, And becomes a high level). At the times t2 to t3, since the normal high-level input signal in is input to the input terminal 2, the output of the inverter G4, which is the inverted output thereof, is at the low level.
【0006】したがって、この時刻t2〜t3における
インバータG4とANDゲートG2との論理積G2であ
るANDゲートG2出力はローレベルのままとなって、
該ANDゲートG2の論理積G2では各フリップフロッ
プFF1〜FF4はリセットされないから、時刻t3で
は、フリップフロップFF1〜FF4の各Q端子出力F
F1〜FF3は、ハイレベルであり、また、フリップフ
ロップFF3のQ′端子出力FF4もハイレベルとなっ
ているから、ANDゲートG1からは時刻t3〜t4で
は正常な入力信号Aのカウントのためのハイレベルの出
力信号outが出力端子4から出力される。以上のよう
にして正常な入力信号inが入力端子2から入力された
場合には、時刻t3〜t4でそれのカウント用の出力信
号outが出力されることになる。Therefore, the output of the AND gate G2 which is the logical product G2 of the inverter G4 and the AND gate G2 at the times t2 to t3 remains at the low level.
Since the flip-flops FF1 to FF4 are not reset by the logical product G2 of the AND gate G2, at the time t3, the Q terminal outputs F of the flip-flops FF1 to FF4 are output.
Since F1 to FF3 are at a high level and the Q'terminal output FF4 of the flip-flop FF3 is also at a high level, the AND gate G1 is used to count the normal input signal A at times t3 to t4. A high-level output signal out is output from the output terminal 4. When the normal input signal in is input from the input terminal 2 as described above, the output signal out for counting the input signal in is output from the time t3 to t4.
【0007】これに対して、時刻t5以降に示すように
フィルタクロックCKの周期に同期した複数の同期ノイ
ズが入力端子2に対して入力信号inとして連続して入
力されることがある。このような同期ノイズを出力信号
outとしたのでは誤カウントとなるから、この誤カウ
ントを防止するために、時刻t5でフリップフロップF
F1のD端子に同期ノイズが入力されると、時刻t6、
t7,t8のそれぞれでのフィルタクロックCKの立ち
上がりで各フリップフロップFF1〜FF3はそれぞれ
のQ端子からハイレベルに立ち上がる出力FF1〜FF
3を、時刻t9でフィルタクロックCKの立ち上がりで
フリップフロップFF4からローレベルに立ち下がる出
力FF4を出力し、この時刻t7〜t8においては、フ
リップフロップFF2のQ端子出力FF2と、フリップ
フロップFF3のQ′端子出力とがいずれもハイレベル
であるから、ANDゲートG2からは、ハイレベルの論
理積出力G2を出力する。そして、この時刻t7〜t8
においては、入力信号inはローレベルであるから、イ
ンバータG4出力はハイレベルである。したがって、A
NDゲートG2からのハイレベル論理積出力G2とイン
バータ8cのハイレベル出力とから、ANDゲートG3
の論理積出力G3はハイレベルとなって、各フリップフ
ロップFF1〜FF4はリセットされることになる結
果、この時刻t7〜t8においてはANDゲートG1か
らはカウント出力outは出力されず、同期ノイズのよ
うな誤カウントを招く入力信号inのカウントはされな
い。On the other hand, as shown after time t5, a plurality of synchronous noises synchronized with the cycle of the filter clock CK may be continuously input to the input terminal 2 as the input signal in. If such synchronization noise is used as the output signal out, an erroneous count will occur. Therefore, in order to prevent this erroneous count, the flip-flop F at the time t5.
When synchronous noise is input to the D terminal of F1, at time t6,
The flip-flops FF1 to FF3 output from the respective Q terminals to the high level at the rising edges of the filter clocks CK at t7 and t8, and outputs FF1 to FF.
3 is output from the flip-flop FF4 to the low level at the rise of the filter clock CK at time t9, and from this time t7 to t8, the Q terminal output FF2 of the flip-flop FF2 and the Q of the flip-flop FF3 are output. Since the output of the 'terminal is at a high level, the AND gate G2 outputs a high-level AND output G2. Then, from this time t7 to t8
In, since the input signal in is at low level, the output of the inverter G4 is at high level. Therefore, A
From the high level AND output G2 from the ND gate G2 and the high level output from the inverter 8c, the AND gate G3
As a result, the AND output G3 becomes high level and the respective flip-flops FF1 to FF4 are reset. As a result, the count output out is not output from the AND gate G1 at the times t7 to t8, and the synchronous noise of The input signal in which causes such an erroneous count is not counted.
【0008】つぎに、クロック制御回路10について説
明すると、該クロック制御回路10は、基準クロック発
生回路10ー1、分周器10ー2,10ー3、クロック
設定スイッチ10ー4、およびクロック選択回路10ー
5で構成されている。基準クロック発生回路10ー1
は、基準のクロックを発生するものであり、分周器10
ー2は、基準クロック発生回路10ー1からの基準クロ
ックを分周するものであり、分周器10ー3は、分周器
10ー2で分周された分周クロックをさらに分周するも
のである。したがって、分周器10ー2出力は、基準ク
ロックよりは周期の長い、つまり高速のクロックであ
り、分周器10ー3出力はそのクロックよりもさらに周
期の長い低速のクロックである。Next, the clock control circuit 10 will be described. The clock control circuit 10 includes a reference clock generation circuit 10-1, frequency dividers 10-2 and 10-3, a clock setting switch 10-4, and a clock selection circuit. It is composed of a circuit 10-5. Reference clock generation circuit 10-1
Is for generating a reference clock, and the frequency divider 10
The reference numeral 2-2 divides the reference clock from the reference clock generation circuit 10-1, and the divider 10-3 further divides the divided clock divided by the divider 10-2. It is a thing. Therefore, the output of the frequency divider 10-2 is a clock having a longer cycle, that is, a higher speed than the reference clock, and the output of the frequency divider 10-3 is a low speed clock having a longer cycle than the clock.
【0009】クロック設定スイッチ10ー4は、各フリ
ップフロップFF1〜FF4に対するフィルタクロック
CKの周波数を設定するためのスイッチであり、クロッ
ク選択回路10ー5は、該クロック設定スイッチ10ー
4での設定に対応して分周器10ー2からの高速クロッ
クまたは分周器10ー3からの低速クロックの一方を選
択して各フリップフロップFF1〜FF4にフィルタク
ロックCKとして出力するものである。The clock setting switch 10-4 is a switch for setting the frequency of the filter clock CK for each of the flip-flops FF1 to FF4, and the clock selection circuit 10-5 is set by the clock setting switch 10-4. In response to the above, one of the high-speed clock from the frequency divider 10-2 and the low-speed clock from the frequency divider 10-3 is selected and output to each of the flip-flops FF1 to FF4 as the filter clock CK.
【0010】このようなクロック制御回路10において
は、入力信号inの信号幅内に、フィルタクロックCK
を少なくとも4個は存在させる必要がある。したがっ
て、入力信号inの信号幅が短い場合では分周器10ー
2出力側から周波数の高いフィルタクロックCKを、ま
た入力信号の信号幅が長い場合では分周器10ー3出力
側から周波数の低いフィルタクロックCKをそれぞれ、
選択する必要があり、そのために、操作者によってクロ
ック設定スイッチ10ー4を操作して、そのフィルタク
ロックCKの周波数を選択できるようにしていた。In such a clock control circuit 10, the filter clock CK is set within the signal width of the input signal in.
It is necessary that at least 4 exist. Therefore, when the signal width of the input signal in is short, the filter clock CK having a high frequency is output from the output side of the frequency divider 10-2, and when the signal width of the input signal is long, the frequency of the filter clock CK is changed from the output side of the frequency divider 10-3. Each low filter clock CK
It is necessary to select the frequency. Therefore, the operator operates the clock setting switch 10-4 to select the frequency of the filter clock CK.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、このよ
うにフィルタクロックCKの周波数を選択するためにク
ロック設定スイッチ10ー4を操作していたのでは、誤
操作もありえるから、所望の入力信号に対するカウント
ができなかったり、あるいは同期ノイズの除去ができな
かったりする。However, if the clock setting switch 10-4 is operated to select the frequency of the filter clock CK as described above, an erroneous operation may occur. It may not be possible, or synchronization noise may not be removed.
【0012】そこで、本発明においては、フィルタクロ
ックの周波数の選択を入力信号の信号幅に基づいて自動
的に選択できるようにする一方で、入力信号の信号幅を
例えば有接点のようなもので切り換えることにより発生
するチャタリングとかによって、入力信号の前後の不要
な波形の影響を受けることなく、該フィルタクロックの
周波数の選択を正確に行うことができるようにすること
を目的としている。Therefore, in the present invention, while the selection of the frequency of the filter clock can be automatically selected based on the signal width of the input signal, the signal width of the input signal is set to, for example, a contact. An object of the present invention is to enable the frequency of the filter clock to be accurately selected without being affected by unnecessary waveforms before and after the input signal due to chattering generated by switching.
【0013】[0013]
【課題を解決するための手段】このような目的を達成す
るために、本発明のデジタル入力回路においては、入力
信号を縦続接続構成の複数個のフリップフロップに入力
するとともに、該フリップフロップ内においてフィルタ
クロックに応答して順次反転してシフトしていき、各フ
リップフロップの出力を論理積することにより出力信号
を得るものであって、入力信号の信号数を一定時間カウ
ントし、これに対応したカウント信号を出力するカウン
タ手段と、前記カウンタ手段と並列に入力信号を入力す
るとともに、入力した入力信号が一定信号幅以上である
ときは、これに対応した有効信号を出力するデジタルフ
ィルタ手段と、カウンタ手段からのカウント信号とデジ
タルフィルタ手段からの有効信号とによって前記フィル
タクロックの周波数を選択するクロック選択手段とを具
備したことを特徴としている。In order to achieve such an object, in a digital input circuit of the present invention, an input signal is input to a plurality of flip-flops having a cascade connection structure, and in the flip-flops. In response to the filter clock, it is sequentially inverted and shifted, and the output signal is obtained by logically ANDing the outputs of each flip-flop, and the number of input signals is counted for a certain period of time. Counter means for outputting a count signal, digital signal means for inputting an input signal in parallel with the counter means, and for outputting an effective signal corresponding to the input signal when the input signal has a certain signal width or more, The frequency of the filter clock depends on the count signal from the counter means and the valid signal from the digital filter means. It is characterized by comprising a clock selection means for selecting.
【0014】[0014]
【作用】入力信号を縦続接続構成の複数個のフリップフ
ロップに入力するとともに、該フリップフロップ内にお
いてフィルタクロックに応答して順次反転してシフトし
ていき、各フリップフロップの出力を論理積することに
より出力信号を得るにあたって、カウンタ手段では、入
力信号の信号数を一定時間カウントし、これに対応した
カウント信号を出力する。また、デジタルフィルタ手段
では、前記カウンタ手段と並列に入力信号を入力すると
ともに、入力した入力信号が一定信号幅以上であるとき
は、これに対応した有効信号を出力する。そして、クロ
ック選択手段では、カウンタ手段からのカウント信号と
デジタルフィルタ手段からの有効信号とによって前記フ
ィルタクロックの周波数を選択する。The input signal is input to a plurality of cascade-connected flip-flops, and the flip-flops are sequentially inverted and shifted in response to the filter clock, and the outputs of the flip-flops are logically ANDed. In obtaining the output signal, the counter means counts the number of input signals for a certain period of time, and outputs a count signal corresponding to this. Further, the digital filter means inputs an input signal in parallel with the counter means, and when the inputted input signal has a certain signal width or more, outputs an effective signal corresponding thereto. The clock selection means selects the frequency of the filter clock based on the count signal from the counter means and the valid signal from the digital filter means.
【0015】したがって、入力信号の信号幅を有接点な
どで切り換えたために、その入力信号の前後にチャタリ
ングなどが発生しているのに、カウンタ手段において、
入力信号の信号数の一定時間でのカウントを行なうとき
に、そのチャタリングを信号数に入れてカウントしてし
まうとともに、それのカウント信号がクロック選択手段
に与えられてフィルタクロックの周波数が選択されるよ
うなとき、デジタルフィルタ手段からの有効信号がクロ
ック選択手段に与えられる。これによって、クロック選
択手段は、その有効信号に基づいて、カウント手段から
のカウント信号をフィルタクロックの周波数を選択する
ことができるから、チャタリングによるフィルタクロッ
クの周波数選択のミスをなくすことができる。Therefore, although the signal width of the input signal is switched by a contact or the like, chattering or the like occurs before and after the input signal, but in the counter means,
When counting the number of input signals for a certain period of time, the chattering is included in the number of signals and counting is performed, and the count signal is given to the clock selecting means to select the frequency of the filter clock. In such a case, the valid signal from the digital filter means is given to the clock selecting means. As a result, the clock selection means can select the frequency of the filter clock from the count signal from the counting means based on the valid signal, so that the mistake of the frequency selection of the filter clock due to chattering can be eliminated.
【0016】[0016]
【実施例】以下、本発明を図面を参照して詳細に説明す
る。The present invention will be described in detail below with reference to the drawings.
【0017】図1は、本発明の実施例に係るデジタル入
力回路の回路図であり、図2はその動作説明用のタイミ
ングチャートである。図1において、2は入力端子、4
は出力端子、6はシフトレジスタ、8はノイズ除去回
路、G1はANDゲートであり、これらは図3と同様で
あるからその構成および動作の説明は前述しているから
省略する。FIG. 1 is a circuit diagram of a digital input circuit according to an embodiment of the present invention, and FIG. 2 is a timing chart for explaining its operation. In FIG. 1, 2 is an input terminal, 4
Is an output terminal, 6 is a shift register, 8 is a noise removing circuit, and G1 is an AND gate. These are the same as those in FIG.
【0018】12はデジタルフィルタ部であって、前記
シフトレジスタ6、ノイズ除去回路8、およびANDゲ
ートG1と同じ回路構成になっている。A digital filter unit 12 has the same circuit configuration as the shift register 6, the noise removing circuit 8 and the AND gate G1.
【0019】14は、クロック制御回路であり、ブロッ
クで示された回路として、カウンタ14ー1、クロック
選択回路14ー2、基準クロック発生回路14ー3、分
周器14ー4〜14ー6、微分回路14ー7、および遅
延回路14ー8,14ー9を有しているとともに、論理
回路素子として、ANDゲートG5,G7、ORゲート
G9,G11、インバータG6,G8,G12、および
フリップフロップFF5,FF6,FF7を有してい
る。Reference numeral 14 is a clock control circuit, and as a circuit shown by a block, a counter 14-1, a clock selection circuit 14-2, a reference clock generation circuit 14-3, and frequency dividers 14-4 to 14-6. , Differential circuits 14-7, and delay circuits 14-8, 14-9, and AND gates G5, G7, OR gates G9, G11, inverters G6, G8, G12, and flip-flops as logic circuit elements. FF5, FF6, FF7.
【0020】基準クロック発生回路14ー1からの基準
クロックaは分周器14ー4,14ー5,14ー6で順
次に分周されるとともに、分周器14ー4と14ー5そ
れぞれの分周クロックb,cはクロック選択回路14ー
2に対してそれぞれ高速クロックbと、低速クロックc
として与えられる。また分周器14ー5の分周クロック
cは、デジタルフィルタ部12の各フリップフロップに
シフト動作用クロックとしても入力される。分周器14
ー6の分周クロックdは、後述のクロックとかリセット
用のために微分回路14ー7で微分され、この微分クロ
ックeは、遅延回路14ー8とフリップフロップFF
6,FF7とに入力される。遅延回路14ー8に入力さ
れた微分クロックeはここでリセットタイミング調整の
ために遅延される。この遅延クロックfは、カウンタ1
4ー1とフリップフロップFF5それぞれのリセット入
力として入力される。The reference clock a from the reference clock generation circuit 14-1 is sequentially divided by frequency dividers 14-4, 14-5 and 14-6, and frequency dividers 14-4 and 14-5 are respectively provided. The divided clocks b and c of the high-speed clock b and the low-speed clock c are supplied to the clock selection circuit 14-2.
Given as. The divided clock c of the frequency divider 14-5 is also input to each flip-flop of the digital filter unit 12 as a shift operation clock. Frequency divider 14
The divided clock d of −6 is differentiated by a differentiating circuit 14-7 for the purpose of resetting a clock or the like which will be described later, and the differentiated clock e is delayed by the delay circuit 14-8 and the flip-flop FF.
6 and FF7. The differential clock e input to the delay circuit 14-8 is delayed here for reset timing adjustment. This delay clock f is used by the counter 1
4-1 and the flip-flop FF5 are input as reset inputs.
【0021】カウンタ14ー1は、遅延クロックfの周
期の間、入力信号inの信号入力数をカウントしてい
き、この遅延クロックfの周期内にカウントアップした
ときは、最上位ビットに桁上がりしてハイレベルのカウ
ント信号gを出力し、その周期内にカウントアップしな
いときは、遅延クロックfによって0にリセットされ
る。The counter 14-1 counts the number of signal inputs of the input signal in during the period of the delay clock f, and when counting up within the period of the delay clock f, carries to the most significant bit. Then, the high-level count signal g is output, and when it does not count up within the period, it is reset to 0 by the delay clock f.
【0022】カウント信号gはインバータG6で反転さ
れてローレベルとなり、ANDゲートG5に入力信号i
nが入ってもカウンタ14ー1にそれが入らないように
する。一方、カウンタ14ー1からのカウント信号gは
ANDゲートG7の一方入力部に入力される。The count signal g is inverted by the inverter G6 and becomes low level, and the input signal i is input to the AND gate G5.
Even if n is entered, it should not be entered in the counter 14-1. On the other hand, the count signal g from the counter 14-1 is input to one input portion of the AND gate G7.
【0023】ここで、入力信号inの信号幅を短いもの
から長いものに有接点などで切り換えるときには、その
切り換えの際に入力信号inの前後にチャタリングが発
生するが、このチャタリングによって、本来の入力信号
inの信号幅は図2のタイミングチャートでイ部のi
n′で示すように一定幅以上となる。そして、デジタル
フィルタ部12は、このイ部で示すようなチャタリング
に起因して該チャタリングに前後を挟まれたようになっ
ている、一定幅以上の入力信号in′の入力に応答し
て、ANDゲートG10から入力信号が一定幅以上であ
ることを示す有効信号hを出力し、この有効信号hはO
RゲートG9を介してフリップフロップFF5の入力端
子Dに入力され、該フリップフロップFF5においては
遅延回路14ー9で遅延されてなる遅延クロックiの立
ち上がりで該有効信号hをラッチする。フリップフロッ
プFF5からの有効信号ラッチ出力jはORゲートG9
で該フリップフロップFF5に導かれることで保持され
るとともに、遅延クロックfが入力されるまでその保持
が継続される。Here, when the signal width of the input signal in is switched from a short signal to a long signal with a contact or the like, chattering occurs before and after the input signal in at the time of switching, but due to this chattering, the original input is caused. The signal width of the signal in is i in part a in the timing chart of FIG.
As shown by n ', the width becomes a certain width or more. Then, the digital filter unit 12 responds to the input of the input signal in ′ having a certain width or more, which is formed by sandwiching the chattering due to the chattering as shown in FIG. The gate G10 outputs a valid signal h indicating that the input signal has a certain width or more, and the valid signal h is O
The valid signal h is input to the input terminal D of the flip-flop FF5 via the R gate G9, and the flip-flop FF5 latches the valid signal h at the rising edge of the delay clock i delayed by the delay circuit 14-9. The valid signal latch output j from the flip-flop FF5 is the OR gate G9.
Is held by being guided to the flip-flop FF5, and is held until the delay clock f is input.
【0024】このフリップフロップFF5からのハイレ
ベルの有効信号ラッチ出力jは、インバータG8で反転
されてローレベルにされてから、ANDゲートG7の他
方の入力部に入力されてくる。The high-level valid signal latch output j from the flip-flop FF5 is inverted by the inverter G8 to a low level and then input to the other input section of the AND gate G7.
【0025】そのため、、イ部での入力信号についてチ
ャタリングを含めてカウンタ14ー1がカウントをし、
これに対応したカウンタ14ー1からANDゲートG7
の一方の入力部にカウント信号gが出力されても、AN
DゲートG7はローレベルに反転した有効信号ラッチ出
力jによってオフにされ、そのため、チャタリング時で
のカウンタ14ー1からのカウント信号gはフリップフ
ロップFF7に入力されない。そして、このフリップフ
ロップFF7はつぎの微分クロックeでローレベルに立
ち下がってリセットされる。その一方で、該有効信号ラ
ッチ出力jはフリップフロップFF6に入力され、フリ
ップフロップFF6はつぎの微分クロックeでハイレベ
ルに立ち上がってセットされて有効信号に対応したハイ
レベル出力mを出力する。Therefore, the counter 14-1 counts, including chattering, the input signal at the section a,
The corresponding counter 14-1 to the AND gate G7
Even if the count signal g is output to one input section of the
The D gate G7 is turned off by the valid signal latch output j inverted to the low level, so that the count signal g from the counter 14-1 during chattering is not input to the flip-flop FF7. Then, this flip-flop FF7 falls to the low level at the next differential clock e and is reset. On the other hand, the valid signal latch output j is input to the flip-flop FF6, and the flip-flop FF6 rises to the high level at the next differential clock e and is set to output the high-level output m corresponding to the valid signal.
【0026】したがって、クロック選択回路14ー2に
は、フリップフロップFF7からはフリップフロップF
F6からのハイレベル出力mがORゲートG11を介し
て低速クロック選択信号pとして出力されてくることに
なるから、クロック選択回路14ー2は、これで低速ク
ロックcをフィルタクロックCKとして選択出力する。
その後のチャタリングの継続でカウンタ14ー1からカ
ウント信号gが出力されてくるが、上記によって、AN
DゲートG7がオフであるから、クロック選択回路14
ー2には与えられない。Therefore, in the clock selection circuit 14-2, the flip-flop F from the flip-flop FF7.
Since the high level output m from F6 is output as the low speed clock selection signal p via the OR gate G11, the clock selection circuit 14-2 selectively outputs the low speed clock c as the filter clock CK. ..
When the chattering continues thereafter, the count signal g is output from the counter 14-1.
Since the D gate G7 is off, the clock selection circuit 14
-It is not given to 2.
【0027】そして、チャタリングが終了したロ部で
は、カウンタ14ー1からのカウント信号gおよびフリ
ップフロップFF5のラッチ出力jの両方がオフになる
ように周期の長い入力信号であるから、ORゲートG1
1とインバータG12とで低速クロック選択信号pが出
力され、低速クロックcがフィルタクロックCKとして
選択される。In the part B where the chattering is completed, since the count signal g from the counter 14-1 and the latch output j of the flip-flop FF5 are both input signals having a long cycle, the OR gate G1 is used.
1 and the inverter G12 output the low speed clock selection signal p, and the low speed clock c is selected as the filter clock CK.
【0028】さらに、ロ部の後では、今度は、有効信号
ラッチ出力jはなくなるから、インバータG8出力はハ
イレベルになるとともに、フリップフロップFF6は微
分クロックeでローレベルに立ち下がってリセットされ
るから、カウンタ14ー1からのカウント信号gはAN
DゲートG7を介してフリップフロップFF7に与えら
れる。これによって、フリップフロップFF7はハイレ
ベルに立ち上がってセットされハイレベル出力nを出力
する。このハイレベル出力nはクロック選択回路14ー
2に低速クロック選択信号として与えられるから、該ク
ロック選択回路14ー2は、これによって、低速クロッ
クcをフィルタクロックCKとして選択出力することに
なる。Further, after the section b, since the valid signal latch output j disappears this time, the output of the inverter G8 becomes high level, and the flip-flop FF6 falls to the low level by the differential clock e and is reset. Therefore, the count signal g from the counter 14-1 is AN
It is applied to the flip-flop FF7 via the D gate G7. As a result, the flip-flop FF7 rises to the high level and is set, and outputs the high-level output n. Since this high-level output n is given to the clock selection circuit 14-2 as a low speed clock selection signal, the clock selection circuit 14-2 selectively outputs the low speed clock c as the filter clock CK.
【0029】なお、この実施例では高速と低速の2種類
のフィルタクロックの選択について説明したが、この種
類には限定されるものではなく、カウンタ14ー1の出
力数と分周器の数とを適宜増設するなどして、3種類以
上のフィルタクロックの選択ができるようにしてもよ
い。この実施例ではハードウエア的な回路構成で説明し
たが、マイクロコンピュータを用いたソフトウエア的な
回路構成で構成することもできる。In this embodiment, selection of two types of filter clocks, high speed and low speed, has been described, but the present invention is not limited to this type, and the number of outputs of the counter 14-1 and the number of frequency dividers are not limited thereto. May be appropriately added so that three or more types of filter clocks can be selected. Although this embodiment has been described with a hardware circuit configuration, it may be configured with a software circuit configuration using a microcomputer.
【0030】[0030]
【発明の効果】以上説明したことから明らかなように、
本発明によれば、入力信号を縦続接続構成した複数個の
フリップフロップに入力するとともに、該フリップフロ
ップ内においてフィルタクロックに応答して順次反転し
てシフトしていき、各フリップフロップの出力を論理積
することにより出力信号を得るものにおいて、カウンタ
手段で入力信号の信号数を一定時間カウントしてカウン
ト信号を出力する一方、デジタルフィルタ手段では、こ
れと並列に入力信号を入力するとともに、入力した入力
信号が一定信号幅以上であるときは、これに対応した有
効信号を出力し、クロック選択手段ではカウンタ手段か
らのカウント信号と、デジタルフィルタ手段からの有効
信号とによってフィルタクロックの周波数を選択するよ
うにしたから、フィルタクロックを自動的に切り換える
ことができるとともに、入力信号の信号幅を有接点など
で切り換えたために、その入力信号の前後にチャタリン
グが発生した場合にも、フィルタクロックの周波数を自
動的にミスなく正確に選択することができる。As is clear from the above description,
According to the present invention, an input signal is input to a plurality of cascade-connected flip-flops, and the flip-flops are sequentially inverted and shifted in response to a filter clock, and the output of each flip-flop is logically changed. When the output signal is obtained by multiplying, the counter means counts the number of the input signals for a certain period of time and outputs the count signal, while the digital filter means inputs the input signal in parallel with the input signal. When the input signal has a certain signal width or more, a valid signal corresponding to this is output, and the clock selection means selects the frequency of the filter clock by the count signal from the counter means and the valid signal from the digital filter means. As a result, the filter clock can be automatically switched. To the signal width of the input signal for switching the like reed, even if chattering occurs before and after the input signal, the frequency of the filter clock can be automatically without error accurately selected.
【図1】本発明の実施例に係るデシタル入力回路の回路
図である。FIG. 1 is a circuit diagram of a digital input circuit according to an embodiment of the present invention.
【図2】実施例の動作説明に供するタイミングチャート
である。FIG. 2 is a timing chart for explaining the operation of the embodiment.
【図3】従来例に係るデシタル入力回路の回路図であ
る。FIG. 3 is a circuit diagram of a digital input circuit according to a conventional example.
【図4】従来例の動作説明に供するタイミングチャート
である。FIG. 4 is a timing chart for explaining the operation of the conventional example.
2 入力端子 4 出力端子 6 シフトレジスタ 12 デジタルフィルタ部 14 クロック制御回路 14ー1 カウンタ部 14ー2 クロック選択回路 2 input terminal 4 output terminal 6 shift register 12 digital filter section 14 clock control circuit 14-1 counter section 14-2 clock selection circuit
Claims (1)
ップフロップに入力するとともに、該フリップフロップ
内においてフィルタクロックに応答して順次反転してシ
フトしていき、各フリップフロップの出力を論理積する
ことにより出力信号を得るデジタル入力回路において、 入力信号の信号数を一定時間カウントし、これに対応し
たカウント信号を出力するカウンタ手段と、 前記カウンタ手段と並列に入力信号を入力するととも
に、入力した入力信号が一定信号幅以上であるときは、
これに対応した有効信号を出力するデジタルフィルタ手
段と、 カウンタ手段からのカウント信号とデジタルフィルタ手
段からの有効信号とによって前記フィルタクロックの周
波数を選択するクロック選択手段とを具備したことを特
徴とするデジタル入力回路。Claim: What is claimed is: 1. An input signal is input to a plurality of flip-flops having a cascade connection structure, and the flip-flops are sequentially inverted and shifted in response to a filter clock in the flip-flops. In a digital input circuit that obtains an output signal by logically ANDing the outputs of the counters, a counter means that counts the number of signals of the input signal for a certain period of time and outputs a count signal corresponding to the counter means, and an input signal in parallel with the counter means. When inputting and the input signal that is input is a certain signal width or more,
It is characterized by further comprising digital filter means for outputting a valid signal corresponding to this, and clock selecting means for selecting the frequency of the filter clock by the count signal from the counter means and the valid signal from the digital filter means. Digital input circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173733A JPH0522087A (en) | 1991-07-15 | 1991-07-15 | Digital input circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173733A JPH0522087A (en) | 1991-07-15 | 1991-07-15 | Digital input circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0522087A true JPH0522087A (en) | 1993-01-29 |
Family
ID=15966130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3173733A Pending JPH0522087A (en) | 1991-07-15 | 1991-07-15 | Digital input circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0522087A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6582128B2 (en) | 2000-11-24 | 2003-06-24 | Nsk Ltd. | Ball bearing and bearing device |
-
1991
- 1991-07-15 JP JP3173733A patent/JPH0522087A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6582128B2 (en) | 2000-11-24 | 2003-06-24 | Nsk Ltd. | Ball bearing and bearing device |
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